JP2005164447A - 半導体集積回路の検査装置及び検査方法 - Google Patents
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Abstract
【課題】 入出力位相差測定や出力間位相差測定を実行できる半導体集積回路の検査装置及び検査方法を提供することを目的とする。
【解決手段】 DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2、DUT選択用高速スイッチ2により、0V基準電位とDUT1−1・1−2に同時に入力される入力信号とDUT1−1・1−2の複数の出力信号を連続して切換えて出力し、この連続信号波形をA/D変換し、A/D変換された連続信号波形のデータをメモリ13に連続記録し、メモリ13に連続的に記録された連続信号波形のデータに基づいて、DUT1−1・1−2の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定を実行しDUT1−1・1−2が良品か不良品かの判定を行う。
【選択図】 図1
【解決手段】 DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2、DUT選択用高速スイッチ2により、0V基準電位とDUT1−1・1−2に同時に入力される入力信号とDUT1−1・1−2の複数の出力信号を連続して切換えて出力し、この連続信号波形をA/D変換し、A/D変換された連続信号波形のデータをメモリ13に連続記録し、メモリ13に連続的に記録された連続信号波形のデータに基づいて、DUT1−1・1−2の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定を実行しDUT1−1・1−2が良品か不良品かの判定を行う。
【選択図】 図1
Description
本発明は、半導体集積回路(IC)の検査装置及び検査方法に関するものである。
半導体集積回路(IC)は出荷前に電気的特性の検査が行われる。検査ではICの入力端子に定格の電圧波形を印加して、出力端子から得られる出力電圧波形の測定を行う種々の検査項目を一連して実行する。何れかの項目で不良が発生すると、そのICは不良と判定され出荷されない。また集積化された回路であるICにおいては、1個のICに複数の入出力があることが多い。映像用のICでRGB回路を構成するICはその典型的なもので、R・G・B3系統の入出力を有している。その他、検査の効率を高める為に複数のICに対して同時に入力電圧を印加して測定を行う同時測定の方法を用いることもある。
図6に、従来におけるICの検査装置の構成の一例を示す。
図6に示すように、従来ICの検査装置は、テストボード7と検査装置本体8により構成され、テストボード7と検査装置本体8との間は、2本の同軸ケーブル16・17により接続されている。また被検査IC(以降DUTと呼ぶ)は、複数の入力端子(IN1〜3)とそれに対する出力端子(OUT1〜3)を有し、各々の入力端子に入力抵抗5を有すICとしている。
図6に示すように、従来ICの検査装置は、テストボード7と検査装置本体8により構成され、テストボード7と検査装置本体8との間は、2本の同軸ケーブル16・17により接続されている。また被検査IC(以降DUTと呼ぶ)は、複数の入力端子(IN1〜3)とそれに対する出力端子(OUT1〜3)を有し、各々の入力端子に入力抵抗5を有すICとしている。
前記テストボード7は、検査効率を高める為、2個のDUT1−1・1−2がセットされ、同時に測定できるように構成されている。またテストボード7には、これら2個のDUT1−1・1−2の6本の入力端子に対してそれぞれ入力カップリングコンデンサ4が設けられ、これら入力カップリングコンデンサ4に接続される終端抵抗6が設けられている。2個のDUT1−1・1−2の6本の入力端子はそれぞれ入力カップリングコンデンサ4を介して結合しテストボード7上の終端抵抗6に接続される。
また前記検査装置本体8には、2個のDUT1−1・1−2に対して入力信号を発生する信号源9が設けられ、この信号源9は、同軸ケーブル16を介して前記終端抵抗6に接続され、信号源9から発生された入力信号は同軸ケーブル16を介して前記終端抵抗6に到達する。終端抵抗6は信号源9が有する信号源出力抵抗10とマッチングを合わすのに用いられるものであり、例えば50Ωの値を持つ。前記DUT1−1・1−2の入力抵抗5一つ分自体は、例えば1kΩと50Ωに対して20倍と大きいため、1入力では前記入力信号に対する影響は少ないが、6本同時入力ではその影響が無視できなくなる。更にこの入力抵抗5の値は個々のICの出来映えにより±10%程度のバラツキがあり、IC交換の度微妙に入力信号が変化するという問題を有している。
また前記テストボード7には、順に切換え可能な10個のRL1〜10(a接点)を有するリードリレーからなる出力切換用リレー18と、切換え可能な2個のRL11・12(a接点)を有するリードリレーからなるDUT選択用リレー19と、バッファ3が設けられ、前記出力切換用リレー18のRL1〜5の一方の端子にそれぞれ、DUT選択用リレー19のRL11の一方の端子が接続され、また出力切換用リレー18のRL6〜10の一方の端子にそれぞれ、DUT選択用リレー19のRL12の一方の端子が接続され、DUT選択用リレー19のRL11・12の他方の端子はそれぞれバッファ3に接続されている。
またDUT1−1の各々の出力端子(OUT1〜3)に、出力切換用リレー18のRL1〜3の他方の端子が接続され、DUT1−2の各々の出力端子(OUT1〜3)に、出力切換用リレー18のRL6〜8の他方の端子が接続されている。また出力切換用リレー18のRL4・9の他方の端子に、同軸ケーブル16を介して信号源9が接続され、出力切換用リレー18のRL5・10の他方の端子はグラウンド(0V基準;基準電位)に接続されている。出力切換用リレー18のRL1〜3・RL6〜8により2個のDUT1−1・1−2の出力が切換えられ、RL4・RL5・RL9・RL10により入力信号波形や0V基準が選択される。
前記バッファ3は入力インピーダンスが高く設計されており出力切換リレー18・DUT選択リレー19の損失の影響を極力小さくしたり、テストボード7から同軸ケーブル17を介して後述する検査装置本体8のA/Dコンバータ12に信号を効率良く伝える目的がある。またテストボード7に入力信号を測定できる経路を設ける目的は、前述のDUT1−1・1−2交換の度微妙に入力信号が変化する問題を解決し、出力切換リレー18・DUT選択リレー19、バッファ3の損失・A/Dコンバータ12の精度に影響を受けずDUT1−1・1−2のゲインを正確に求めるためである。また0V基準を測定できる経路を設ける目的はバッファ3、A/Dコンバータ12のオフセットをキャンセルしDUT出力バイアス電圧を正確に求めるためである。更に入力信号、0V基準の測定経路がDUT1−1・1−2毎別々にある理由は各々のDUT1−1・1−2に近い配置の方がより正確なこと、RL11・12の損失差の影響をなくす為である。また前述の全てのリレーは検査装置本体8よりON/OFF制御が可能となっている。
また検査装置本体8には、同軸ケーブル17によりテストボード7のバッファ12に接続されたA/D(アナログ−デジタル)コンバータ12と、このA/Dコンバータ12に接続されたメモリ13と、このメモリ13に接続された演算部14と、この演算部14に接続された判定部15が設けられている。前記メモリ15にA/Dコンバータ12より出力されたデータが取り込まれ、メモリ13内容に基づいて演算部14により平均値・振幅値などの数値演算が行われ、その結果の判定は判定部15において行われる(詳細は後述する)。
次に図6の従来におけるICの検査装置の動作を、図7のフローチャートと、図8のメモリ13のデータ取込み説明図に基づいて説明する。図8では、時間経過と信号波形、メモリ13の取込タイミング、そして0V基準測定区間(A)、入力信号測定区間(B)、OUT1測定区間(C)、OUT2測定区間(D)、OUT3測定区間(E)と各測定項目の計算方法を併記している。
Step1:先ず検査装置本体8の信号源9よりDUT1−1・1−2の入力端子に同時に入力信号を入力する。
Step2:テストボード7のDUT選択リレー19のRL11・12と出力切換リレー18のRL1〜10を切換える。
Step2:テストボード7のDUT選択リレー19のRL11・12と出力切換リレー18のRL1〜10を切換える。
Step3:切換えを実行した出力切換リレー18・DUT選択リレー19のRL1〜12の切換が完全に行えるまで待つ。(通常リードリレーのOFF→ONは1〜3msかかる。正確な測定を行う為に3〜5msのWAITをとる)
Step4:A/D変換データ12によりメモリ13へのデータの取り込みをスタートする。
Step4:A/D変換データ12によりメモリ13へのデータの取り込みをスタートする。
Step5:演算に必要なポイント量に達すればA/D変換データ12のメモリ13への取り込みをストップする。
Step6:演算部14において後述する数値演算を実行する。
Step6:演算部14において後述する数値演算を実行する。
Step7:全出力の測定が終わるまでStep2に戻る。
Step8:判定部15において、演算部14における数値演算結果を規格に照らし合わせて判定を行う。
Step8:判定部15において、演算部14における数値演算結果を規格に照らし合わせて判定を行う。
この手順により、図8に示すように、まず、DUT選択リレー19のRL11によりDUT1−1が選択されて、リレー切換WAIT後に出力切換用リレー18のRL5により0V基準(基準電位)が取り込まれ{(A)区間}、次にリレー切換WAIT後にRL4により入力信号が取り込まれ{(B)区間}、続いてそれぞれリレー切換WAITを待ってRL1〜3の順にDUT1−1の出力信号OUT1〜OUT3が取り込まれる{(C)・(D)・(E)区間}。次に、DUT選択リレー19のRL12によりDUT1−2が選択されて、リレー切換WAIT後に出力切換用リレー18のRL10により0V基準が取り込まれ、次にリレー切換WAIT後にRL9により入力信号が取り込まれ、続いてそれぞれリレー切換WAITを待ってRL6〜8の順にDUT1−2の出力信号OUT1〜OUT3が取り込まれる。
そして、図8に示すように、DUT1−1・1−2の出力端子(OUT1〜3)毎に式(1)により出力バイアス電圧の数値演算が実行され、式(2)により出力ゲインの数値演算が実行される。
OUT1バイアス電圧=(C)区間平均値−(A)区間平均値
OUT2バイアス電圧=(D)区間平均値−(A)区間平均値
OUT3バイアス電圧=(E)区間平均値−(A)区間平均値 …(1)
OUT1ゲイン=(C)区間振幅値/(B)区間振幅値
OUT2ゲイン=(D)区間振幅値/(B)区間振幅値
OUT3ゲイン=(E)区間振幅値/(B)区間振幅値 …(2)
そして、判定部15において、演算部14における数値演算結果を規格に照らし合わされて判定が行われ、良品か不良品かどうかの判定が行われる。
OUT2バイアス電圧=(D)区間平均値−(A)区間平均値
OUT3バイアス電圧=(E)区間平均値−(A)区間平均値 …(1)
OUT1ゲイン=(C)区間振幅値/(B)区間振幅値
OUT2ゲイン=(D)区間振幅値/(B)区間振幅値
OUT3ゲイン=(E)区間振幅値/(B)区間振幅値 …(2)
そして、判定部15において、演算部14における数値演算結果を規格に照らし合わされて判定が行われ、良品か不良品かどうかの判定が行われる。
しかしながら、従来の半導体集積回路の検査装置では、各DUT1−1・1−2の各出力端子(OUT1〜3)を順番に出力切換リレー18・DUT選択リレー19で切換えて、WAITをおいた後、その都度メモリ13のデータ取込と数値演算を行って検査するフローとなる為、IC応答時間が無視できる場合でもリレー切換(出力切換リレー18・DUT選択リレー19の切換)のWAIT時間の方が多くなってしまい、結果的に検査時間が延びてしまう。また本来、数値演算では、平均値・振幅値の他に入力と出力、出力同士の位相差を求めることができるはずなのであるが、従来の技術ではリレー切換のWAITとメモリ13のデータ取込タイミングの時間軸の連続性が無くなってしまう為、位相差の測定が出来ない問題があった。すなわち、出力バイアス電圧測定・出力ゲイン測定は出来るが、入出力位相差測定や出力間位相差測定ができないのである。入出力位相差の演算は、式(3)により実行されるが、この数値演算ができない。位相差の測定においては、A/Dコンバータ12でアナログをデジタル化する時に時間軸の連続性が保たれていることが重要で一定のサンプリングクロックで連続的にメモリ13に取込まれている必要がある。
OUT1入出力位相差=(C)位相値−(B)位相値
OUT2入出力位相差=(D)位相値−(B)位相値
OUT3入出力位相差=(E)位相値−(B)位相値 …(3)
そこで、本発明は、入出力位相差測定や出力間位相差測定を実行できる半導体集積回路の検査装置及び検査方法を提供することを目的としたものである。
OUT2入出力位相差=(D)位相値−(B)位相値
OUT3入出力位相差=(E)位相値−(B)位相値 …(3)
そこで、本発明は、入出力位相差測定や出力間位相差測定を実行できる半導体集積回路の検査装置及び検査方法を提供することを目的としたものである。
前述した目的を達成するために、本発明の半導体集積回路の検査装置は、複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に同時に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査装置であって、前記複数の被検査半導体集積回路のうちの一つを選択し、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号を連続して切換えて出力する高速半導体スイッチと、前記高速半導体スイッチにより選択・切換入力された連続信号波形をA/D変換するA/Dコンバータと、このA/DコンバータによりA/D変換された連続信号波形のデータを連続記録するメモリを備え、前記メモリに連続的に記録された連続信号波形のデータに基づいて、前記各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定を実行し前記各被検査半導体集積回路が良品か不良品かの判定を行うことを特徴とするものである。
上記構成によれば、高速半導体スイッチの選択・切換により入力された基準電位と入力信号と被検査半導体集積回路の複数の出力信号の連続信号波形はA/D変換されて連続記録され、連続的に記録された連続信号波形のデータに基づいて、各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定が実行され各被検査半導体集積回路が良品か不良品かの判定が行われる。
また請求項2に記載の発明は、請求項1に記載の発明であって、前記高速半導体スイッチの高速選択・切換制御を行い、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号の前記メモリへの取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部を備えたことを特徴とするものである。
上記構成によれば、タイミング制御部によって、高速スイッチ制御、ならびにA/D変換データのメモリへの取込制御・スタート制御・ストップ制御が統括的に行われ、基準電位と入力信号と被検査半導体集積回路の複数の出力信号の信号波形が連続的にメモリに記録される。
また請求項3に記載の半導体集積回路の検査方法は、複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査方法であって、前記被検査半導体集積回路の入力に同時に共通の入力信号を印加するステップと、前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込み、取り込まれた連続信号波形のデータを連続記録するステップと、記録された連続信号波形のデータにより前記各被検査半導体集積回路の各出力の出力バイアス電圧・出力ゲイン・入出力位相差または出力間位相差を演算するステップと、前記演算の結果に基づいて前記各被検査半導体集積回路が良品か不良品かの判定を行うステップを有することを特徴とするものである。
上記方法によれば、高速選択・切換により入力された基準電位と入力信号と被検査半導体集積回路の複数の出力信号の連続信号波形のデータは連続記録され、連続的に記録された連続信号波形のデータに基づいて、各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定が実行され各被検査半導体集積回路が良品か不良品かの判定が行われる。
また請求項4に記載の発明は、請求項3に記載の発明であって、前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込みするとき、データの取込制御・スタート制御・ストップ制御・高速切換制御が統括的に実行されることを特徴とするものである。
上記方法によれば、基準電位と入力信号と被検査半導体集積回路の出力信号の取込制御・スタート制御・ストップ制御・高速切換制御が統括的に行われ、複数の信号波形が連続的に記録される。
本発明の半導体集積回路の検査装置及び検査方法によれば、基準電位と入力信号と被検査半導体集積回路の複数の出力信号の連続信号波形のデータが連続記録されることにより、検査時間の短縮が図れるばかりでなく入出力位相差測定や出力間位相差測定といった高品質な検査が可能になり、多量に半導体集積回路を検査する量産検査に適用することにより極めて大きな実益を得ることができる。
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、従来の図6に示すICの検査装置と同一の構成には同一の符号を付して説明を省略する。
[実施の形態1]
図1は、本発明の実施の形態1におけるICの検査装置の構成図である。
[実施の形態1]
図1は、本発明の実施の形態1におけるICの検査装置の構成図である。
図1に示すように、テストボード7に、従来の出力切換用リレー18に代えて、DUT1−1・1−2毎にそれぞれDUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2を設け、DUT選択用リレー19に代えて、DUT選択用高速スイッチ2を設けており、DUT1−1の各出力端子(OUT1〜3)はそれぞれDUT1用高速スイッチ2−1、DUT1−2の各出力端子(OUT1〜3)はそれぞれDUT2用高速スイッチ2−2を介して一つの出力が選択されてバッファ3に接続される。高速スイッチは半導体技術を用いた電子スイッチ(高速半導体スイッチ)を使用している。
またDUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2は、それぞれ入力信号と0V基準を選択する。
また検査装置本体8に新たに、DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2の高速選択・切換制御を行い、0V基準電位と前記入力信号とDUT1−1・1−2の3つの出力信号のメモリ13への取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部11を設けている。
また検査装置本体8に新たに、DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2の高速選択・切換制御を行い、0V基準電位と前記入力信号とDUT1−1・1−2の3つの出力信号のメモリ13への取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部11を設けている。
次に図1のICの検査装置の動作を、図2のフローチャートと、図3のメモリ13のデータ取込み説明図に基づいて説明する。図3では、時間経過と信号波形、メモリ13の取込タイミング、そして0V基準測定区間(A)、入力信号測定区間(B)、OUT1測定区間(C)、OUT2測定区間(D)、OUT3測定区間(E)と各測定項目の計算方法を併記している。
Step1:先ず検査装置本体8の信号源9よりDUT1−1・1−2のそれぞれの3つ(複数)の入力端子(IN1〜3)に同時に入力信号を入力する。
Step2:A/D変換データのメモリ13への取込みをスタートする。
Step2:A/D変換データのメモリ13への取込みをスタートする。
Step3:DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2を連続的に切換えて、0V基準電位と入力信号とDUT1−1・1−2の出力信号OUT1〜3の波形を一定のサンプリングクロックで連続的にメモリ13に記録する。
Step4:A/D変換データのメモリ13への取込みをストップする。
Step5:演算部14においてメモリ13内容から対象期間の数値演算を行う。すなわち、上記式(1)により出力バイアス電圧の数値演算を実行し、上記式(2)により出力ゲインの数値演算を実行し、上記式(3)により入出力位相差の数値演算を実行する。
Step5:演算部14においてメモリ13内容から対象期間の数値演算を行う。すなわち、上記式(1)により出力バイアス電圧の数値演算を実行し、上記式(2)により出力ゲインの数値演算を実行し、上記式(3)により入出力位相差の数値演算を実行する。
Step6:判定部15において、演算部14における数値演算結果を規格に照らし合わせて判定を行う。
この手順により、DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2の選択・高速切換により、0V基準電位と入力信号とDUT1−1の3つの出力端子(OUT1〜3)の出力信号、続いて0V基準電位と入力信号とDUT1−2の3つの出力端子(OUT1〜3)の出力信号が連続的にA/Dコンバータ12に入力され、その連続信号波形はA/D変換されてメモリ13に連続記録され、演算部14において、連続的に記録された連続信号波形のデータに基づいて、上記式(1)・(2)・(3)によりDUT1−1・1−2の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定が実行され、判定部15において、DUT1−1・1−2が良品か不良品かの判定が行われる。
この手順により、DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2の選択・高速切換により、0V基準電位と入力信号とDUT1−1の3つの出力端子(OUT1〜3)の出力信号、続いて0V基準電位と入力信号とDUT1−2の3つの出力端子(OUT1〜3)の出力信号が連続的にA/Dコンバータ12に入力され、その連続信号波形はA/D変換されてメモリ13に連続記録され、演算部14において、連続的に記録された連続信号波形のデータに基づいて、上記式(1)・(2)・(3)によりDUT1−1・1−2の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定が実行され、判定部15において、DUT1−1・1−2が良品か不良品かの判定が行われる。
以下、本発明の実施の形態1と従来のICの検査装置を比較して、本発明の実施の形態1の効果を述べる。
従来の場合、各DUT1−1・1−2の各出力端子(OUT1〜3)を順番にリレー切換(出力切換用リレー18・DUT選択用リレー19の切換え)を行って、WAITをおいた後、その都度メモリ13への取込みを行っていたのでリレー切換のWAIT時間が多く検査時間が延びてしまう。本発明の実施の形態1の場合、タイミング制御11部によって、A/D変換データのメモリ13への取込制御・スタート制御・ストップ制御・高速スイッチ制御を統括的に行い、DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2各々を高速に切換えて複数の信号波形がメモリ13に連続的に記録されるため、検査時間の短縮を図ることができる。
従来の場合、各DUT1−1・1−2の各出力端子(OUT1〜3)を順番にリレー切換(出力切換用リレー18・DUT選択用リレー19の切換え)を行って、WAITをおいた後、その都度メモリ13への取込みを行っていたのでリレー切換のWAIT時間が多く検査時間が延びてしまう。本発明の実施の形態1の場合、タイミング制御11部によって、A/D変換データのメモリ13への取込制御・スタート制御・ストップ制御・高速スイッチ制御を統括的に行い、DUT1用高速スイッチ2−1とDUT2用高速スイッチ2−2とDUT選択用高速スイッチ2各々を高速に切換えて複数の信号波形がメモリ13に連続的に記録されるため、検査時間の短縮を図ることができる。
また従来の場合、リレー切換のWAITとメモリ取込タイミングの時間軸の連続性が無くなってしまう為、位相差の測定が出来ない問題があった。本発明の実施の形態1の場合は、A/Dコンバータ12でアナログをデジタル化する時に時間軸の連続性が保たれているうえに一定のサンプリングクロックで連続的にメモリ13に取込まれている。従って図3に示すように、出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定が可能となり、高速で高品質な検査を提供することができる。
[実施の形態2]
図4は実施の形態2におけるICの検査装置の構成図である。実施の形態2では、DUTが1個セットされて検査される場合であり、DUT内部の入出力がn(nは3以上)系統である場合を示している。
[実施の形態2]
図4は実施の形態2におけるICの検査装置の構成図である。実施の形態2では、DUTが1個セットされて検査される場合であり、DUT内部の入出力がn(nは3以上)系統である場合を示している。
図4に示すように、実施の形態1との相違は、DUTが1個のためDUT選択用高速スイッチ2−1のみを設けている点である。したがって実施の形態1のように高速半導体スイッチによりDUTが選択されることはない。しかし基本的な効果は実施の形態1と同じである。
[実施の形態3]
図5は実施の形態3におけるICの検査装置の構成図である。実施の形態3では、DUTがn(nは3以上)個以上セットされて同時に検査される場合であり、DUT内部の入出力が1系統である場合を示している。
[実施の形態3]
図5は実施の形態3におけるICの検査装置の構成図である。実施の形態3では、DUTがn(nは3以上)個以上セットされて同時に検査される場合であり、DUT内部の入出力が1系統である場合を示している。
図5において、実施の形態1との相違は、DUTの数に合わせてDUT1用高速スイッチ2−1〜DUT1用高速スイッチ2−nを設けた点である。しかしこの場合もまた基本的な効果は実施の形態1と同じである。
なお、上記実施の形態1〜3においては、出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定を実行しているが、出力間位相差測定の実行も可能である。
本発明にかかるの半導体集積回路の検査装置及び検査方法は、検査時間の短縮が図れるばかりでなく入出力位相差測定や出力間位相差測定といった高品質な検査が可能となるという効果を有し、多量に半導体集積回路を生産する半導体工場での活用に有用である。
1−1,1−2…1−n 被検査IC(DUT)
2,2−1,2−2…2−n DUT用高速スイッチ
3 信号転送用バッファ
4 入力カップリングコンデンサ
5 被検査ICの入力抵抗
6 終端抵抗
7 テストボード
8 検査装置本体
9 信号源
10 信号源出力抵抗
11 タイミング制御部
12 A/Dコンバータ
13 メモリ
14 演算部
15 判定部
16,17 同軸ケーブル
2,2−1,2−2…2−n DUT用高速スイッチ
3 信号転送用バッファ
4 入力カップリングコンデンサ
5 被検査ICの入力抵抗
6 終端抵抗
7 テストボード
8 検査装置本体
9 信号源
10 信号源出力抵抗
11 タイミング制御部
12 A/Dコンバータ
13 メモリ
14 演算部
15 判定部
16,17 同軸ケーブル
Claims (4)
- 複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に同時に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査装置であって、
前記複数の被検査半導体集積回路のうちの一つを選択し、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号を連続して切換えて出力する高速半導体スイッチと、
前記高速半導体スイッチにより選択・切換入力された連続信号波形をA/D変換するA/Dコンバータと、
このA/DコンバータによりA/D変換された連続信号波形のデータを連続記録するメモリ
を備え、
前記メモリに連続的に記録された連続信号波形のデータに基づいて、前記各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定を実行し前記各被検査半導体集積回路が良品か不良品かの判定を行うこと
を特徴とする半導体集積回路の検査装置。 - 前記高速半導体スイッチの高速選択・切換制御を行い、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号の前記メモリへの取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部を備えたこと
を特徴とする請求項1に記載の半導体集積回路の検査装置。 - 複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査方法であって、
前記被検査半導体集積回路の入力に同時に共通の入力信号を印加するステップと、
前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込み、取り込まれた連続信号波形のデータを連続記録するステップと、
記録された連続信号波形のデータにより前記各被検査半導体集積回路の各出力の出力バイアス電圧・出力ゲイン・入出力位相差または出力間位相差を演算するステップと、
前記演算の結果に基づいて前記各被検査半導体集積回路が良品か不良品かの判定を行うステップ
を有することを特徴とする半導体集積回路の検査方法。 - 前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込みするとき、データの取込制御・スタート制御・ストップ制御・高速切換制御が統括的に実行されること
を特徴とする請求項3に記載の半導体集積回路の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003405281A JP2005164447A (ja) | 2003-12-04 | 2003-12-04 | 半導体集積回路の検査装置及び検査方法 |
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JP2003405281A JP2005164447A (ja) | 2003-12-04 | 2003-12-04 | 半導体集積回路の検査装置及び検査方法 |
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ID=34727994
Family Applications (1)
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JP2003405281A Pending JP2005164447A (ja) | 2003-12-04 | 2003-12-04 | 半導体集積回路の検査装置及び検査方法 |
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JP (1) | JP2005164447A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101910895B1 (ko) * | 2018-06-18 | 2018-10-23 | 오정기 | 상이한 어레를 갖는 기판의 검사시스템 |
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2003
- 2003-12-04 JP JP2003405281A patent/JP2005164447A/ja active Pending
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