JP2005148890A

JP2005148890A - プロセッサ監視装置

Info

Publication number: JP2005148890A
Application number: JP2003382221A
Authority: JP
Inventors: Hideji Yamada; 秀治山田
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2003-11-12
Filing date: 2003-11-12
Publication date: 2005-06-09

Abstract

【課題】メイン制御装置とサブ制御装置との間で位相ずれを生じることなく、ＣＰＵの誤動作状態から復旧できるようにするためのプロセッサ監視装置を提供する。
【解決手段】メイン制御装置とサブ制御装置から構成される制御装置におけるメインＣＰＵとサブＣＰＵの動作を監視するプロセッサ監視装置であって、メイン制御装置にサブＣＰＵの誤動作を検出する機能を持たせると共に、電源電圧の異常発生を検出する電源異常検出機能を持たせ、サブＣＰＵの誤動作又は電源異常が検出された場合に、メインＣＰＵの指令に基づき前記メインＣＰＵ及び前記サブＣＰＵに対してリセット信号を発生するリセット回路を有する。
【選択図】図１

Description

本発明は、プロセッサの異常を検出し、誤動作を防止するようにしたプロセッサの監視装置に関し、特に、メインＣＰＵとサブ（スレーブ）ＣＰＵをそれぞれ搭載したメイン制御装置とサブ（スレーブ）制御装置で構成される装置において、メイン制御装置に組み込まれ、サブＣＰＵの誤動作の検出を行うと共に、メイン制御装置とサブ制御装置との処理の位相ずれを生じさせること無く、サブ制御装置を誤動作状態から復旧できるようにしたプロセッサの異常監視装置に関するものである。

図５に従来のプロセッサの異常監視装置を備えた制御装置のブロック図を示す。従来の制御装置は、メイン制御装置１００とサブ制御装置２００を備え、メイン制御装置１００に、ウォッチドック（ＷＤＴ）検出回路１、メインプロセッサであるメインＣＰＵ２、各種パラメータ等を記憶する不揮発性メモリ３、メイン制御装置（メインＣＰＵ）の異常状態から復帰するためのリセット信号を出力するリセット回路４、Ｉ／Ｏ５、サブ制御装置２００と通信を行うシリアルインタフェース６及びパラレルインタフェース７、外部装置を制御する外部Ｉ／Ｆ８を備える。

また、サブ制御装置２００に、ウォッチドック検出回路１´、サブプロセッサであるサブＣＰＵ２´、各種パラメータ等を記憶する不揮発性メモリ３´、サブ制御装置（サブＣＰＵ）の異常状態から復帰するためのリセット信号を出力するリセット回路４´、Ｉ／Ｏポート５´、メイン制御装置と通信を行うシリアルインタフェース６´及びパラレルインタフェース７´、外部装置を制御する外部Ｉ／Ｆ８´から構成されている（例えば、特許文献１参照。）。

以上の構成において、メイン及びサブの各ＣＰＵ２，２´は、周辺モジュールの監視、アナログ信号のモニタ、各モジュール間の通信制御処理等を行う。ウォッチドック検出回路１，１´は、定期的にシステムタイマの監視を行う。そして、システムの暴走により内蔵するタイマカウンタの値が書き換えられオーバーフローが生じた場合に、それを各ＣＰＵ２，２´が検出することで異常状態を検出し、各ＣＰＵ２，２´は各リセット回路４，４´にリセット信号を出力させてその異常状態から復帰しようとする。
特開平６−５９９２２号公報

このように、従来の制御装置では、メイン制御装置１００とサブ制御装置２００の各々にウォッチドックタイマ回路１，１´による復帰手段を備え、各々個別に復旧を行うようにしていたため、復旧後における各装置の処理に位相ずれを起こすという問題があった。即ち、上記従来技術ではメイン制御装置１００がサブ制御装置２００の状態監視機能を持たず、サブＣＰＵが誤動作を起こした場合には、サブ制御装置２００のサブＣＰＵにおいてのみ、メインＣＰＵ２とは独立してリセット処理が行われ、その結果、メイン制御装置１００における処理との位相ずれが起こり、誤動作を発生させるという問題があった。

本発明は、上述した課題を解決するためになされたものであり、メイン制御装置とサブ制御装置との間で処理の位相ずれを生じることなく、ＣＰＵの誤動作状態から復旧できるようにするためのプロセッサ監視装置を提供することを目的としている。

上述した課題を解決するため、本発明は、メイン制御装置とサブ制御装置から構成される制御装置におけるメインＣＰＵとサブＣＰＵの動作を監視するプロセッサ監視装置であって、メイン制御装置にサブＣＰＵの誤動作を検出する機能を持たせると共に、電源電圧の異常発生を検出する電源異常検出機能を持たせ、サブＣＰＵの誤動作又は電源異常が検出された場合に、メインＣＰＵの指令に基づきメインＣＰＵ及びサブＣＰＵの処理が同期するように、前記サブＣＰＵにリセット信号を発生するリセット回路を有するものある。

なお、実施の形態においては、前記サブＣＰＵ又はメインＣＰＵの少なくともいずれかについてリセットする必要が生じた場合は、前記メインＣＰＵの指令に基づき、それら双方をリセットするようにリセット信号を出力するリセット回路を設け、それら双方の処理の同期性を担保している。

以上に詳述したように本発明によれば、メイン制御装置とサブ制御装置との間で位相ずれを生じることなく、ＣＰＵの誤動作状態から復旧できるようにすることができるＣＰＵ監視装置を提供することができる。

以下、本発明の実施の形態について図面を参照しつつ説明する。図１は本実施の形態によるプロセッサ監視装置を備えた制御装置の構成を示す機能ブロック図である。

図１において、図５と同一又は相当物には同一の符号を付して、ここでの説明を省略する。本実施の形態における制御装置は、メイン制御装置１００Ａとサブ制御装置２００Ａから構成され、メイン制御装置１００Ａに瞬停検出機能として瞬停検出回路１０を備えると共に、サブ制御装置２００Ａのパラレルインタフェース７´にメインＣＰＵ２とのシリアルインタフェース信号が通信エラーとなったとき、パラレルインタフェース７´にエラーフラグを立てさせ、それをメイン制御装置１００Ａ側で検知することで誤動作検出機能を構成し、更にそれらの検出によりメインＣＰＵ２からリセット指令を出力してリセット発生回路４からリセット信号を発生させ、メイン制御装置１００Ａと共にサブ制御装置２００Ａを同時に異常状態から復旧させる処理を行う復旧機能を構成している。

なお、メインＣＰＵ２により、サブ制御装置２００Ａから応答が一定期間無いと判断された場合もメイン制御装置１００ＡはサブＣＰＵ２´に異常があると見做し、同様のリセット信号を出力する。上記のような誤動作検出機能によれば、瞬停検出、処理の位相がずれた場合と同様に、サブＣＰＵが暴走した場合、及び応答が一定期間無い場合等においてもメイン制御装置１００Ａは、サブ制御装置２００Ａに対してリセット信号を発生させることができる。メインＣＰＵ２自身の誤動作は、メイン制御装置内にウォッチドック検出回路１を持ち監視制御する。

ＣＰＵが誤動作する原因となる電源の瞬停について、図２にメイン制御装置１００Ａの瞬停検出回路１０及びサブ制御装置２００Ａの誤動作検出回路２０の構成を示す。

瞬停検出回路１０は、瞬停時電源電圧の低下を監視する電源電圧モニタ１１、瞬停を判断するある時間内に達成する電圧の基準電圧１２、それらを比較する比較回路１３、及び瞬停検出時にフラグをセットする瞬停検出レジスタ１４から構成される。また、サブ制御装置２００Ａの誤動作検出回路２０は、サブ制御装置２００ＡとのシリアルインタフェースであるシリアルＩ／Ｆ６、サブ制御装置２００Ａとのパラレルインタフェースであり、エラー検出としてのフラグを立てることができるパラレルＩ／Ｆ７、及びそのエラーフラグを見るメインＣＰＵ２から構成される。そして、それら検出結果に基づく復旧処理を行う復旧手段は、リセット指令を出すメインＣＰＵ２、メインＣＰＵ２からの指令に基づきリセット信号を発生するリセット回路４，４´から構成される。なお、瞬停時にはメモリが消去されないように、メモリをバックアップする構成が採用されている。

図３は瞬停検出回路１０の動作を示すフローチャートであり、まず電源電圧をモニタし（ステップＳ１）、基準電圧を満たしているか否かの判断を行う（ステップＳ２）、基準電圧を満たしていないと判断された場合（ステップＳ２、Ｎ）、更にその時間が３秒以上か否かが判断され（ステップＳ３）、３秒以上であると判断された場合は、瞬停があったものと見做し、瞬停検出を判断しそれをレジスタに格納し（ステップＳ４）、リセット処理を行う（ステップＳ５）。基準電圧を満たしている場合（ステップＳ２，Ｙ）、瞬停時間が３秒以上無い場合（ステップＳ３，Ｎ）は瞬停を検出することなくステップＳ１に戻る。

図４はサブ制御装置２００Ａの誤動作検出回路２０の動作を示すフローチャートである。まず、サブＣＰＵのシリアル／パラレル信号の監視を行い（ステップＳ１１）、エラー検出フラグが立っているか否かを判断し（ステップＳ１２）、フラグが立っており、エラー検出が有ると判断された場合（ステップＳ１２，Ｙ）にサブＣＰＵ２´（サブ制御装置２００Ａ）が誤動作をしているものとして、リセット回路４，４´によりメイン制御装置１００Ａとサブ制御装置２００Ａに対して同期させてリセット信号を発生する。

本発明の実施の形態による構成を示す機能ブロック図である。メイン制御装置の瞬停検出回路及びサブ制御装置誤動作検出回路の構成を示すブロック図である。瞬停検出回路の動作を示すフローチャートである。サブＣＰＵ（サブ制御装置）の誤動作を検出する動作を示すフローチャートである。従来の制御装置を示すと共にプロセッサ監視装置を示すブロック図である。

符号の説明

１，１´ ウォッチドック検出回路、２メインＣＰＵ、２´ サブＣＰＵ、３，３´ メモリ、４，４´ リセット回路、５，５´ Ｉ／Ｏ、６，６´ シリアルＩ／Ｆ、７，７´ パラレルＩ／Ｆ、１０瞬停検出回路、１１電源電圧モニタ、１２基準電圧、１３比較器、１４瞬停レジスタ、１００Ａメイン制御装置、２００Ａサブ制御装置。

Claims

メイン制御装置とサブ制御装置から構成される制御装置におけるメインＣＰＵとサブＣＰＵの動作を監視するプロセッサ監視装置であって、
メイン制御装置にサブＣＰＵの誤動作を検出する機能を持たせると共に、電源電圧の異常発生を検出する電源異常検出機能を持たせ、サブＣＰＵの誤動作又は電源異常が検出された場合に、メインＣＰＵの指令に基づきメインＣＰＵ及びサブＣＰＵの処理が同期するように、前記サブＣＰＵにリセット信号を発生するリセット回路を有するプロセッサ監視装置。