JP2007122298A

JP2007122298A - システムリセット回路

Info

Publication number: JP2007122298A
Application number: JP2005312123A
Authority: JP
Inventors: Soichi Sugiyama; 宗一杉山
Original assignee: Tamura Corp
Current assignee: Tamura Corp
Priority date: 2005-10-27
Filing date: 2005-10-27
Publication date: 2007-05-17

Abstract

【課題】ＣＰＵシステムが正常に動作するまで、連続でリセット信号を出力することにより、システムの誤動作を解消したシステムリセット回路を提供する。
【解決手段】ロジックシステム１に供給される電源２の投入、電圧低下を監視する電源監視回路３と、ＣＰＵ４の動作を監視するウォッチドッグタイマー回路５とを有する。電源監視回路３からは、電源投入、電圧低下時にリセット信号が出力される。ウォッチドッグタイマー回路５は、ＣＰＵ４の動作を監視し、ＣＰＵの異常時には、ＣＰＵ４が正常に動作するまでの間、連続的にロジックシステム１に対してリセット信号を出力するので、ＣＰＵ４がリセット状態から正常に立ち上がるまでの間、ロジックシステム１が起動されることがなく、そのリセット状態が継続する。
【選択図】図１

Description

本発明は、ロジックシステムなどの被制御システムに対してリセット信号を出力するためのシステムリセット回路に関するものであって、特に、被制御システムに接続されたＣＰＵの動作が安定するまでの間、継続して被制御システムに対してリセット信号を出力するように構成したものである。

一般に、規定電圧で動作する電子回路システムにおいては、電源投入や電源電圧を監視して、そのシステムに適した電圧が供給される場合にのみ、システムを動作させることが多い。また、電子回路でもロジックシステムのように、ＣＰＵに接続されたシステムにおいては、ＣＰＵの動作が不安定になった場合にシステムをリセットすることで、ＣＰＵが正常動作に復帰した場合にシステム側に不安定となったＣＰＵの悪影響が残らないようにすることも行われている。

例えば、図２に示す従来技術は、ロジックシステム１に電源２の投入や電圧低下を監視する電源監視装置３を接続し、ロジックシステム１の起動時や電源電圧が規定値以下に低下した場合にリセット信号Ａを出力することで、ロジックシステム１の初期化を可能とすると共に、ＣＰＵ４に接続されたウォッチドッグタイマー回路５により、ＣＰＵ４からの監視信号Ｄを常時監視し、ＣＰＵ４に異常があると判定した場合にリセット信号ＢをＣＰＵ４及びロジックシステム１に出力するものである。

ところで、前記のような従来技術に使用されるウォッチドッグタイマー回路５としては、たとえば特許文献１に示すように、ＣＰＵ４の出力を常時入力し、その入力状態からＣＰＵ４の異常の有無を判定して、ＣＰＵ４が異常と判定された場合にＣＰＵ４に対して間欠的なリセット信号Ｂを出力するものが使用されていた。
特開平１１−２０３１７３号公報

しかしながら、前記特許文献１の発明は、ウォッチドッグタイマー回路５から出力するＣＰＵ４へのリセット信号として、リセットされたＣＰＵ４が再起動するまでの時間を考慮した間欠的なリセット信号Ｂを使用している。そのため、図２のような従来技術において、この間欠的なリセット信号Ｂをそのままロジックシステム１側に供給すると、リセットされたＣＰＵ４が立ち上がるまでの間はリセット信号Ｂが出力されなくなり、その間にロジックシステム１が起動してしまう現象が生じる。すると、ロジックシステム１はＣＰＵ４からの制御信号に入力されることがないまま起動されることになり、その論理が不定になる場合があった。

本発明は前記のような従来技術の問題点を解決するために提案されたものであって、その目的は、ＣＰＵが正常動作するまで確実にロジックシステムなどの被制御システムに対してリセット信号を出力することができ、被制御システムの誤動作を確実に防止することのできるシステムリセット回路を提供することである。

前記の目的を達成するために、本発明のシステムリセット回路は、被制御システムに供給される電源の投入、電圧低下を監視する電源監視回路と、前記被制御システムに接続されたＣＰＵの動作を監視するウォッチドッグタイマー回路とを備えたシステムリセット回路において、前記電源監視回路は、電源投入時又は電源電圧低下時に被制御システムに対してリセット信号を出力するものであり、前記ウォッチドッグタイマー回路は、ＣＰＵの異常時にＣＰＵが正常に動作するまでの間、連続的に被制御システムに対してリセット信号を出力するものであることを特徴とする。また、前記被制御回路が、ロジックシステム回路であることも本発明の一態様である。

前記のような構成を有する本発明のシステムリセット回路では、前記ウォッチドッグタイマー回路から出力するリセット信号を被制御システム用としたため、被制御システムに対してはＣＰＵが正常に動作するまでの間、連続的にリセット信号を出力することができる。

本発明によれば、ＣＰＵが立ち上がるまでの間も被制御システムに対してはリセット信号が出力されることになるので、その間に被制御システムが勝手に起動して不具合を起こすような問題点が解消される。

以下、本発明の第１実施形態を図１に従って具体的に説明する。
本実施形態のシステムリセット回路は、ロジックシステム１に供給される電源２の投入又は電圧低下を監視する電源監視回路３と、ＣＰＵ４の動作を監視するウォッチドッグタイマー回路５とを有する。前記電源監視回路３からは、電源投入又は電圧低下時にリセット信号Ａが出力される。ウォッチドッグタイマー回路５は、ＣＰＵ４の動作を監視し、ＣＰＵの異常時には、ＣＰＵ４が正常に動作するまでの間、連続的にロジックシステム１に対してリセット信号Ｃを出力する。

前記のような構成を有する第１実施形態によれば、ＣＰＵ４からは、ウォッチドッグタイマー回路５に対して常時監視信号Ｄが出力されており、これによりウォッチドッグタイマー回路５はＣＰＵ４の異常を判定する。ＣＰＵ４に異常があると判定された場合には、ウォッチドッグタイマー回路５は、ロジックシステム１に対してリセット信号Ｃを出力する。

すなわち、ロジックシステム１に出力されるリセット信号Ｃは、ＣＰＵ４が正常に動作するまでの間継続して出力される連続的な信号である。この場合、ウォッチドッグタイマー回路５は、ＣＰＵ４からの監視信号Ｄに基づき、ＣＰＵ４が正常動作になったことを確認した時点で、ロジックシステム１に対するリセット信号Ｃの出力を停止する。

このような構成の本実施形態によれば、ＣＰＵ４が正常動作になる前に、ロジックシステム１のみが単独で再起動するような不都合が解消され、被制御システムであるロジックシステム１は常に正常動作するＣＰＵ４の制御下に置かれることになる。その結果、被制御システムの誤動作が解消され、安定したシステムを得ることが可能になる。

本発明は前記の実施の形態に限定されるものではなく、ロジックシステムに限らず、ＣＰＵによって制御される各種のシステム全般に適用可能である。また、前記実施形態は、電源監視回路として、ウォッチドッグタイマー回路とは別途に設けられ、被制御システムに直接供給される電源の投入や電圧低下を監視するものを使用したが、ＣＰＵにその電源監視装置を接続し、ＣＰＵに供給される電源投入や電圧低下を監視することで、間接的に被制御システムの電源を監視することも可能である。その場合、ウォッチドッグタイマー回路５から出力されるリセット信号Ｃによって、電源監視用のリセット信号Ａを兼用することもできる。さらに、図２の従来技術と同様に、ＣＰＵに対して、間欠的なリセット信号Ｂを出力することもできる。

本発明のシステムリセット回路の一実施形態を示すブロック図。従来のシステムリセット回路の一例を示すブロック図。

符号の説明

１…ロジックシステム
２…電源
３…電源監視回路
４…ＣＰＵ
５…ウォッチドッグタイマー回路

Claims

被制御システムに供給される電源の投入、電圧低下を監視する電源監視回路と、前記被制御システムに接続されたＣＰＵの動作を監視するウォッチドッグタイマー回路とを備えたシステムリセット回路において、
前記電源監視回路は、電源投入時又は電源電圧低下時に被制御システムに対してリセット信号を出力するものであり、
前記ウォッチドッグタイマー回路は、ＣＰＵの異常時にＣＰＵが正常に動作するまでの間、連続的に被制御システムに対してリセット信号を出力するものであることを特徴とするシステムリセット回路。
前記被制御回路が、ロジックシステムであることを特徴とする請求項１に記載のシステムリセット回路。