JP2005136343A - 積層セラミックコンデンサの製造方法 - Google Patents
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Abstract
【課題】製品歩留まりを低下させることなく、生産効率の向上を実現し得る積層セラミックコンデンサの製造方法を提供する。
【解決手段】未焼成の積層チップ1をセッタ8の受面81上に配置し、次に、セッタ8に配置された積層チップ1を焼成する工程を含む。セッタの受面81の面積をS1とし、セッタ8の受面81上において、未焼成の積層チップ1が占有する面積をS2としたとき、0.8≦(S2/S1)<0.995を満たす。
【選択図】 図1
【解決手段】未焼成の積層チップ1をセッタ8の受面81上に配置し、次に、セッタ8に配置された積層チップ1を焼成する工程を含む。セッタの受面81の面積をS1とし、セッタ8の受面81上において、未焼成の積層チップ1が占有する面積をS2としたとき、0.8≦(S2/S1)<0.995を満たす。
【選択図】 図1
Description
本発明は、積層セラミックコンデンサの製造方法に関する。
積層セラミックコンデンサの製造に当たっては、通常、未焼成の積層チップを脱バインダ工程に付し、積層チップに含まれるバインダ等の有機成分をバーンアウトし、次に、脱バインダ工程を終了した積層チップを、焼成工程に付し、誘電体セラミック材料を焼結させる。積層チップは、多数の内部電極を有している。これらの内部電極が、例えば、Niなどの卑金属材料を主成分する場合、脱バインダ工程において、内部電極が酸化される傾向にある。そこで、焼成工程は、酸化された内部電極を金属化すべく、一般に、還元性雰囲気中で実行される。
ところで、近年、電子機器の多機能化に伴い、積層セラミックコンデンサの使用数が増大しており、積層セラミックコンデンサの製造現場では、製品歩留まりを維持しつつ、量産性を向上させる工夫が進められている。積層セラミックコンデンサの製造工程の1つである焼成工程においても、種々の工夫が進められている。
例えば、特許文献1は、未焼成の積層チップを載せる台(以下、セッタと称する。)として、多数の通気部を有するかご状のセッタを用い、かご状のセッタの中に積層チップを満載して、同時に多数の積層チップを焼成することにより、量産性を向上させた技術を開示している。
しかしながら、かご状のセッタに積層チップを満載して焼成した場合、積層チップ同士が互いに重なり合うことになるから、積層チップに、雰囲気ガスが十分に回り込まなくなり、焼成時の熱の伝達にむらが生じる。このため、焼結が均一に進まず、誘電体セラミック内部にクラックを発生させたり、内部電極の金属化不良を招くなどの問題が生じ、製品歩留まりが低下する。
従来の別の方法として、平板状のセッタを用いる技術も知られている。しかし、平板状のセッタを用いて、セッタ上の積層チップ同士が互いに重なり合わないように、平面的に配置する方法を採用した場合、積層チップ同士の間隔が狭すぎれば、雰囲気ガスが回り込まなくなり、クラックや内部電極金属化不良が生じる。これとは逆に、積層チップ同士の間隔が広すぎれば、量産性の低下と言う問題が生じる。即ち、焼成工程において、製品歩留まりを維持しつつ、量産性を向上させることは、非常に困難であった。
また、近年の積層セラミックコンデンサは、小型、かつ、大容量化の要請から、薄層化及び多層化が極度に進行しており、積層チップの細部にわたって、深く、均一に雰囲気ガスを行き渡らせる必要があるから、焼成工程で、製品歩留まりを維持しつつ、量産性を向上させることは、更に困難になりつつある。
特開2000−169243号公報
本発明の課題は、クラックの発生を抑制し得る積層セラミックコンデンサの製造方法を提供することである。
本発明のもう1つの課題は、製品歩留まりを低下させることなく、生産効率の向上を実現し得る積層セラミックコンデンサの製造方法を提供することである。
上述した課題を解決するため、本発明に係る積層セラミックコンデンサの製造方法は、未焼成の積層チップをセッタの受面上に配置し、次に、セッタに配置された積層チップを焼成する工程を含む。積層チップは、未焼成誘電体セラミック基体の内部に、複数の内部電極が層状に埋設されている。セッタの受面の面積をS1とし、セッタの受面上において、未焼成の積層チップが占有する面積をS2としたとき、
0.8≦(S2/S1)<0.995
を満たす。
0.8≦(S2/S1)<0.995
を満たす。
本発明に係る製造方法の適用される積層チップは、未焼成誘電体セラミック基体の内部に、複数の内部電極が層状に埋設されている。未焼成誘電体セラミック基体は、バインダを含む誘電体セラミックペーストを用いて製造されるから、均一に焼結する必要がある。そこで、本発明においては、セッタの受面の面積S1と、セッタの受面上において、未焼成の積層チップが占有する面積S2とについて、
(S2/S1)<0.995
を満たすようにする。この条件を満たすことにより、セッタ上において、積層チップ間に適度な隙間が生じる。このため、焼成時の雰囲気ガスが積層チップの細部まで回り込むことになるので、熱がむらなく伝達され、積層チップが均一に焼結される。したがって、本発明によれば、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。内部電極の積層数が200層以上である場合や、内部電極間の厚みが3μm以下である場合でも、積層チップを均一に焼結することができる。
(S2/S1)<0.995
を満たすようにする。この条件を満たすことにより、セッタ上において、積層チップ間に適度な隙間が生じる。このため、焼成時の雰囲気ガスが積層チップの細部まで回り込むことになるので、熱がむらなく伝達され、積層チップが均一に焼結される。したがって、本発明によれば、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。内部電極の積層数が200層以上である場合や、内部電極間の厚みが3μm以下である場合でも、積層チップを均一に焼結することができる。
内部電極材料として、NiやNi合金等の金属を主成分とする電極ペーストを用いた場合、焼成工程前の脱バインダ工程において、内部電極が酸化されるので、焼成工程を、還元性雰囲気中で実行し、酸化された内部電極を還元し、金属化する。この場合も、還元性雰囲気ガスが積層チップの細部まで入り込むことになるので、内部電極が確実に還元され、金属化される。
焼成時の雰囲気ガスを、積層チップの細部まで回り込ませるという観点からは、比(S2/S1)が小さい方がよい。しかし、比(S2/S1)が小さくなると、1つのセッタに配置される積層チップの数が少なくなるから、生産効率が大幅に低下する。そこで、本発明では、
0.8≦(S2/S1)
を満たすようにする。こうすることにより、高い生産効率を確保し得る。
0.8≦(S2/S1)
を満たすようにする。こうすることにより、高い生産効率を確保し得る。
セッタの受面の面積S1及び未焼成の積層チップが占有する面積S2は、好ましくは、
(S2/S1)≦0.99
を満たす。この条件下では、上述した効果は更に顕著になる。
(S2/S1)≦0.99
を満たす。この条件下では、上述した効果は更に顕著になる。
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。
図1は、本発明に係る製造方法の一実施例を示す工程図、図2〜図6は、図1に示した工程の一部を示す図である。
図1に示した積層セラミックコンデンサの製造方法では、未焼成の積層チップ1をセッタ8上に配置した後、積層チップ1を載せたセッタ8を、炉9に送り込み、脱バインダ部91で、セッタ8上の積層チップ1に脱バインダ処理を施し、その後、焼成部92でセッタ8上の積層チップ1を焼成する。以下、各工程について、詳細に説明する。
<積層チップをセッタ上に配置する工程>
図2は積層チップをセッタ上に配置した状態を示す正面図、図3は図2の平面図である。この工程では、未焼成の積層チップ1をセッタ8の受面81上に配置する。積層チップ1は、セッタ8の受面81上に、平面的に、つまり、互いに重ならないように配置されている。
図2は積層チップをセッタ上に配置した状態を示す正面図、図3は図2の平面図である。この工程では、未焼成の積層チップ1をセッタ8の受面81上に配置する。積層チップ1は、セッタ8の受面81上に、平面的に、つまり、互いに重ならないように配置されている。
図4は図2に示した未焼成の積層チップの斜視図、図5は図4に示した未焼成の積層チップの断面図である。
図示の積層チップ1は、未焼成誘電体セラミック基体2の内部に、複数の内部電極3が層状に埋設されている。内部電極層は、その端面が積層チップ1の端面に交互に露出するように積層されている。積層チップ1は、焼成縮率を考慮して、例えば、焼成前の縦横厚み寸法が、2.1mm×1.0mm×1.0mm程度に選定してあり、焼成後の縦横厚み寸法が、1.6mm×0.8mm×0.8mmになるように設計されている。
誘電体セラミック基体2は、例えば、BaTiO3等の誘電体原料と、有機ビヒクルとを混練して製造される誘電体セラミックペーストを用いて構成される。
有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、テルピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択される。
内部電極3は、例えば、Ni等の各種導電性金属粉と、有機ビヒクルとを混練して調製される内部電極ペーストを用いて構成される。図示の内部電極3には、導電材としてNiが含有されている。上記した内部電極ペースト中の有機ビヒクルの含有量に特に制限はなく、通常の含有量、例えば、バインダは1〜5重量%程度、溶剤は10〜50重量%程度である。内部電極層の積層数は、例えば、100層以上、内部電極層間の厚みは、10μm以下にすることができる。
誘電体セラミックペースト、及び、内部電極ペーストを用いた積層方法としては、印刷法や、シート法などを挙げることができる。例えば、印刷法を用いる場合、誘電体セラミックペーストおよび内部電極ペーストを、PETフィルム等の上に積層印刷し、所定形状に切断した後、PETフィルムから剥離して、積層構造体とすることができる。シート法を用いる場合、誘電体セラミックペーストを用いてグリーンシートを形成し、この上に内部電極ペーストを印刷した後、これらを積層して積層構造体とすることができる。
次に、積層構造体を所定の位置で切断し、バレル研磨等を施すことにより、図4に示す積層チップを得ることができる。積層構造体の切断は、例えば、押し切り切断、回転刃切断及びレーザ切断等を用いることができる。
図6はセッタの斜視図である。図6において、セッタ8は、例えば、ジルコニアからなり、受面81と、縁部82とを含む。受面81は、積層チップ1を配置する面である。縁部82は、セッタの強度を保つためのものである。縁部82は、相対する両辺にのみ設け、他の相対する両辺には、ガス流通性確保のために、設けない。図示のセッタは、受面81の寸法が、例えば、150mm×150mmであり、その面積S1は、
S1=2.25×10-2[m2]
となる。
S1=2.25×10-2[m2]
となる。
積層チップをセッタ上に配置する工程においては、図4、図5に示した未焼成の積層チップ1を、図6に示したセッタ8の受面81上に配置する。このとき、図2、図3に示すように、積層チップ1は、互いに重なり合わないように、セッタ8の受面81上に平面的に配置される。
セッタ8の受面81の面積をS1とし、セッタ8の受面81上において、未焼成の積層チップ1が占有する面積をS2としたとき、
0.8≦(S2/S1)<0.995
を満たす。更に、好ましくは、
0.8≦(S2/S1)≦0.99
を満たす。
0.8≦(S2/S1)<0.995
を満たす。更に、好ましくは、
0.8≦(S2/S1)≦0.99
を満たす。
例えば、積層チップ1として、焼成前の縦横厚み寸法を
2.1mm×1.0mm×1.0mm
とし、セッタ8の受面81上に同時に配置される積層チップ1の個数を8571個とし、全ての積層チップ1について、2.1mm×1.0mmの面がセッタの受面81に接するように配置した場合、積層チップ1が受面81上で占有する面積S2は、
S2=2.1×1.0×8571×10-6[m2]
≒1.80×10-2[m2]
となる。
2.1mm×1.0mm×1.0mm
とし、セッタ8の受面81上に同時に配置される積層チップ1の個数を8571個とし、全ての積層チップ1について、2.1mm×1.0mmの面がセッタの受面81に接するように配置した場合、積層チップ1が受面81上で占有する面積S2は、
S2=2.1×1.0×8571×10-6[m2]
≒1.80×10-2[m2]
となる。
受面81の寸法を、150mm×150mmとした場合、その面積S1は、前述したように、
S1=2.25×10-2[m2]
となる。従って、この場合、(S2/S1)は、
(S2/S1)=(1.80×10-2)/(2.25×10-2)
≒0.8
となる。
S1=2.25×10-2[m2]
となる。従って、この場合、(S2/S1)は、
(S2/S1)=(1.80×10-2)/(2.25×10-2)
≒0.8
となる。
<脱バインダ工程>
脱バインダ工程において、セッタ8上に配置された積層チップ1は、図1(a)に示した炉9の脱バインダ処理部91で、高温の空気雰囲気中にさらされ、積層チップの内部に含まれているバインダが除去される。
脱バインダ工程において、セッタ8上に配置された積層チップ1は、図1(a)に示した炉9の脱バインダ処理部91で、高温の空気雰囲気中にさらされ、積層チップの内部に含まれているバインダが除去される。
内部電極層の導電材にNiやNi合金等の卑金属を用いる場合、脱バインダ処理は、例えば、空気雰囲気中、250〜300℃にて行うことができる。また、昇温速度は、5〜300℃/時間、好ましくは、10〜100℃/時間、温度保持時間は0.5〜24時間、好ましくは、5〜20時間とすることができる。
<焼成工程>
焼成工程において、セッタ8上に配置された積層チップ1は、図1(b)に示した炉9の焼成処理部92で、高温にさらされる。焼成時の保持温度は、例えば、1100〜1400℃、より好ましくは1200〜1300℃とすることができる。保持温度が前記範囲未満であると緻密化が不十分であり、前記範囲を超えると直流電界印加時の容量の経時変化が大きくなる。焼成雰囲気は還元性雰囲気とすることが好ましい。還元性雰囲気ガスとしては、例えば、N2とH2との混合ガスを加湿して用いることができる。
焼成工程において、セッタ8上に配置された積層チップ1は、図1(b)に示した炉9の焼成処理部92で、高温にさらされる。焼成時の保持温度は、例えば、1100〜1400℃、より好ましくは1200〜1300℃とすることができる。保持温度が前記範囲未満であると緻密化が不十分であり、前記範囲を超えると直流電界印加時の容量の経時変化が大きくなる。焼成雰囲気は還元性雰囲気とすることが好ましい。還元性雰囲気ガスとしては、例えば、N2とH2との混合ガスを加湿して用いることができる。
内部電極3の導電材として、NiやNi合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、例えば、10-8〜10-12気圧とすることが好ましい。焼成時の雰囲気は、内部電極ペースト中の導電材の種類に応じて適宜決定されればよいが、酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化し、製品特性が劣化する。
上記条件以外の各種条件は、例えば、昇温速度を50〜500℃/時間、好ましくは、200〜300℃/時間とし、温度保持時間を0.5〜8時間、好ましくは、1〜3時間とし、冷却速度を50〜500℃/時間、好ましくは、200〜300℃/時間とすることができる。焼成された積層チップ1は、更に、アニール工程、外部電極形成工程等が施され、積層セラミックコンデンサが製造される。
脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。
これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までN2ガスあるいは加湿したN2ガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びN2ガスあるいは加湿したN2ガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、N2ガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全工程を加湿したN2ガス雰囲気としてもよい。
上述したように、本発明に係る製造方法の適用される積層チップ1は、未焼成誘電体セラミック基体2の内部に、複数の内部電極3が層状に埋設されている。未焼成誘電体セラミック基体2は、バインダを含む誘電体セラミックペーストを用いて製造されるから、均一に焼結させる必要がある。
そこで、本発明においては、セッタ8の受面81の面積S1と、セッタ8の受面81上において、未焼成の積層チップ1が占有する面積S2とに関して、
(S2/S1)<0.995
を満たすようにする。この条件を満たすと、セッタ8上において、積層チップ間に適度な隙間が生じる。このため、焼成時の雰囲気ガスが積層チップ1の細部まで回り込むことになるので、熱がむらなく伝達され、積層チップ1が均一に焼結される。したがって、本発明によれば、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。
(S2/S1)<0.995
を満たすようにする。この条件を満たすと、セッタ8上において、積層チップ間に適度な隙間が生じる。このため、焼成時の雰囲気ガスが積層チップ1の細部まで回り込むことになるので、熱がむらなく伝達され、積層チップ1が均一に焼結される。したがって、本発明によれば、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。
また、内部電極3の積層数が200層以上である場合や、内部電極間の厚みが3μm以下である場合でも、積層チップ1を均一に焼結することができる。
内部電極材料として、NiやNi合金等の金属を主成分とする電極ペーストを用いた場合、焼成工程前の脱バインダ工程において、内部電極3が酸化されるので、焼成工程を、還元性雰囲気中で実行し、酸化された内部電極3を還元し、金属化する。この場合も、還元性雰囲気ガスが積層チップ1の細部まで入り込むことになるので、内部電極3が確実に還元され、金属化される。
焼成時の雰囲気ガスを、積層チップ1の細部まで回り込ませるという観点からは、比(S2/S1)が小さい方がよい。しかし、比(S2/S1)が小さくなると、1つのセッタ8に配置される積層チップ1の数が少なくなるから、生産効率が大幅に低下する。そこで、本発明では、
0.8≦(S2/S1)
を満たすようにする。こうすることにより、高い生産効率を確保し得る。
0.8≦(S2/S1)
を満たすようにする。こうすることにより、高い生産効率を確保し得る。
セッタ8の受面81の面積S1及び未焼成の積層チップ1が占有する面積S2は、好ましくは、
(S2/S1)≦0.99
を満たす。この条件下では、上述した効果は更に顕著になる。
(S2/S1)≦0.99
を満たす。この条件下では、上述した効果は更に顕著になる。
更に、本実施例では、セッタ8の受面81上に平面的に、未焼成の積層チップ1を配置しているから、焼成時の雰囲気ガスが積層チップ1の上面に、スムーズに回り込み、むらなく熱が伝達され、均一に焼結されることになる。このため、クラックのない積層セラミックコンデンサを高い歩留まりで製造することができる。
以下、実験データを挙げて本発明の効果を説明する。
<実験>
表1は、脱バインダ工程、及び、焼成工程を施した後、セッタに配置された全ての積層チップについて、クラックの発生の有無を外観検査にて確認して得られたものである。脱バインダ工程は、空気雰囲気中、約270℃にて行い、焼成工程は、還元性雰囲気中、約1250℃にて行った。
表1は、脱バインダ工程、及び、焼成工程を施した後、セッタに配置された全ての積層チップについて、クラックの発生の有無を外観検査にて確認して得られたものである。脱バインダ工程は、空気雰囲気中、約270℃にて行い、焼成工程は、還元性雰囲気中、約1250℃にて行った。
積層チップ1は、焼成縮率を考慮して、焼成前の縦横厚み寸法を、2.1mm×1.0mm×1.0mmに選定し、焼成後の縦横厚み寸法が、1.6mm×0.8mm×0.8mmになるようにした。また、積層数を200層、内部電極層間の厚みを3μmとした。誘電体セラミック基体2の材料としては、JIS規格のB特性を満たす材料を用いた。
積層チップは、実施例1〜3、及び、比較例1、2において、2.1mm×1.0mmの面がセッタ8の受面81に接するように配置した。
実施例1は、セッタ上に8571個の積層チップを配置したものであり、
S2≒1.80×10-2[m2]
であり、比(S2/S1)が約0.8である。
S2≒1.80×10-2[m2]
であり、比(S2/S1)が約0.8である。
実施例2は、セッタ上に10179個の積層チップを配置したものであり、
S2≒2.14×10-2[m2]
であり、(S2/S1)が約0.95である。
S2≒2.14×10-2[m2]
であり、(S2/S1)が約0.95である。
実施例3は、セッタ上に10607個の積層チップを配置したものであり、
S2≒2.23×10-2[m2]
であり、(S2/S1)が約0.99である。
S2≒2.23×10-2[m2]
であり、(S2/S1)が約0.99である。
比較例1は、セッタ上に10660個の積層チップを配置したものであり、
S2≒2.24×10-2[m2]
であり、(S2/S1)が約0.995である。
S2≒2.24×10-2[m2]
であり、(S2/S1)が約0.995である。
比較例2は、セッタ上に10714個の積層チップを配置したものであり、
S2≒2.25×10-2[m2]
であり、(S2/S1)が約1.0である。
S2≒2.25×10-2[m2]
であり、(S2/S1)が約1.0である。
(S2/S1)=0.995
であり、
(S2/S1)<0.995
を満たさない。この場合は、クラック発生率が0.14%になる。また、比較例2は、
(S2/S1)=1.0
であり、
(S2/S1)<0.995
を満たさない。この場合は、クラック発生率が0.39%になる。
これに対して、実施例1、実施例2及び実施例3は、(S2/S1)が、それぞれ、80(%)、95(%)、99(%)であり、いずれも、
0.8≦(S2/S1)<0.995
を満たしており、クラック発生の問題が生じない。
0.8≦(S2/S1)<0.995
を満たしており、クラック発生の問題が生じない。
本発明において、積層チップは、整列させて配置した場合でも、全く整列させずにバラバラに配置した場合でも、図示実施例と同様の優れた作用効果を奏することができる。また、積層チップは、完全に重なり合っていないことが好ましいが、ほぼ平面的に配置されていれば、僅かな個数の積層チップが、互いに重なり合っていても、図示実施例と同様の優れた作用効果を奏することができる。
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
1 積層チップ
8 セッタ
9 炉
91 脱バインダ処理部
92 焼成処理部
8 セッタ
9 炉
91 脱バインダ処理部
92 焼成処理部
Claims (5)
- 積層セラミックコンデンサの製造方法であって、
未焼成の積層チップをセッタの受面上に配置し、
次に、前記セッタに配置された前記積層チップを焼成する工程を含み、
前記積層チップは、未焼成誘電体セラミック基体の内部に、複数の内部電極が層状に埋設されており、
前記セッタの前記受面の面積をS1とし、前記セッタの前記受面上において、未焼成の前記積層チップが占有する面積をS2としたとき、
0.8≦ (S2/S1) <0.995を満たす
積層セラミックコンデンサの製造方法。 - 請求項1に記載された積層セラミックコンデンサの製造方法であって、
(S2/S1)≦0.99を満たす
積層セラミックコンデンサの製造方法。 - 請求項1又は2に記載された積層セラミックコンデンサの製造方法であって、
前記積層チップは、前記セッタの前記受面上において、互いに重ならないように配置されている
積層セラミックコンデンサの製造方法。 - 請求項1乃至3の何れかに記載された積層セラミックコンデンサの製造方法であって、
前記積層チップは、前記内部電極の積層数が200層以上である
積層セラミックコンデンサの製造方法。 - 請求項1乃至4の何れかに記載された積層セラミックコンデンサの製造方法であって、
前記積層チップは、前記内部電極間の厚みが3μm以下である
積層セラミックコンデンサの製造方法。
Priority Applications (1)
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JP2003373099A JP2005136343A (ja) | 2003-10-31 | 2003-10-31 | 積層セラミックコンデンサの製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003373099A JP2005136343A (ja) | 2003-10-31 | 2003-10-31 | 積層セラミックコンデンサの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005136343A true JP2005136343A (ja) | 2005-05-26 |
Family
ID=34649288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003373099A Pending JP2005136343A (ja) | 2003-10-31 | 2003-10-31 | 積層セラミックコンデンサの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005136343A (ja) |
-
2003
- 2003-10-31 JP JP2003373099A patent/JP2005136343A/ja active Pending
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060825 |
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A02 | Decision of refusal |
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