JP2005134371A - 静電容量検出装置 - Google Patents
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Abstract
【解決手段】
M行N列の行列状に配置されたM本の行線と、N本の列線、これら交点に設けられた静電容量検出素子、及び電源線とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とからなる信号増幅用薄膜半導体装置から成り、基準コンデンサの電極は行線に繋がる。
【選択図】 図2
Description
CR=ε0・εR・SR/tR
CT=ε0・εox・ST/tox
にて定義し(ε0は真空の誘電率)、容量検出電極の面積をSD(μm2)、容量検出誘電体膜の厚みをtD(μm)、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量CDを
CD=ε0・εD・SD/tD
と定義した時に(ε0は真空の誘電率)、この素子容量CDは、基準コンデンサ容量CRとトランジスタ容量CTとの和であるCR+CTよりも十分に大きいことを特徴とする。更に基準コンデンサ容量CRがトランジスタ容量CTよりも十分に大きいのが理想的である。従って素子容量CDは基準コンデンサ容量CR単体よりも十分に大きいことをも特徴とする。容量検出誘電体膜は静電容量検出装置の最表面に位置することをも特徴となす。また、本発明は測定されるべき対象物が容量検出誘電体膜に接しずに対象物距離tAを以て離れて居りおり、対象物容量CAを真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積SDとを用いて、
CA=ε0・εA・SD/tA
と定義した時に、基準コンデンサ容量CRは対象物容量CAよりも十分に大きいことを特徴とする。ここでも基準コンデンサ容量CRがトランジスタ容量CTよりも十分に大きいのが理想的である。
CR=ε0・εR・SR/tR
CT=ε0・εox・ST/tox
にて定義し(ε0は真空の誘電率)、容量検出電極の面積をSD(μm2)、容量検出誘電体膜の厚みをtD(μm)、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量CDを
CD=ε0・εD・SD/tD
と定義した時に(ε0は真空の誘電率)、
この素子容量CDは、基準コンデンサ容量CRとトランジスタ容量CTとの和であるCR+CTよりも十分に大きく、且つ対象物が容量検出誘電体膜に接しずに対象物距離tAを以て離れており、対象物容量CAを真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積SDとを用いて、
CA=ε0・εA・SD/tA
と定義した時に、基準コンデンサ容量CRが対象物容量CAよりも十分に大きいことを特徴とする。ここでも基準コンデンサ容量CRがトランジスタ容量CTよりも十分に大きいのが理想的である。従って素子容量CDは基準コンデンサ容量CR単体よりも十分に大きく、且つ基準コンデンサ容量CR単体が対象物容量CAよりも十分に大きいことをも特徴とする。
(実施形態1)
本発明実施形態1では、対象物との距離に応じて変化する静電容量を検出することにより、これら対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜からなる薄膜半導体装置にて作成する。
CR=ε0・εR・SR/tR
CT=ε0・εox・ST/tox
と定義する(ε0は真空の誘電率)。また、容量検出電極41の面積をSD(μm2)、容量検出誘電体膜42の厚みをtD(μm)、容量検出誘電体膜42の比誘電率をεDとして信号検出素子(4,5)の素子容量CDを
CD=ε0・εD・SD/tD
と定義する(ε0は真空の誘電率)。対象物表面が素子容量CDの接地電極となり、容量検出電極41が容量検出誘電体膜42を挟んで他方の電極に相当する。容量検出電極41は信号増幅用薄膜半導体装置(T2)のゲート電極と基準コンデンサ5の一方の電極53とに接続されているので、素子容量CDを持つコンデンサとトランジスタ容量CTを持つコンデンサとが直列に接続され、同時に素子容量CDを持つコンデンサは基準コンデンサ容量CRを持つコンデンサとも直列に接続されることになる。基準コンデンサ5の他方51の電極は列線Cに接続され、列線Cが選択された際には高電位(Vdd)が印加される。一方、電源電圧として正電源を用いている場合、すなわち電源線Pには接地電位が供給され、出力線Oが高電位(Vdd)ある場合、信号増幅素子T2は列選択素子T3と行選択素子T4と直列接続されて電源線Pと出力線Oとの間に配置されているので、列線Cが選択された際における信号増幅用MIS薄膜半導体装置のドレイン電位はVddのk倍(0<k≦1)となる(図4)。kの値は列選択素子T3の抵抗値と行選択素子T4の抵抗値と信号増幅素子T2の抵抗値にて定まり、具体的にはゼロよりも大きく、1以下である。列選択素子T3も行選択素子T4も設けぬ場合にkの値は1になる。列線Cへの印加電圧と信号増幅素子T2のドレイン電位はこれら3つのコンデンサの静電容量に応じて分割されるから、この状態にて信号増幅用薄膜半導体装置(T2)のゲート電極に掛かる電圧(凸部が接した時のゲート電圧)VGTは
との関係を満たせばよい。この場合、VGT/Vddは0.1程度以下となり薄膜半導体装置はオン状態には成り得ない。対象物の凸部を確実に検出するには、対象物の凸部が静電容量検出装置に接した時に、信号増幅用薄膜半導体装置がオフ状態になることが重要である。従って電源電圧を高電位(Vdd)とする場合には信号増幅用薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型(ノーマリーオフ型)N型トランジスタを用いるのが好ましい。より理想的には、伝達特性におけるドレイン電流が最小値となるゲート電圧(最小ゲート電圧)をVminとして、この最小ゲート電圧が
または
との関係を満たすような信号増幅用N型MIS薄膜半導体装置を使用する。
Vmin<0.1×Vdd<0
または
Vmin<VGT<0
との関係を満たす信号増幅用P型MIS薄膜半導体装置を使用することである。こうすることにより対象物の凸部を、電流値Iが非常に小さいとの形態にて確実に検出し得るのである。
CA=ε0・εA・SD/tA
と定義する。こうして対象物が容量検出誘電体膜から離れた状態では、素子容量CDと対象物容量CAとが直列に接続され、更にこれらのコンデンサに互いに並列接続されたトランジスタ容量CTと基準コンデンサ容量CRとが直列に接続されることになる。基準コンデンサには電圧Vddが印加され、信号増幅素子のドレイン電極にはkVddの電圧が印加される(図5)。印加電圧は静電容量に応じて四つのコンデンサー間で分割されるので、この条件下にて信号増幅用薄膜半導体装置のゲート電極に掛かる電圧(谷が来たときのゲート電圧)VGVは
との関係を満たせばよい。また、kの値如何に関わらず指紋の谷等が接近した時にトランジスタがオン状態になるには基準コンデンサ容量CRがトランジスタ容量CTよりも十倍以上大きくしておけばよい。
これらの条件を満たすと、VGT/Vddは0.9程度以上となり薄膜半導体装置は容易にオン状態と化す。対象物の凹部を確実に検出するには、対象物の凹部が静電容量検出装置に近づいた時に、信号増幅用薄膜半導体装置がオン状態になることが重要である。電源電圧Vddに正電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型(ノーマリーオフ型)N型トランジスタを用いており、このトランジスタの閾値電圧VthがVGVよりも小さいのが好ましい。より理想的には、
0<Vth<0.91×Vdd
との関係を満たす様な信号増幅用N型MIS薄膜半導体装置を使用する。反対に電源電圧Vddに負電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型(ノーマリーオフ型)P型トランジスタを用ており、理想的には信号増幅用P型MIS薄膜半導体装置の閾値電圧VthがVGVよりも大きいのが好ましい。より理想的には、
との関係を満たす信号増幅用P型MIS薄膜半導体装置を使用することである。こうすることにより対象物の凹部が、電流値Iが非常に大きいとの形態にて確実に検出されるに至る。
CR>10×CT
との関係式を満たした上で、素子容量CDと基準コンデンサ容量CRと対象物容量CAとが
CD>10×CR
CR>10×CA
との関係を満たすように静電容量検出装置を特徴付ける。また、電源電圧として高電位(Vdd)を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型(ノーマリーオフ型)N型トランジスタを用いるのが好ましく、このN型トランジスタの最小ゲート電圧Vminは
0<0.1×Vdd<Vmin または0<VGT<Vmin
との関係を満たし、更に閾値電圧VthがVGVよりも小さく、具体的には
0<Vth<0.91×Vdd または0<Vth<VGV
との関係を満たしているエンハンスメント型N型トランジスタを用いるのが理想的である。反対に電源電圧に負電源(Vss)を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型(ノーマリーオフ型)P型トランジスタを用いるのが好ましく、このP型トランジスタの最小ゲート電圧Vminは
Vmin<0.1×Vdd<0 またはVmin<VGT<0
との関係を満たし、更に閾値電圧VthがVGVよりも大きく、具体的には
0.91×Vdd<Vth<0 またはVGV<Vth<0
との関係を満たしているエンハンスメント型P型トランジスタを用いるのが理想的である。
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、この静電容量検出装置をSUFTLA技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は304行304列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは20mm角の正方形である。
CD>10×CR
CR>10×CT
CR>10×CA
との関係を満たす。かくして電源電圧Vddを3.3Vとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用MIS薄膜半導体装置のゲート電極に印加される電圧VGTは0.30Vとなり、指紋の谷が来た時にこのゲート電極に印加される電圧VGVは3.11Vとなる。本実施例にて用いた信号増幅用N型薄膜半導体装置の最小ゲート電圧Vminは0.35Vで有り、指紋の山が接した時のゲート電圧VGTの0.30Vよりも大きいために、信号増幅用N型薄膜半導体装置は完全にオフ状態となった。一方、閾値電圧Vthは1.42Vであり、指紋の谷が来た時に得られるゲート電圧VGVの3.11Vより小さいために、信号増幅用N型薄膜半導体装置は完全にオン状態となった。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は4.5×10-13Aと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から2.6×10-5Aと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
1)リセット素子により、静電容量を読み出す前に測定電位となるノードGの電位を一定にすれば、正確な静電容量の検出が行えることになる。
本発明の実施形態2は、電源線に供給する電位を接地電位と異なる所定の電位とした場合の動作を説明するものである。
実施形態1で述べたように、本発明の静電容量検出素子は、対象物と信号検出素子との間の静電容量の変化を信号増幅素子のゲート電極が接続されているノードの電圧VGの変化とし、この電圧VGを当該信号増幅素子により増幅するものである。このノード電圧VGは、電源線の供給電位に依存しないため、電源線の供給電位を接地電位にしなくても、実施形態1の効果1や効果3)が得られるのである。
なお、当該容量検出素子の層構造についても、実施形態1と同様に考えられる(図5参照)。
Claims (22)
- 対象物との距離に応じて変化する静電容量を検出することにより、前記対象物の表面形状を読み取る静電容量検出装置において、
M行N列に配置された静電容量検出素子と、該静電容量検出素子の各々に電源を供給する電源線とを備え、
該静電容量検出素子の各々は、
a)該静電容量に応じた電荷を蓄積する信号検出素子と、
b)該信号検出素子が蓄積した電荷をリセットするリセット素子と、
c)該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子とを含み、
該信号検出素子は、容量検出電極を含み、
該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなり、
該リセット素子は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなり、
該信号増幅素子のゲート電極と該容量検出電極と該リセット素子のドレイン電極とが接続されていることを特徴とする静電容量検出装置。 - 対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はM行N列の行列状に配置されたM本の行線とN本の列線、該行線と該列線との交点に設けられた静電容量検出素子、及び電源線とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、
該リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、
該電源線には接地電位が供給され、
該信号増幅素子のゲート電極と該容量検出電極と該リセット素子のドレイン電極とが接続されて居る事を特徴とする静電容量検出装置。 - 前記リセット素子がスイッチオン状態になった際に前記信号増幅素子のゲート電極と前記容量検出電極と前記電源線が電気的に導通される事を特徴とする請求項1または2記載の静電容量検出装置。
- 前記リセット素子のソース電極が前記電源線に接続されている事を特徴とする請求項1乃至3記載の静電容量検出装置。
- 前記リセット素子のゲート電極が前記列線の隣接段に位置する列線に接続されて居る事を特徴とする請求項1乃至4記載の静電容量検出装置。
- 前記信号増幅用薄膜半導体装置のソース電極が、前記静電容量検出素子が選択状態とされた場合に、前記電源線と電気的に導通される事を特徴とする請求項1乃至45記載の静電容量検出装置。
- 前記静電容量検出装置は出力線を含み、前記信号増幅用薄膜半導体装置のドレイン電極は、前記静電容量検出素子が選択状態とされた場合に該出力線と電気的に導通される事を特徴とする請求項1乃至6記載の静電容量検出装置。
- 前記信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置である事を特徴とする請求項1乃至7記載の静電容量検出装置。
- 対象物との距離に応じて変化する静電容量を検出することにより、前記対象物の表面形状を読み取る静電容量検出装置において、
M行N列に配置された静電容量検出素子と、該静電容量検出素子の各々に電源を供給する電源線とを備え、
該静電容量検出素子の各々は、
a)該静電容量に応じた電荷を蓄積する信号検出素子と、
b)該信号検出素子が蓄積した電荷をリセットするリセット素子と、
c)該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子とを含み、
該信号検出素子は、
a1)容量検出電極と、
a2)該容量検出電極上に設けられた容量検出誘電体膜と、
a3)基準コンデンサとを含み、
該基準コンデンサは、基準コンデンサ第一電極と、基準コンデンサ第二電極と、該基準コンデンサ第一電極及び第二電極間に設けられた基準コンデンサ誘電体膜と、からなり、
該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなり、
該リセット素子は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなり、
該信号増幅素子のゲート電極と該容量検出電極と該基準コンデンサ第二電極と該リセット素子のドレイン電極とが接続されていることを特徴とする静電容量検出装置。 - 対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はM行N列の行列状に配置されたM本の行線とN本の列線、該行線と該列線との交点に設けられた静電容量検出素子、及び電源線とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、
該基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成り、
該信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、
該リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、
該電源線には接地電位が供給され、
該信号増幅素子のゲート電極と該容量検出電極と該基準コンデンサ第二電極と該リセット素子のドレイン電極とが接続されて居る事を特徴とする静電容量検出装置。 - 前記基準コンデンサ第一電極と前記列線とが接続されて居る事を特徴とする請求項9または10記載の静電容量検出装置。
- 前記リセット素子がスイッチオン状態になった際に前記信号増幅素子のゲート電極と前記容量検出電極と前記基準コンデンサ第二電極とが前記電源線と電気的に導通する事を特徴とする請求項9乃至11記載の静電容量検出装置。
- 前記リセット素子がスイッチオン状態となって居る間に前記基準コンデンサ第一電極と第二電極とを同電位とし得る事を特徴とする請求項9乃至12記載の静電容量検出装置。
- 前記リセット素子のソース電極が前記電源線に接続されている事を特徴とする請求項9乃至13記載の静電容量検出装置。
- 前記リセット素子のゲート電極が前記列線の隣接段に位置する列線に接続されて居る事を特徴とする請求項9乃至14記載の静電容量検出装置。
- 前記信号増幅用薄膜半導体装置のソース電極が、前記静電容量検出素子が選択状態とされた時に、前記電源線と電気的に導通される事を特徴とする請求項9乃至15記載の静電容量検出装置。
- 前記静電容量検出装置は出力線を含み、前記信号増幅用薄膜半導体装置のドレイン電極は、前記静電容量検出素子が選択状態とされた時に該出力線と電気的に導通される事を特徴とする請求項9乃至16記載の静電容量検出装置。
- 前記信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置である事を特徴とする請求項9乃至17記載の静電容量検出装置。
- 前記基準コンデンサの電極面積をSR(μm2)、前記基準コンデンサ誘電体膜の厚みをtR(μm)、前記基準コンデンサ誘電体膜の比誘電率をεR、前記信号増幅用薄膜半導体装置のゲート電極面積をST(μm2)、前記ゲート絶縁膜の厚みをtox(μm)、前記ゲート絶縁膜の比誘電率をεoxとして、前記基準コンデンサ容量CRと前記信号増幅用薄膜半導体装置のトランジスタ容量CTとを
CR=ε0・εR・SR/tR
CT=ε0・εox・ST/tox
にて定義し(ε0は真空の誘電率)、
前記容量検出電極の面積をSD(μm2)、前記容量検出誘電体膜の厚みをtD(μm)、前記容量検出誘電体膜の比誘電率をεDとして前記信号検出素子の素子容量CDを
CD=ε0・εD・SD/tD
と定義した時に(ε0は真空の誘電率)、
該素子容量CDは、該基準コンデンサ容量CRと該トランジスタ容量CTとの和であるCR+CTよりも十分に大きい事を特徴とする請求項9至乃18記載の静電容量検出装置。 - 前記容量検出誘電体膜は前記静電容量検出装置の最表面に位置する事を特徴とする請求項19記載の静電容量検出装置。
- 前記対象物が前記容量検出誘電体膜に接しずに対象物距離tAを以て離れて居り、対象物容量CAを真空の誘電率ε0と空気の比誘電率εAと前記容量検出電極の面積SDとを用いて、
CA=ε0・εA・SD/tA
と定義した時に、
前記基準コンデンサ容量CRは該対象物容量CAよりも十分に大きい事を特徴とする請求項9乃至20記載の静電容量検出装置。 - 前記容量検出誘電体膜は前記静電容量検出装置の最表面に位置し、前記基準コンデンサの電極面積をSR(μm2)、前記基準コンデンサ誘電体膜の厚みをtR(μm)、基準コンデンサ誘電体膜の比誘電率をεR、前記信号増幅用薄膜半導体装置のゲート電極面積をST(μm2)、前記ゲート絶縁膜の厚みをtox(μm)、ゲート絶縁膜の比誘電率をεoxとして前記基準コンデンサ容量CRと前記信号増幅用薄膜半導体装置のトランジスタ容量CTとを
CR=ε0・εR・SR/tR
CT=ε0・εox・ST/tox
にて定義し(ε0は真空の誘電率)、
前記容量検出電極の面積をSD(μm2)、前記容量検出誘電体膜の厚みをtD(μm)、前記容量検出誘電体膜の比誘電率をεDとして前記信号検出素子の素子容量CDを
CD=ε0・εD・SD/tD
と定義した時に(ε0は真空の誘電率)、
該素子容量CDは、該基準コンデンサ容量CRと該トランジスタ容量CTとの和であるCR+CTよりも十分に大きく、
前記対象物が前記容量検出誘電体膜に接しずに対象物距離tAを以て離れて居り、対象物容量CAを真空の誘電率ε0と空気の比誘電率εAと前記容量検出電極の面積SDとを用いて、
CA=ε0・εA・SD/tA
と定義した時に、
該基準コンデンサ容量CRは該対象物容量CAよりも十分に大きい事を特徴とする請求項9至乃18記載の静電容量検出装置。
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