JP2005091278A - 静電容量検出装置 - Google Patents

Abstract

【課題】 優良な静電容量検出装置を実現する。
【解決手段】 Ｍ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の列線、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子と信号転送素子を含み、信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置から成る。
【選択図】 図５

Description

本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に関する。

従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサの静電容量Ｃ_Fは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量Ｃ_Sを成すコンデンサを準備し、此等二つのコンデンサを直列接続して、所定の電圧を印可する。斯うする事で二つのコンデンサの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。

しかしながら此等従来の静電容量検出装置は、当該装置が単結晶硅素基板上に形成されて居る為に、指紋センサとして用いると指を強く押しつけた際に当該装置が割れて仕舞うとの課題を有して居た。

更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されて居るとの課題を有する。

加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠ける為に、当該装置をプラスティック基板上に作成し得ないとの課題を有している。

そこで本発明は上述の諸事情を鑑み、その目的とする所は安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、又単結晶硅素基板以外にも作成し得る優良な静電容量検出装置とその駆動方法とを提供する事に有る。具体的には薄膜半導体装置を用いて、高速且つ高精度検知を可能とする優良な静電容量検出装置を提供する事にある。

本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線（i行目の電源線PLi、iは1からＭ迄の整数）と、ｘ本の出力線（j列目の出力線OLj、jは1からｘ迄の整数）、Ｎ本の列線（j列目の列線CLj、jは1からN迄の整数）、及び各電源線（PLi）と各列線（CLj）との交点に設けられた静電容量検出素子（i行j列に位置する静電容量検出素子ECSEij）とを具備し、静電容量検出素子（ECSEij）は信号検出素子（SSEij）と信号増幅素子（SAEij）と信号転送素子（STEij）を含み、信号検出素子（SSEij）は容量検出電極と容量検出誘電体膜と基準コンデンサ（BCij）とを含み、基準コンデンサ（BCij）は基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成り、信号増幅素子（SAEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）であり、信号転送素子（STEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）から成る事を特徴とする。この際、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のソース領域は電源線に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のゲート電極は列線（CLj）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のソース領域は出力線に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極は容量検出電極と基準コンデンサ第二電極とに接続され、基準コンデンサ（BCij）の第二電極は容量検出電極と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極に接続され、基準コンデンサ（BCij）の第一電極は電源線に接続される事を特徴とする。この時、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域と、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域とがＰＮ接合ダイオード（DEij）を形成していることを特徴とする。更に、基準コンデンサ（BCij）の誘電体膜と信号増幅用ＭＩＳ型薄膜半導体装置（NSD-SAij）のゲート絶縁膜は同一素材にて同一層上に形成されており、基準コンデンサ下部電極と半導体膜ドレイン領域は同一素材にて同一層上に形成され、基準コンデンサ上部電極とゲート電極は同一素材にて同一層上に形成されて居る事を特徴とする。

本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線（i行目の電源線PLi、iは1からＭ迄の整数）と、ｘ本の出力線（j列目の出力線OLj、jは1からｘ迄の整数）、Ｎ本の列線（j列目の列線CLj、jは1からN迄の整数）、及び各電源線（PLi）と各列線（CLj）との交点に設けられた静電容量検出素子（i行j列に位置する静電容量検出素子ECSEij）、ｘ本の各出力線（OLj）とＮ本の各列線（CLj）に接続する出力信号選択回路とを具備し、此の静電容量検出素子（ECSEij）は信号検出素子（SSEij）と信号増幅素子（SAEij）と信号転送素子（STEij）とを含み、出力信号選択回路は共通出力線と出力信号用パスゲート（j列目に位置する出力信号用パスゲートPG-OLj、jは1からN迄の整数）とを含み、信号検出素子（SSEij）は容量検出電極と容量検出誘電体膜と基準コンデンサ（BCij）とを含み、信号増幅素子（SAEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）から成り、信号転送素子（STEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜型半導体装置（PSD-STij）から成り、出力信号用パスゲート（PG-OLj）はゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）を含む事を特徴とする。この際、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のソース領域は電源線（PLi）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のゲート電極は列線（CLj）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のソース領域はj列目の出力信号用パスゲート（PG-OLj）が接続する出力線に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極は容量検出電極と基準コンデンサ第二電極とに接続され、基準コンデンサ（BCij）の第二電極は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極に接続され、基準コンデンサ（BCij）の第一電極は電源線（PLi）に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）のソース領域はj列目に位置する静電容量検出素子（ECSEij）が接続する出力線（OLj）に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）のドレイン領域は共通出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）のゲート電極は列線（CLj）に接続される事をも特徴とする。ここで、出力信号用パスゲート（PG-OLj）は信号転送素子（STEij）と同一動作を為す事を特徴とする。この時、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域と、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域とがＰＮ接合ダイオード（DEij）を形成していることをも特徴とする。

本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線（i行目の電源線PLi、iは1からＭ迄の整数）と、ｘ本の出力線（j列目の出力線OLj、jは1からｘ迄の整数）、Ｎ本の列線（j列目の列線CLj、jは1からN迄の整数）、及び各電源線（PLi）と各列線（CLj）との交点に設けられた静電容量検出素子（i行j列に位置する静電容量検出素子ECSEij）とを具備し、此の静電容量検出素子（ECSEij）は信号検出素子（SSEij）と信号増幅素子（SAEij）と信号転送素子（STEij）を含み、信号検出素子（SSEij）は容量検出電極と容量検出誘電体膜と基準コンデンサ（BCij）とを含み、信号増幅素子（SAEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）から成り、信号転送素子（STEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）から成り、電源線（PLi）が選択時は高電位に保たれ、電源線（PLi）が非選択時は低電位に保たれ、列線（CLj）が選択時は低電位に保たれ、列線（CLj）が非選択時は高電位に保たれる事を特徴とする。

本願により薄膜半導体装置にて高感度の静電容量検出素子が実現した。従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。その結果、静電容量型指紋センサ等を薄膜半導体装置を用いて作成出来るとの効果を有する。例えば薄膜半導体装置に依る指紋センサをプラスティック基板上に形成すれば、スマートカードに指紋センサを載せる事が実現し、カードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。また、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用しておらず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明ではこのような浪費を排除し、地球環境の保全に役立つとの効果を有する。

本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜から成るＭＩＳ型薄膜半導体装置にて作成する。薄膜半導体装置は通常硝子基板上に作成される為に、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費する事なく安価に当該装置を作成し得る。又、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やS. Utsunomiya et. al. Society for Information Display p. 916 (2000)）と呼ばれる転写技術を適応する事で、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るので有る。

さて、図１に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以てしては不可能である。二つの直列接続されたコンデンサ間に誘起される電荷Ｑは非常に小さい為に、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを精確に読み取れない。

そこで本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線（i行目の電源線PLi、iは1からＭ迄の整数）と、ｘ本の出力線（j列目の出力線OLj、jは1からｘ迄の整数）、Ｎ本の列線（j列目の列線CLj、jは1からN迄の整数）、及び各電源線（PLi）と各列線（CLj）との交点に設けられた静電容量検出素子（i行j列に位置する静電容量検出素子ECSEij）とを具備せしめ、此の静電容量検出素子（ECSEij）は信号検出素子（SSEij）と信号増幅素子（SAEij）と信号転送素子（STEij）とを含むとの構成とする。信号検出素子（SSEij）は容量検出電極と容量検出誘電体膜と基準コンデンサ（BCij）を含む。容量検出電極には測定すべき静電容量に応じて電圧Vが発生する。本発明ではこの電圧Vを各静電容量検出素子（ECSEij）に設けられた信号増幅素子（SAEij）にて増幅し、電流又は対応する電圧に変換する。具体的には信号増幅素子（SAEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）から成り、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極が容量検出電極に接続される。図２に本願発明の動作原理図を示す。基準静電容量Ｃ_sを持つコンデンサと、対象物の表面形状に応じて変化する静電容量Ｃ_Fを有するコンデンサとの間に適当な電圧V₀を印可すると、この電圧V₀は容量に応じて分割される。こうして発生した電圧Vを信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電位として利用する。此の状態にて薄膜半導体装置のドレイン領域に所定の電圧を印可すると、誘起された電圧Vに応じて薄膜半導体装置のソース・ドレイン間に流れる電流Ｉは著しく増幅される。容量検出電極に誘起された電荷Ｑ自体は何処にも流れずに保存されるので、ドレイン電圧を高くしたり或いは測定時間を長くする等で電流Ｉの測定も容易になり、従って薄膜半導体装置を用いても対象物の表面形状を十分正確に計測出来る様になる。

前述の如く本願発明では信号増幅素子（SAEij）として信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）を用いて居り、同時に各静電容量検出素子(ECSEij)は信号転送素子（STEij）と基準コンデンサ（BCij）とを含んでいる。斯うした状況では、図２に描かれた静電容量Ｃ_sを信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のトランジスタ容量と基準コンデンサ（BCij）容量との合成容量にて置き換えられねばならない。更に図２に描かれて居る二つの電源を共通の電源Ｖｄｄとして纏める事も静電容量検出装置内に於ける余計な配線を省略し得るとの観点で効果的と言えるが、その際には信号増幅素子（SAEij）と直列接続された信号転送素子（STEij）の抵抗を加味する必要がある。斯様な状態に関する等価回路図を図３に示す。トランジスタ容量Ｃ_Tを有するコンデンサと基準コンデンサ容量Ｃ_Rを有するコンデンサとが並列に接続され、基準コンデンサには直接電源電圧Ｖｄｄが印可され、信号増幅素子（SAEij）には信号転送素子（STEij）の抵抗値(R_STE)を介して電源電圧Ｖｄｄが印可される。対象物の表面形状によって変化する静電容量Ｃ_Fを有するコンデンサが、トランジスタ容量Ｃ_Tを有するコンデンサと基準コンデンサ容量Ｃ_Rを有するコンデンサとの合成容量と直列に接続されて居る。厳密にはトランジスタ容量Ｃ_Tは信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン電極とゲート電極との間に形成される静電容量である。図３の構成を最も簡便に実現させるには信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のソース領域を出力線に接続し、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域を信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域に接続し、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のソース領域を電源線（PLi）に接続した上で、電源線（PLi）に電圧Ｖｄｄを印可し、出力線より対象物の表面形状に応じて変化する電流Ｉを取り出せば良い。電源電圧Ｖｄｄは信号転送素子（STEij）の抵抗値に関わりなく常に基準コンデンサに直接印可されるので、基準コンデンサ（BCij）と対象物との容量（例えば指紋容量）とは常に電源電圧Ｖｄｄを分割出来、それ故に測定対象物の静電容量に応じたゲート電圧を信号増幅素子（SAEij）に提供可能と化す。こうする事で静電容量に応じた信号を短時間に取り出せ、更に静電容量検出素子（ECSEij）間に生ずる情報の干渉を防ぐ事が可能となる。

本発明を具現化する静電容量検出素子の構造を図４を用いて説明する。静電容量検出素子（i行j列に位置する静電容量検出素子ECSEij）の信号増幅素子（SAEij）を成す信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）と信号転送素子（STEij）を成す信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）はソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。半導体膜には多結晶半導体膜や単結晶半導体膜が用いられる。これらの材質は珪素を主体とし、純珪素（Si）や珪素とホウ素（B）、燐（P）、ゲルマニウム（Ge）等の混合半導体材料も利用される。信号転送素子（STEij）と信号増幅素子（SAEij）とは直列接続され、更に信号転送素子（STEij）のＰ型ドレイン領域（図４のＤ(Ｐ型)）と信号増幅素子（SAEij）のＮ型ドレイン領域（図４のＤ(Ｎ型)）とが直接接合し、ＰＮ接合ダイオード（DEij）を形成している。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）と信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のゲート絶縁膜（図４のＧＩ）は共通で、ゲート電極（図４のＧ）は共に同一材料から形成されている。此等のトランジスタを第一層間絶縁膜が被って居る。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のソース領域には第一配線が接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のソース電極には第二配線が接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極には第三配線が接続される。第一配線と第二配線との間には第二層間絶縁膜が設けられ、第一配線と第二配線とを電気的に分離している。静電容量検出素子（ECSEij）の信号検出素子（SSEij）を成す容量検出電極は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極に第三配線にて接続される。第二配線と容量検出電極との間には第三層間絶縁膜が設けられ、第二配線と容量検出電極とを電気的に分離している。本発明では微少信号を検出することを目的としているために第一配線や第二配線と静電容量検出電極間はできるだけ不要な寄生容量が形成されぬ構造を取っている。具体的には容量検出電極とその最近の下層に位置する配線（図４では第二配線）とを分離する絶縁膜（図４では第三層間絶縁膜）が有する単位面積当たりの静電容量（C_ID=ε₀ε_ID/d_ID、ε₀は真空の誘電率、ε_IDは分離絶縁膜の比誘電率、d_IDは分離絶縁膜の厚さ）と、容量検出誘電体膜が有する単位面積当たりの静電容量（C_CD=ε₀ε_CD/d_CD、ε_CDは容量検出誘電体膜の比誘電率、d_CDは容量検出誘電体膜の厚さ）との比（C_ID/C_CD=ε_ID・d_CD/ε_CD・d_ID）が０．２５程度以下となる様にする。こうする事で容量検出電極を３０μｍ×３０μｍ程度まで小さくしても配線容量（図４では第二配線と容量検出電極との寄生容量）を無視し得る程小さく出来、精密な静電容量の検出が可能となる。この関係を満たせば容量検出電極面積が９００μｍ²程度以上有れば高感度の静電容量検出が可能となる。容量検出電極上は容量検出誘電体膜が被い、容量検出誘電体膜は静電容量検出装置の最表面に位置する。容量検出誘電体膜は静電容量検出装置の保護膜の役割も同時に演ずる。

次に本発明に依る静電容量検出装置の全体構成を図５を用いて説明する。対象物の表面形状を読み取る静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の電源線（i行目の電源線PLi、iは1からＭ迄の整数）と、ｘ本（Ｎは１以上の整数）の出力線（j列目の出力線OLj、jは1からｘ迄の整数）、Ｎ本（Ｎは１以上の整数）の列線（j列目の列線CLj、jは1からN迄の整数）、及び各電源線（PLi）と各列線（CLj）との交点に設けられた静電容量検出素子（i行j列に位置する静電容量検出素子ECSEij）とを最小限の構成要素としている。図５では出力線の本数ｘは列線の本数Ｎと同じになっているが、複数列で一本の出力線を共用しても良い。例えば二列で一本の出力線を共用し、ｘ＝Ｎ／２等としても良い。各出力線は出力信号用パスゲート（PG-OLj）を介して共通出力線に繋がる。j列目に位置する出力信号用パスゲート（PG-OLj）のオン（信号通過）オフ（信号遮断）制御はj列目の列線（CLj）にて制御される。出力線の数が列線（CLj）の数と異なる場合は複数の列が一本の出力線を共用するが、出力信号用パスゲート（PG-OLj）は個別に設けられ、それぞれが並列して出力線と共通出力線との間に設けられる。例えば二列に一本の出力線を設けると、2j-1列目と2j列目とがj番目の出力線を共用する。j番目の出力線には2j-1番目の出力信号用パスゲート（PG-OL2j-1）と2j番目の出力信号用パスゲート（PG-OL2j）とが並列に出力線と共通出力線との間に設けられる。2j-1番目の出力信号用パスゲート（PG-OL2j-1）のオンオフ制御は2j-1列目の列線（CL2j-1）にて制御され、2j番目の出力信号用パスゲート（PG-OL2j）のオンオフ制御は2j列目の列線（CL2j）にて制御される。出力線の数は列数よりも少なくし得るが、出力信号用パスゲート（PG-OLj）は列線（CLj）と同数とする。出力線を例えば二列に一本と云う様に共用すると、静電容量検出装置内の出力線数を減らす事が出来、それ故に容量検出電極面積を増加し得るので、静電容量の検出感度が向上するとの効果が認められる。

此等に加えて本発明に依る静電容量検出装置はＭ本の電源線（PLi）に接続する電源選択回路や、ｘ本の出力線（OLj）とＮ本の列線（CLj）に接続する出力信号選択回路のどちらか一方、或いは両者をも具備して居ても良い。静電容量検出素子（ECSEij）は信号検出素子（SSEij）と信号増幅素子（SAEij）と信号転送素子（STEij）を含み、対象物との距離に応じて変化する静電容量を検出する。静電容量検出素子（ECSEij）がＭ行Ｎ列の行列状に配置されているので、対象物の表面形状を読み取るには行と列とを其々順次走査してＭ×Ｎ個の静電容量検出素子（ECSEij）を適当な順番に選択して行かねばならない。各静電容量検出素子（ECSEij）に如何なる順序にて電源を供給して行くかを定めるのが電源選択回路である。電源選択回路は少なくとも共通電源線と電源用パスゲートとを含んで居り、Ｍ本の電源線（PLi）の何れに電源供給するかを選択する。此れとは対照的に各静電容量検出素子（ECSEij）から如何なる順序にて検出された信号を読み出すかを定めるのが出力信号選択回路である。出力信号選択回路は少なくとも共通出力線と出力信号用パスゲート（PG-OLj）とを含んで居り、Ｎ本の列線（CLj）の何れかに選択信号を供給するかを選択し、その列から出力信号を取り出す。

本発明では静電容量検出素子内の信号検出素子（SSEij）は容量検出電極と容量検出誘電体膜と基準コンデンサ（BCij）から成り、信号転送素子（STEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）から構成され、信号増幅素子（SAEij）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）から構成される。又、出力信号用パスゲート（PG-OLj）もゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）を含む。本願発明では信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のソース領域は電源線（PLi）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のゲート電極は列線（CLj）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のソース領域はj列目の出力信号用パスゲート（PG-OLj）が接続する出力線に接続される。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のゲート電極は容量検出電極と基準コンデンサ（BCij）の一方の電極（第二電極とする）に接続され、基準コンデンサ（BCij）の他方の電極（第一電極）は電源線に接続される。（図５ではＭＩＳ型薄膜半導体装置のソース領域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示して居る。また、ＰＭＯＳでは電位の高い側をソース、低い側をドレインと定義し、ＮＭＯＳでは電位の高い側をドレイン、低い側をソースと定義する。）

信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域とはＰＮ接合ダイオード（DEij）を形成し、整流素子の役割をする。此により信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）から信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）へのみ導通し、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）への導通は起こらない。本願発明では複数の電源線の内で選択された電源線（例えばi行目の電源線PLi）にのみ高電位が印可され、その他の非選択な電源線は低電位に維持される。従ってi行目の静電容量検出素子(ECSEij)が、対象物の形状に応じて信号検出素子（SSEij）により検出された電圧Vに対応する電流（検出電流と名付ける）を出力線から共通出力線へと伝播させる際に、此の検出電流が静電容量検出素子（ECSEij）の他行（例えばi-1行）に配置される静電容量検出素子（ECSEi-1j、図５）の信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAi-1j）のソース領域から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STi-1j）を通り非選択で低電位に維持されている電源線（例えばPLi-1）へと流れ込んでいくことをＰＮ接合部で防止出来る。斯うして検出された電圧Vに対応する検出電流を正確に共通出力線へと伝えることができ、対象物の凹凸に応じた表面形状を正確に読み取ることが可能となる。２行上、３行上と全ての静電容量検出素子(ECSEij)においてもＰＮ接合は同様の役割を果たしている。斯うして電源線（PLi）と出力線とは、容量検出電極にて検出された電荷Ｑに感応するチャンネル形成領域を介在してお互いに接続される。

信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のソース領域と基準コンデンサ（BCij）第一電極は電源線（PLi）に接続しているので、選択された電源線（PLi）に接続する信号転送素子（STEij）は一斉に接続されている信号増幅素子（SAEij）へ電源を供給し、選択された電源線（PLi）に接続する基準コンデンサ（BCij）は電源電圧が付与され、信号増幅素子（SAEij）は対象物の表面形状に応じた電流を各出力線に供給することになる。本願発明では出力信号用パスゲート（PG-OLj）は出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）を含み、此のソース領域はj列目に位置する静電容量検出素子（ECSEij）が接続する出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）のドレイン領域は共通出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）のゲート電極は列線（CLj）に接続される。電源線（PLi）の選択時には高電位が付与され、電源線（PLi）が非選択とされている期間は低電位に保たれる。列線（CLj）は選択時に低電位とされ、列線（CLj）が非選択とされている期間は高電位に保たれる。列線（CLj）は一例として出力信号用シフトレジスタの各出力段となし得るし、或いは出力信号用シフトレジスタに代わる出力信号用デコーダーの各出力段ともなし得る。出力信号用シフトレジスタは転送されて来た選択信号を順次Ｎ個の出力段に供給して行く。又、出力信号用デコーダーはデコーダーへの入力信号に応じてＮ個の出力段から特定の出力段を選定する。斯うしてＮ本の列線（CLj）には順次選択信号が入力される。出力信号用パスゲート（PG-OLj）のゲート電極は列線（CLj）に繋がれているので結果としてＮ個の出力信号用パスゲート（PG-OLj）を介して各出力線が選択された列線（CLj）に応じて共通出力線と順次電気的な導通が取られて行く。本願発明では各静電容量検出素子（ECSEij）が信号転送素子（STEij）を含み、電源線（PLi）と列線（CLj）との適時選択に依り特定の静電容量検出素子（ECSEij）のみが選択されるので、原理的には総ての出力線を直接共通出力線に纏めて接続し、共通出力線の先に計測器を設ける事で対象物の凹凸に応じて変化する静電容量を検出する事が可能である。しかしながら斯様な構成では総ての出力線が繋がっている為に、選択された静電容量検出素子（ECSEij）から出力される電流は総ての出力線に付随する全寄生静電容量を充電せねばならず、検出速度を遅くして仕舞う。其処で本願では列選択と同時に出力信号用パスゲート（PG-OLj）をも選択する。斯うすると特定の列線（CLj）を選択した際に、その列線（CLj）に繋がる出力線だけが共通出力線と導通するので、出力線に付随する寄生容量が著しく小さくなり、短時間に静電容量情報を取得出来る様になる。出力線がｙ本で有れば、上述の本願構成に依り出力線に付随する寄生容量を凡そｙ分の１に減少出来る。行列状の静電容量検出装置では通常列線（CLj）の数が数百本（２００本から１０００本）程度有り、此に伴い出力線の数も数百本程度となる（ｙは１００本から１０００本）。従って本願構成に依り、出力線に付随しており充電せねばならない寄生容量は１００分の１から１０００分の１へと低減される。換言すれば、測定時間を固定すると検出感度は１００倍から１０００倍向上することになり、検出感度を固定した際には測定時間が１００分の１から１０００分の１へと短縮される。此の様に本願構成により静電容量の高速高感度検出が実現する。

信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のソース領域は出力線に接続しているので、電源選択回路にて選択された電源線（PLi）に接続するＮ個の信号増幅素子（SAEij）の内で唯一出力信号選択回路にて選択された列線（CLj）に接続する信号増幅素子（SAEij）だけが、対象物の表面形状に応じた電流を共通出力線に供給する事に成る。以降同様にして、Ｍ本の電源線（PLi）の内の一本が選択された状態にてｘ本の出力線（OLj）を順次走査して行く事で、Ｍ行Ｎ列の行列状静電容量検出素子からの信号が順番に共通出力線に供給されて行くのである。具体的には選択された列線（CLj）が低電圧（接地電圧）とされている際に出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（PSD-PGj）がスイッチオン状態になり、かつ選択された列線（CLj）に接続している信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）スイッチオン状態になり電気伝導度が増す。選択された電源線（PLi）に接地電圧に対して高電圧が印加されている時にのみ信号転送用Ｐ型ＭＩＳ薄膜半導体装置（PSD-STij）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（NSD-SAij）のドレイン領域とのＰＮ接合部に導通が起こる。このようにして選択された列線（CLj）と選択された電源線（PLi）に接続している信号増幅素子（SAEij）のみが順次、対象物の表面形状に応じた電流を出力線へと供給し、さらに 共通出力線に供給することで対象物の表面形状の全体像を得る事ができる。対象物が指紋のような個人認証を目的とする場合は、外部に設置されたコントロールICによって指紋の特徴点とその周辺の静電容量検出素子（ECSEij）のみを選択し、読み出すことで認証に必要な検出時間を短縮することも可能となる。
斯様な静電容量検出素子は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れて仕舞ったり、或いは十分な大きさを有さぬが為に実用性に乏しい。これに対して本願発明に依るプラスティック基板上の静電容量検出素子は、プラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカード(bankcard)やクレジットカード(credit card)、身分証明書(Identity card)等で使用され、此等のセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。

（実施例１）
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、此の静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は３００行３００列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０．１０ｍｍ角の正方形である。

基板は厚み４００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置も信号転送用Ｐ型ＭＩＳ薄膜半導体装置も出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置も、出力信号用シフトレジスタを構成するＭＩＳ型薄膜半導体装置も、ソース・ドレイン領域の不純物密度やトランジスタディメンジョンを除いて、総て同じ断面構造を有する薄膜トランジスタにて作られている。薄膜トランジスタは図４に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５９ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により約３．９と求められた。第一層間絶縁膜と第二層間絶縁膜は原料物質としてテトラエチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ₂ＣＨ₃）₄）と酸素とを用いてＣＶＤ法にて形成した酸化硅素膜である。第一層間絶縁膜はゲート電極（本実施例では４００ｎｍ）よりも２０％程度以上厚く、第二層間絶縁膜よりも薄いのが望ましい。斯うするとゲート電極を確実に覆って、ゲート電極と第一配線乃至は第二配線との短絡を防止し、同時に第二層間絶縁膜を厚くし得るからである。本実施例では第一層間絶縁膜を５００ｎｍとした。第三層間絶縁膜は第二配線と容量検出電極とを分離し短絡を防止して居る。第一配線と容量検出電極とは第二層間絶縁膜と第三層間絶縁膜とによって分離されている。従って第一配線と容量検出電極との間に生ずる寄生容量を最小とし、好感度の静電容量検出装置を実現するには第二層間絶縁膜の誘電率と第三層間絶縁膜の誘電率とは出来る限り小さく、その厚みは出来る限り厚い方が好ましい。而るにＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程度を越えると酸化膜に亀裂が生ずる場合があり、歩留まりの低下をもたらす。従って第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下とする。斯うする事で静電容量検出装置の生産性が向上する。先にも述べた様に第二層間絶縁膜と第三層間絶縁膜とは厚い方が好ましいので、第一層間絶縁膜よりも厚くする。第一層間絶縁膜はゲート電極よりも２０％程度以上厚く、第二層間絶縁膜と第三層間絶縁膜とは第一層間絶縁膜よりも厚く、第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下が理想的と言える。本実施例では第二層間絶縁膜の厚みを１μｍとした。第一配線と第二配線は何れも５００ｎｍ厚のアルミニウムより成り、配線幅は５μｍである。第一配線に依り共通出力線と出力線が形成され、第二配線にて電源線と出力選択用出力線、及び容量検出電極が形成された。電源線と容量検出電極との間隔は５μｍで、出力線と容量検出電極との間隔もやはり５μｍである。本実施例では静電容量検出装置を成す行列のピッチを６６．７μｍとし、解像度を３８１ｄｐｉ（dots per inch）としている。従って容量検出電極は５５．０μｍ×５５．０μｍの大きさとなる。容量検出誘電体膜は厚み３５０ｎｍの窒化硅素膜を用いた。

ＰＭＯＳ薄膜半導体装置から成る信号転送素子と ＮＭＯＳ薄膜半導体装置から成る信号増幅素子は互いに直列に接続され、電源線と列線との間に配置された。これらの素子配置関係は図５と同一である。選択された電源線には正電源（Ｖｄｄ＝+３．３Ｖ）が付与され、非選択の電源線は負電源に維持される。選択された列線には負電源（接地電位）が付与され、非選択の列線は正電源（Ｖｄｄ＝+３．３Ｖ）に維持される。出力線は出力信号用パスゲートを介して共通出力線に接続し、共通出力線の先には電流計からなる計測器が設けられた。従って本願の静電容量検出装置を指紋センサとして使用し、指紋の谷がセンサ表面にきたときに選択された電源線と列線との間の静電容量検出素子から出力線へと検出された電圧Vに対する電流が伝播し、さらに出力線から共通出力線、電流計へと到達する。信号増幅素子のドレイン電極に出来る限り正電源電位に近い電位を付与して検出感度を上げるには信号転送素子のオン状態に於ける電気伝導度が信号増幅素子のオン状態に於ける電気伝導度よりも十分に大きい事が望まれれる。具体的に信号増幅素子のオン状態に於ける電気伝導度が信号増幅素子の其れよりも１０倍程度以上大きい事が望まれる。斯うすると電源電位の９１％程度以上の電位が信号増幅素子のドレイン電位となり、対象物の凹部が接近した時にトランジスタを容易にオン状態に出来る。信号転送素子と信号増幅素子とは同一断面構造を為すのが製造上容易なので、オン状態の電気伝導度を変えるにはゲート幅Ｗとゲート長Ｌとの比を変えるのが一番容易である。即ち信号転送素子のW/L値を信号増幅素子のW/L値の１０倍程度以上とするのが好ましい。更に信号増幅素子の面積を小さくすると容量検出電極面積を広く取れ、検出感度を高められる。そこで本願では、信号転送素子のゲート幅を５μｍとしゲート長を０．６μｍ、信号増幅素子のゲート幅を５μｍとしゲート長を６μｍとした。

出力線は各列に設けた。即ち列線と同じく３００本の出力線を設けた。出力信号用パスゲートはＰ型薄膜半導体装置を用い、出力線と共通出力線との間に設けられた。Ｐ型薄膜半導体装置のゲート電極は列線に繋がり、選択時には負電源（接地電位）が付与される。出力信号パスゲート用Ｐ型薄膜半導体のゲート幅は３０μｍで、ゲート長は３μｍであった。

図６には本実施例にて用いたＭＩＳ型薄膜半導体装置の代表的な伝達特性を示す。出力信号用シフトレジスタはＣＭＯＳ構成とした。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は５．６×１０^-13Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．４×１０^-5Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。

本発明は指紋などの微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出することにより読み取る静電容量検出装置に利用される。具体的には指紋センサ等の静電容量採像装置として利用される。

従来技術に於ける動作原理を説明した図。 本願発明に於ける動作原理を説明した図。 本願発明に於ける動作原理を説明した図。 本願発明の素子構造を説明した図。 本願発明全体構成を説明した図。 本実施例にて用いた薄膜半導体装置の伝達特性図。

Claims (6)

1. 対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
   該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線とＮ本の列線、複数の出力線及び該電源線と該列線との交点に設けられた静電容量検出素子とを具備し、
   該静電容量検出素子は信号検出素子と信号増幅素子と信号転送素子を含み、
   該信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、
   該基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成り、
   該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置であり、
   該信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置から成る事を特徴とする静電容量検出装置。
2. 前記信号転送用Ｐ型ＭＩＳ薄膜半導体装置のソース領域は前記電源線に接続され、
   前記信号転送用Ｐ型ＭＩＳ薄膜半導体装置のドレイン領域は前記信号増幅用Ｎ型ＭＩＳ薄膜半導体装置のドレイン領域に接続され、
   前記信号転送用Ｐ型ＭＩＳ薄膜半導体装置のゲート電極は前記列線に接続される事を特徴とする請求項１記載の静電容量検出装置。
3. 前記信号増幅用Ｎ型ＭＩＳ薄膜半導体装置のソース領域は前記出力線に接続され、
   前記信号増幅用Ｎ型ＭＩＳ薄膜半導体装置のドレイン領域は前記信号転送用Ｐ型ＭＩＳ薄膜半導体装置のドレイン領域に接続され、
   前記信号増幅用Ｎ型ＭＩＳ薄膜半導体装置のゲート電極は前記容量検出電極と基準コンデンサ第二電極とに接続される事を特徴とする請求項１乃至２記載の静電容量検出装置。
4. 前記基準コンデンサの第二電極は前記容量検出電極と前記信号増幅用Ｎ型ＭＩＳ薄膜半導体装置のゲート電極に接続され、
   前記基準コンデンサの第一電極は前記電源線に接続される事を特徴とする請求項１乃至３記載の静電容量検出装置。
5. 前記信号転送用Ｐ型ＭＩＳ薄膜半導体装置のドレイン領域と、前記信号増幅用Ｎ型ＭＩＳ薄膜半導体装置のドレイン領域とがＰＮ接合ダイオードを形成していることを特徴とする請求項１乃至４記載の静電容量検出装置。
6. 前記静電容量検出装置はＮ個の出力信号用パスゲートを含み、
   該出力信号用パスゲートは信号転送素子と同一動作を為す事を特徴とする請求項１乃至５記載の静電容量検出装置。
   

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