JP2005077105A - 静電容量検出装置及びその駆動方法 - Google Patents
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Abstract
【課題】優良な静電容量検出装置を実現する。
【解決手段】Ｍ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型半導体装置から成る。
【選択図】 図５
【解決手段】Ｍ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型半導体装置から成る。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に関する。
【０００２】
【従来の技術】
従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサーの静電容量ＣＦは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣＳを成すコンデンサーを準備し、此等二つのコンデンサーを直列接続して、所定の電圧を印可する。斯うする事で二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら此等従来の静電容量検出装置は当該装置が単結晶硅素基板上に形成されて居る為に、指紋センサとして用いると指を強く押しつけた際に当該装置が割れて仕舞うとの課題を有して居た。
【０００４】
更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されて居るとの課題を有する。更に従来の静電容量検出装置では微少な電荷Ｑを読む為に検出感度が悪いとの課題も有して居る。電荷Ｑは誘電体膜の容量にて定まるので、当該装置の保護膜としても機能している誘電体膜を厚くすると、電荷Ｑは益々小さくなる。換言すれば従来の静電容量検出装置では検出感度をあげると、保護膜（誘電体膜）が薄くなって当該装置の耐久性が悪化するとの課題も有して居る。
【０００５】
加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠ける為に、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
そこで本発明は上述の諸事情を鑑み、その目的とする所は安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、又単結晶硅素基板以外にも作成し得る優良な静電容量検出装置とその駆動方法とを提供する事に有る。具体的には検出感度の高い、薄膜半導体装置から成る静電容量検出装置とその駆動方法を提供する事にある。
【０００７】
又本発明の別な目的は保護膜を厚くして当該装置の耐久性を改善しても、検出感度が高い優れた静電容量検出装置とその駆動方法とを提供する事にも有る。
【０００８】
【課題を解決するための手段】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、及び各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成る事を特徴とする。更に信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲート電極は列線（ＣＬｊ）に接続される事をも特徴とする。又、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極は容量検出電極に接続される事をも特徴とする。この時に信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とがＰＮ接合ダイオードを形成している事をも特徴とする。
【０００９】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）、Ｎ本の各出力線（ＯＬｊ）とＮ本の各列線（ＣＬｊ）に接続する出力信号選択回路とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は容量検出電極と容量検出誘電体膜と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）とを含み、出力信号選択回路は共通出力線と出力信号用パスゲート（ｊ列目に位置する出力信号用パスゲート（ＰＧ−ＯＬｊ、ｊは１からＮ迄の整数）とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜型半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、出力信号用パスゲートはゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）から成る事を特徴とする。この際、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲート電極は列線（ＣＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極は容量検出電極に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のソース領域は出力線（ＯＬｊ）に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｉｊ）のドレイン領域は共通出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｉｊ）のゲート電極は列線（ＣＬｊ）に接続される事をも特徴とする。この時、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とがＰＮ接合ダイオードを形成していることをも特徴とする。
【００１０】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、電源線（ＰＬｉ）が選択時は高電位に保たれ、電源線（ＰＬｉ）が非選択時は低電位に保たれる事を特徴とする。
【００１１】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、列線（ＣＬｊ）が選択時は低電位に保たれ、列線（ＣＬｊ）が非選択時は高電位に保たれる事を特徴とする。
【００１２】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、電源線（ＰＬｉ）が選択時は高電位に保たれ、電源線（ＰＬｉ）が非選択時は低電位に保たれ、列線（ＣＬｊ）が選択時は低電位に保たれ、列線（ＣＬｊ）が非選択時は高電位に保たれる事を特徴とする。
【００１３】
【発明の実施の形態】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜から成るＭＩＳ型薄膜半導体装置にて作成する。薄膜半導体装置は通常硝子基板上に作成される為に、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費する事なく安価に当該装置を作成し得る。又、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やＳ． Ｕｔｓｕｎｏｍｉｙａ ｅｔ． ａｌ． Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ ｐ． ９１６ （２０００））と呼ばれる転写技術を適応する事で、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るので有る。
【００１４】
さて、図１に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以てしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さい為に、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを精確に読み取れない。そこで本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、及びＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＯＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備せしめ、此の静電容量検出素子は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）とを含むとの構成とする。信号検出素子は容量検出電極と容量検出誘電体膜とを含み、容量検出電極には測定すべき静電容量に応じて電圧Ｖが発生する。本発明ではこの電圧Ｖを各静電容量検出素子に設けられた信号増幅素子にて増幅し、電流に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極が容量検出電極に接続される。図２に本願発明の動作原理図を示す。基準静電容量ＣＳを持つコンデンサーと、対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサーとの間に適当な電圧Ｖ０を印可すると、この電圧Ｖ０は容量に応じて分割される。こうして発生した電圧Ｖを信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電位として利用する。此の状態にて薄膜半導体装置のドレイン領域に所定の電圧を印可すると、誘起された電圧Ｖに応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉは著しく増幅される。容量検出電極に誘起された電荷Ｑ自体は何処にも流れずに保存されるので、ドレイン電圧を高くしたり或いは測定時間を長くする等で電流Ｉの測定も容易になり、従って薄膜半導体装置を用いても対象物の表面形状を十分正確に計測出来る様になる。
【００１５】
前述の如く本願発明では信号増幅素子として信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）を用いて居る。この場合、静電容量Ｃｓを持つコンデンサーを信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）其の物で兼用し得る。即ち静電容量Ｃｓに代わる新たな静電容量を信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のトランジスタ容量ＣＴとするので有る。斯うする事で静電容量検出素子から静電容量Ｃｓを持つコンデンサーを省略出来、構造が簡素化されると同時に製造工程も容易と化す。加えて図２に描かれて居る二つの電源を共通の電源Ｖｄｄとして纏める事も静電容量検出装置内に於ける余計な配線を省略し得るとの観点で効果的と言える。斯様な状態に於ける動作原理に関する等価回路図を図３に示す。対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサーとトランジスタ容量ＣＴを有するコンデンサーとが直列に接続されて居る。厳密にはトランジスタ容量ＣＴは信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン電極とゲート電極との間に形成される静電容量である。図３の構成を最も簡便に実現させるには信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域を出力線（ＯＬｊ）に接続し、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域を電源線（ＰＬｉ）に接続した上で、電源線（ＰＬｉ）に電圧Ｖｄｄを印可し、出力線（ＯＬｊ）より対象物の表面形状に応じて変化する電流Ｉを取り出せば良い。但しこうした簡便な素子構造では信号出力に長時間要したり、静電容量検出素子間で情報が干渉するとの課題が生ずるので、本発明では静電容量検出素子に信号転送素子（ＳＴＥｉｊ）として信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）を具備せしめ、電源線（ＰＬｉ）から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）を介し信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）へ電圧Ｖｄｄを印可させる。こうする事で静電容量に応じた信号を短時間に取り出せ、更に静電容量検出素子（ＥＣＳＥｉｊ）間に生ずる情報の干渉を防ぐ事が可能となる。
【００１６】
本発明を具現化する静電容量検出素子の構造を図４を用いて説明する。静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）の信号増幅素子（ＳＡＥｉｊ）を成す信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）と信号転送素子（ＳＴＥｉｊ）を成す信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）はソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。半導体膜には多結晶半導体膜や単結晶半導体膜が用いられる。これらの材質は珪素を主体とし、純珪素（Ｓｉ）や珪素素とホウ素（Ｂ）、燐（Ｐ）、ゲルマニウム（Ｇｅ）等の混合半導体材料も利用される。図４の構成例では此の信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）と信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）を第一層間絶縁膜が被って居る。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域には第一配線が接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース電極には第二配線が接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極には第三配線が接続される。第一配線と第二配線との間には第二層間絶縁膜が設けられ、第一配線と第二配線とを電気的に分離している。静電容量検出素子の信号検出素子を成す容量検出電極は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極に第三配線にて接続される。第二配線と容量検出電極との間には第三層間絶縁膜が設けられ、第二配線と容量検出電極とを電気的に分離している。本発明では微少信号を検出することを目的としているために第一配線や第二配線と静電容量検出電極間はできるだけ不要な寄生容量が形成されぬ構造を取っている。具体的には容量検出電極とその最近の下層に位置する配線（図４では第二配線）とを分離する絶縁膜（図４では第三層間絶縁膜）が有する単位面積当たりの静電容量（ＣＩＤ＝ε０εＩＤ／ｄＩＤ、ε０は真空の誘電率、εＩＤは分離絶縁膜の比誘電率、ｄＩＤは分離絶縁膜の厚さ）と、容量検出誘電体膜が有する単位面積当たりの静電容量（ＣＣＤ＝ε０εＣＤ／ｄＣＤ、εＣＤは容量検出誘電体膜の比誘電率、ｄＣＤは容量検出誘電体膜の厚さ）との比（ＣＩＤ／ＣＣＤ＝εＩＤ・ｄＣＤ／εＣＤ・ｄ￥ＤＷ￥ＩＤ）が０．２５程度以下となる様にする。こうする事で容量検出電極を３０μｍ×３０μｍ程度まで小さくしても配線容量（図４では第二配線と容量検出電極との寄生容量）を無視し得る程小さく出来、精密な静電容量の検出が可能となる。この関係を満たせば容量検出電極面積が９００μｍ２程度以上有れば高感度の静電容量検出が可能となる。容量検出電極上は容量検出誘電体膜が被い、容量検出誘電体膜は静電容量検出装置の最表面に位置する。容量検出誘電体膜は静電容量検出装置の保護膜の役割も同時に演ずる。
【００１７】
次に本発明に依る静電容量検出装置の全体構成を図５を用いて説明する。対象物の表面形状を読み取る静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と、Ｎ本（Ｎは１以上の整数）の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）、Ｎ本（Ｎは１以上の整数）の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、及び各電源線（ＰＬｉ）と各出力線（ＯＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを最小限の構成要素としている。此等に加えて本発明に依る静電容量検出装置はＭ本の電源線（ＰＬｉ）に接続する電源選択回路や、Ｎ本の出力線（ＯＬｊ）とＮ本の列線（ＣＬｊ）に接続する出力信号選択回路のどちらか一方、或いは両者をも具備して居ても良い。静電容量検出素子は容量検出電極と容量検出誘電体膜からなる信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、対象物との距離に応じて変化する静電容量を検出する。静電容量検出素子がＭ行Ｎ列の行列状に配置されているので、対象物の表面形状を読み取るには行と列とを其々順次走査してＭ×Ｎ個の静電容量検出素子を適当な順番に選択して行かねばならない。各静電容量検出素子に如何なる順序にて電源を供給して行くかを定めるのが電源選択回路である。電源選択回路は少なくとも共通電源線と電源用パスゲートとを含んで居り、Ｍ本の電源線（ＰＬｉ）の何れに電源供給するかを選択する。此れとは対照的に各静電容量検出素子から如何なる順序にて検出された信号を読み出すかを定めるのが出力信号選択回路である。出力信号選択回路は少なくとも共通出力線と出力信号用パスゲートとを含んで居り、Ｎ本の出力線（ＯＬｊ）の何れから出力信号を取り出すかとＮ本の列線（ＣＬｊ）の何れかに選択信号を供給するかを選択する。
【００１８】
本発明では静電容量検出素子内の信号検出素子（ＳＳＥｉｊ）は容量検出電極と容量検出誘電体膜から成り、信号転送素子（ＳＴＥｉｊ）はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から構成され、信号増幅素子（ＳＡＥｉｊ）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から構成される。又、出力信号用パスゲートもゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）から成る。本願発明では信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲート電極は列線（ＣＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極は容量検出電極に接続される。（図４ではＭＩＳ型薄膜半導体装置のソース領域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示して居る。また、ＰＭＯＳでは電位の高い側をソース、低い側をドレインと定義し、ＮＭＯＳでは電位の高い側をドレイン、低い側をソースと定義する。）ここで信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とはＰＮ接合を形成し、整流素子の役割をすることで信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）へのみ導通があり、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）への導通は起こらない。具体的には、対象物の形状に応じて信号検出素子（ＳＳＥｉｊ）により検出された電圧Ｖに対応する電流が出力線から共通出力線へと伝播する際に、電流が静電容量検出素子（ＥＣＳＥｉｊ）の他行上に配置される静電容量検出素子（例えば一行上に位置するＥＣＳＥｉ−１ｊ、図５）の信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉ−１ｊ）のソース領域から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉ−１ｊ）を通り電源線へと流れ込んでいくことをＰＮ接合部で防止することで、検出された電圧Ｖに対応する電流を正確に共通出力線へと伝えることができる。２行上、３行上と全ての静電容量検出素子（ＥＣＳＥｉｊ）においてもＰＮ接合は同様の役割を果たしている。斯うして電源線（ＰＬｉ）と出力線（ＯＬｊ）とは、容量検出電極にて検出された電荷Ｑに感応するチャンネル形成領域を介在してお互いに接続される。
【００１９】
信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続しているので、選択された電源線（例えばｉ行目）に接続する信号転送素子の内で列線が選択された（例えばｊ行列目の）信号転送素子（ＰＳＤ−ＳＴｉｊ）に接続されている信号増幅素子へ電源を供給し、信号増幅素子は対象物の表面形状に応じた電流を各出力線（ＯＬｊ）に供給することになる。本願発明では出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のソース領域は出力線（ＯＬｊ）に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のドレイン領域は共通出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のゲート電極は列線（ＣＬｊ）に接続される。電源線（ＰＬｉ）が選択時は高電位に保たれ、電源線（ＰＬｉ）が非選択時は低電位に保たれ、列線（ＣＬｊ）が選択時は低電位に保たれ、列線（ＣＬｊ）が非選択時は高電位に保たれる。列線（ＣＬｊ）は一例として出力信号用シフトレジスタの各出力段となし得るし（図５の場合）、或いは出力信号用シフトレジスタに代わる出力信号用デコーダーの各出力段ともなし得る。出力信号用シフトレジスタはＮ個の出力段に転送されて来た選択信号を順次供給して行く。又、出力信号用デコーダーはデコーダーへの入力信号に応じてＭ個の出力段から特定の出力段を選定する。斯うしてＮ個の出力信号用パスゲートには適時選択信号が入力され、結果としてＮ本の出力線（ＯＬｊ）が共通出力線と順次電気的な導通が取られて行く。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続しているので、電源選択回路にて選択された電源線（ＰＬｉ）に接続するＮ個の信号増幅素子の内で唯一出力信号選択回路にて選択された出力線（ＯＬｊ）に接続する信号増幅素子だけが、対象物の表面形状に応じた電流を共通出力線に供給する事に成る。以降同様にして、Ｍ本の電源線（ＰＬｉ）の内の一本が選択された状態にてＮ本の出力線（ＯＬｊ）を順次走査して行く事で、Ｍ行Ｎ列の行列状静電容量検出素子からの信号が順番に共通出力線に供給されて行くのである。具体的には選択された列線（ＣＬｊ）に接地電圧等の低電圧が保持されている時に出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のゲートが開き、かつ選択された列線に接続している信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲートもそれぞれ開く。さらに選択された電源線（ＰＬｉ）に接地電圧に対して高電圧が保持されている時にのみ信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とのＰＮ接合部に導通が起こる。このようにして選択された列線（ＣＬｊ）と選択された電源線（ＰＬｉ）に接続している信号増幅素子のみが対象物の表面形状に応じた電流を出力線（ＯＬｊ）へと供給し、さらに 共通出力線に供給することで対象物の表面形状の全体像を得る事ができる。さらに対象物が指紋のような個人認証を目的とする場合は、外部に設置されたコントロールＩＣによって特徴点とその周辺の静電容量検出装置のみを選択し、読み出すことで認証に必要な検出時間を短縮することも可能となる。
【００２０】
斯様な静電容量検出素子は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れて仕舞ったり、或いは十分な大きさを有さぬが為に実用性に乏しい。これに対して本願発明に依る静電容量検出装置は薄膜半導体装置で作られるため、プラスティク基板上に転写でき、プラスティック基板上の静電容量検出素子はプラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカード（ｂａｎｋｃａｒｄ）やクレジットカード（ｃｒｅｄｉｔ ｃａｒｄ）、身分証明書（Ｉｄｅｎｔｉｔｙ ｃａｒｄ）等で使用され、此等のセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。
【００２１】
（実施例１）
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、此の静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は４００行４００列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０．３２ｍｍ角の正方形である。
【００２２】
基板は厚み４００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅用ＭＩＳ型半導体装置も出力信号パスゲート用ＭＩＳ型半導体装置も、出力信号用シフトレジスタを構成するＭＩＳ型半導体装置も、総て同じ断面構造を有する薄膜トランジスタにて作られている。薄膜トランジスタは図４に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５９ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により略３．９と求められた。第一層間絶縁膜と第二層間絶縁膜は原料物質としてテトラエチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ２ＣＨ３）４）と酸素とを用いてＣＶＤ法にて形成した酸化硅素膜である。第一層間絶縁膜はゲート電極（本実施例では４００ｎｍ）よりも２０％程度以上厚く、第二層間絶縁膜よりも薄いのが望ましい。斯うするとゲート電極を確実に覆って、ゲート電極と第一配線乃至は第二配線との短絡を防止し、同時に第二層間絶縁膜を厚くし得るからである。本実施例では第一層間絶縁膜を５００ｎｍとした。第三層間絶縁膜は第二配線と容量検出電極とを分離し短絡を防止して居る。第一配線と容量検出電極とは第二層間絶縁膜と第三層間絶縁膜とによって分離されている。従って第一配線と容量検出電極との間に生ずる寄生容量を最小とし、好感度の静電容量検出装置を実現するには第二層間絶縁膜の誘電率と第三層間絶縁膜の誘電率とは出来る限り小さく、その厚みは出来る限り厚い方が好ましい。而るにＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程度を越えると酸化膜に亀裂が生ずる場合があり、歩留まりの低下をもたらす。従って第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下とする。斯うする事で静電容量検出装置の生産性が向上する。先にも述べた様に第二層間絶縁膜と第三層間絶縁膜とは厚い方が好ましいので、第一層間絶縁膜よりも厚くする。第一層間絶縁膜はゲート電極よりも２０％程度以上厚く、第二層間絶縁膜と第三層間絶縁膜とは第一層間絶縁膜よりも厚く、第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下が理想的と言える。本実施例では第二層間絶縁膜の厚みを１μｍとした。第一配線と第二配線は何れも５００ｎｍ厚のアルミニウムより成り、配線幅は５μｍである。第一配線に依り共通出力線と出力線が形成され、第二配線にて電源線と出力選択用出力線、及び容量検出電極が形成された。電源線と容量検出電極との間隔は５μｍで、出力線と容量検出電極との間隔も矢張り５μｍである。本実施例では静電容量検出装置を成す行列のピッチを６６．７μｍとし、解像度を３８１ｄｐｉ（ｄｏｔｓ ｐｅｒ ｉｎｃｈ）としている。従って容量検出電極は５５．０μｍ×５５．０μｍの大きさとなる。容量検出誘電体膜は厚み４００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５であったから、素子容量ＣＤは凡そ５７４ｆＦ（フェムトファラッド）となる。本実施例の静電容量検出装置を指紋センサと想定すると、指紋の凹凸は５０μｍ程度なので、静電容量検出装置表面に指紋の谷が来た時の対象物容量ＣＡは０．５４ｆＦと計算される。一方、信号増幅用ＭＩＳ半導体装置のゲート電極長Ｌを７μｍとし、ゲート電極幅Ｗを１０μｍとしたから、トランジスタ容量ＣＴは凡そ５３．７ｆＦとなる。斯くして電源電圧Ｖｄｄを３．３Ｖとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用ＭＩＳ半導体装置のゲート電極に印可される電圧ＶＧＴは０．１６Ｖとなり、指紋の谷が来た時に此のゲート電極に印可される電圧ＶＧＶは３．２２Ｖとなる。
【００２３】
図６には本実施例にて用いたＭＩＳ型半導体装置の伝達特性を示す。出力信号用シフトレジスタはＣＭＯＳ構成とされ、信号増幅用ＭＩＳ型半導体装置はＮＭＯＳトランジスタで形成され、信号転送用ＭＩＳ型半導体装置と出力信号パスゲート用ＭＩＳ型半導体装置はＰＭＯＳトランジスタにて形成された。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は５．６×１０−１３Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．４×１０−５Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
【００２４】
【発明の効果】
以上詳述してきた様に、従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。その結果、例えばスマートカードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。又、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用して居らず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明では斯様な浪費を排除し、地球環境の保全に役立つとの効果を有する。
【図面の簡単な説明】
【図１】従来技術に於ける動作原理を説明した図。
【図２】本願発明に於ける動作原理を説明した図。
【図３】本願発明に於ける動作原理を説明した図。
【図４】本願発明の素子構造を説明した図。
【図５】本願発明全体構成を説明した図。
【図６】本実施例にて用いた薄膜半導体装置の伝達特性図。
【発明の属する技術分野】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に関する。
【０００２】
【従来の技術】
従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサーの静電容量ＣＦは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣＳを成すコンデンサーを準備し、此等二つのコンデンサーを直列接続して、所定の電圧を印可する。斯うする事で二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら此等従来の静電容量検出装置は当該装置が単結晶硅素基板上に形成されて居る為に、指紋センサとして用いると指を強く押しつけた際に当該装置が割れて仕舞うとの課題を有して居た。
【０００４】
更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されて居るとの課題を有する。更に従来の静電容量検出装置では微少な電荷Ｑを読む為に検出感度が悪いとの課題も有して居る。電荷Ｑは誘電体膜の容量にて定まるので、当該装置の保護膜としても機能している誘電体膜を厚くすると、電荷Ｑは益々小さくなる。換言すれば従来の静電容量検出装置では検出感度をあげると、保護膜（誘電体膜）が薄くなって当該装置の耐久性が悪化するとの課題も有して居る。
【０００５】
加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠ける為に、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
そこで本発明は上述の諸事情を鑑み、その目的とする所は安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、又単結晶硅素基板以外にも作成し得る優良な静電容量検出装置とその駆動方法とを提供する事に有る。具体的には検出感度の高い、薄膜半導体装置から成る静電容量検出装置とその駆動方法を提供する事にある。
【０００７】
又本発明の別な目的は保護膜を厚くして当該装置の耐久性を改善しても、検出感度が高い優れた静電容量検出装置とその駆動方法とを提供する事にも有る。
【０００８】
【課題を解決するための手段】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、及び各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成る事を特徴とする。更に信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲート電極は列線（ＣＬｊ）に接続される事をも特徴とする。又、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極は容量検出電極に接続される事をも特徴とする。この時に信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とがＰＮ接合ダイオードを形成している事をも特徴とする。
【０００９】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）、Ｎ本の各出力線（ＯＬｊ）とＮ本の各列線（ＣＬｊ）に接続する出力信号選択回路とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は容量検出電極と容量検出誘電体膜と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）とを含み、出力信号選択回路は共通出力線と出力信号用パスゲート（ｊ列目に位置する出力信号用パスゲート（ＰＧ−ＯＬｊ、ｊは１からＮ迄の整数）とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜型半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、出力信号用パスゲートはゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）から成る事を特徴とする。この際、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲート電極は列線（ＣＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極は容量検出電極に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のソース領域は出力線（ＯＬｊ）に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｉｊ）のドレイン領域は共通出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｉｊ）のゲート電極は列線（ＣＬｊ）に接続される事をも特徴とする。この時、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とがＰＮ接合ダイオードを形成していることをも特徴とする。
【００１０】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、電源線（ＰＬｉ）が選択時は高電位に保たれ、電源線（ＰＬｉ）が非選択時は低電位に保たれる事を特徴とする。
【００１１】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、列線（ＣＬｊ）が選択時は低電位に保たれ、列線（ＣＬｊ）が非選択時は高電位に保たれる事を特徴とする。
【００１２】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置の駆動方法に於いて、静電容量検出装置はＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）及びＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＣＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から成り、電源線（ＰＬｉ）が選択時は高電位に保たれ、電源線（ＰＬｉ）が非選択時は低電位に保たれ、列線（ＣＬｊ）が選択時は低電位に保たれ、列線（ＣＬｊ）が非選択時は高電位に保たれる事を特徴とする。
【００１３】
【発明の実施の形態】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜から成るＭＩＳ型薄膜半導体装置にて作成する。薄膜半導体装置は通常硝子基板上に作成される為に、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費する事なく安価に当該装置を作成し得る。又、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やＳ． Ｕｔｓｕｎｏｍｉｙａ ｅｔ． ａｌ． Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ ｐ． ９１６ （２０００））と呼ばれる転写技術を適応する事で、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るので有る。
【００１４】
さて、図１に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以てしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さい為に、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを精確に読み取れない。そこで本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）とＮ本の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、及びＮ本の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）、各電源線（ＰＬｉ）と各列線（ＯＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備せしめ、此の静電容量検出素子は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）とを含むとの構成とする。信号検出素子は容量検出電極と容量検出誘電体膜とを含み、容量検出電極には測定すべき静電容量に応じて電圧Ｖが発生する。本発明ではこの電圧Ｖを各静電容量検出素子に設けられた信号増幅素子にて増幅し、電流に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から成り、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極が容量検出電極に接続される。図２に本願発明の動作原理図を示す。基準静電容量ＣＳを持つコンデンサーと、対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサーとの間に適当な電圧Ｖ０を印可すると、この電圧Ｖ０は容量に応じて分割される。こうして発生した電圧Ｖを信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電位として利用する。此の状態にて薄膜半導体装置のドレイン領域に所定の電圧を印可すると、誘起された電圧Ｖに応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉは著しく増幅される。容量検出電極に誘起された電荷Ｑ自体は何処にも流れずに保存されるので、ドレイン電圧を高くしたり或いは測定時間を長くする等で電流Ｉの測定も容易になり、従って薄膜半導体装置を用いても対象物の表面形状を十分正確に計測出来る様になる。
【００１５】
前述の如く本願発明では信号増幅素子として信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）を用いて居る。この場合、静電容量Ｃｓを持つコンデンサーを信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）其の物で兼用し得る。即ち静電容量Ｃｓに代わる新たな静電容量を信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のトランジスタ容量ＣＴとするので有る。斯うする事で静電容量検出素子から静電容量Ｃｓを持つコンデンサーを省略出来、構造が簡素化されると同時に製造工程も容易と化す。加えて図２に描かれて居る二つの電源を共通の電源Ｖｄｄとして纏める事も静電容量検出装置内に於ける余計な配線を省略し得るとの観点で効果的と言える。斯様な状態に於ける動作原理に関する等価回路図を図３に示す。対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサーとトランジスタ容量ＣＴを有するコンデンサーとが直列に接続されて居る。厳密にはトランジスタ容量ＣＴは信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン電極とゲート電極との間に形成される静電容量である。図３の構成を最も簡便に実現させるには信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域を出力線（ＯＬｊ）に接続し、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域を電源線（ＰＬｉ）に接続した上で、電源線（ＰＬｉ）に電圧Ｖｄｄを印可し、出力線（ＯＬｊ）より対象物の表面形状に応じて変化する電流Ｉを取り出せば良い。但しこうした簡便な素子構造では信号出力に長時間要したり、静電容量検出素子間で情報が干渉するとの課題が生ずるので、本発明では静電容量検出素子に信号転送素子（ＳＴＥｉｊ）として信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）を具備せしめ、電源線（ＰＬｉ）から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）を介し信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）へ電圧Ｖｄｄを印可させる。こうする事で静電容量に応じた信号を短時間に取り出せ、更に静電容量検出素子（ＥＣＳＥｉｊ）間に生ずる情報の干渉を防ぐ事が可能となる。
【００１６】
本発明を具現化する静電容量検出素子の構造を図４を用いて説明する。静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）の信号増幅素子（ＳＡＥｉｊ）を成す信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）と信号転送素子（ＳＴＥｉｊ）を成す信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）はソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。半導体膜には多結晶半導体膜や単結晶半導体膜が用いられる。これらの材質は珪素を主体とし、純珪素（Ｓｉ）や珪素素とホウ素（Ｂ）、燐（Ｐ）、ゲルマニウム（Ｇｅ）等の混合半導体材料も利用される。図４の構成例では此の信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）と信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）を第一層間絶縁膜が被って居る。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域には第一配線が接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース電極には第二配線が接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極には第三配線が接続される。第一配線と第二配線との間には第二層間絶縁膜が設けられ、第一配線と第二配線とを電気的に分離している。静電容量検出素子の信号検出素子を成す容量検出電極は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極に第三配線にて接続される。第二配線と容量検出電極との間には第三層間絶縁膜が設けられ、第二配線と容量検出電極とを電気的に分離している。本発明では微少信号を検出することを目的としているために第一配線や第二配線と静電容量検出電極間はできるだけ不要な寄生容量が形成されぬ構造を取っている。具体的には容量検出電極とその最近の下層に位置する配線（図４では第二配線）とを分離する絶縁膜（図４では第三層間絶縁膜）が有する単位面積当たりの静電容量（ＣＩＤ＝ε０εＩＤ／ｄＩＤ、ε０は真空の誘電率、εＩＤは分離絶縁膜の比誘電率、ｄＩＤは分離絶縁膜の厚さ）と、容量検出誘電体膜が有する単位面積当たりの静電容量（ＣＣＤ＝ε０εＣＤ／ｄＣＤ、εＣＤは容量検出誘電体膜の比誘電率、ｄＣＤは容量検出誘電体膜の厚さ）との比（ＣＩＤ／ＣＣＤ＝εＩＤ・ｄＣＤ／εＣＤ・ｄ￥ＤＷ￥ＩＤ）が０．２５程度以下となる様にする。こうする事で容量検出電極を３０μｍ×３０μｍ程度まで小さくしても配線容量（図４では第二配線と容量検出電極との寄生容量）を無視し得る程小さく出来、精密な静電容量の検出が可能となる。この関係を満たせば容量検出電極面積が９００μｍ２程度以上有れば高感度の静電容量検出が可能となる。容量検出電極上は容量検出誘電体膜が被い、容量検出誘電体膜は静電容量検出装置の最表面に位置する。容量検出誘電体膜は静電容量検出装置の保護膜の役割も同時に演ずる。
【００１７】
次に本発明に依る静電容量検出装置の全体構成を図５を用いて説明する。対象物の表面形状を読み取る静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と、Ｎ本（Ｎは１以上の整数）の出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）、Ｎ本（Ｎは１以上の整数）の列線（ｊ列目の列線ＣＬｊ、ｊは１からＮ迄の整数）、及び各電源線（ＰＬｉ）と各出力線（ＯＬｊ）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを最小限の構成要素としている。此等に加えて本発明に依る静電容量検出装置はＭ本の電源線（ＰＬｉ）に接続する電源選択回路や、Ｎ本の出力線（ＯＬｊ）とＮ本の列線（ＣＬｊ）に接続する出力信号選択回路のどちらか一方、或いは両者をも具備して居ても良い。静電容量検出素子は容量検出電極と容量検出誘電体膜からなる信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）を含み、対象物との距離に応じて変化する静電容量を検出する。静電容量検出素子がＭ行Ｎ列の行列状に配置されているので、対象物の表面形状を読み取るには行と列とを其々順次走査してＭ×Ｎ個の静電容量検出素子を適当な順番に選択して行かねばならない。各静電容量検出素子に如何なる順序にて電源を供給して行くかを定めるのが電源選択回路である。電源選択回路は少なくとも共通電源線と電源用パスゲートとを含んで居り、Ｍ本の電源線（ＰＬｉ）の何れに電源供給するかを選択する。此れとは対照的に各静電容量検出素子から如何なる順序にて検出された信号を読み出すかを定めるのが出力信号選択回路である。出力信号選択回路は少なくとも共通出力線と出力信号用パスゲートとを含んで居り、Ｎ本の出力線（ＯＬｊ）の何れから出力信号を取り出すかとＮ本の列線（ＣＬｊ）の何れかに選択信号を供給するかを選択する。
【００１８】
本発明では静電容量検出素子内の信号検出素子（ＳＳＥｉｊ）は容量検出電極と容量検出誘電体膜から成り、信号転送素子（ＳＴＥｉｊ）はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から構成され、信号増幅素子（ＳＡＥｉｊ）はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から構成される。又、出力信号用パスゲートもゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）から成る。本願発明では信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域は信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域に接続され、信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲート電極は列線（ＣＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域は信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域に接続され、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のゲート電極は容量検出電極に接続される。（図４ではＭＩＳ型薄膜半導体装置のソース領域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示して居る。また、ＰＭＯＳでは電位の高い側をソース、低い側をドレインと定義し、ＮＭＯＳでは電位の高い側をドレイン、低い側をソースと定義する。）ここで信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とはＰＮ接合を形成し、整流素子の役割をすることで信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）から信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）へのみ導通があり、信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）への導通は起こらない。具体的には、対象物の形状に応じて信号検出素子（ＳＳＥｉｊ）により検出された電圧Ｖに対応する電流が出力線から共通出力線へと伝播する際に、電流が静電容量検出素子（ＥＣＳＥｉｊ）の他行上に配置される静電容量検出素子（例えば一行上に位置するＥＣＳＥｉ−１ｊ、図５）の信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉ−１ｊ）のソース領域から信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉ−１ｊ）を通り電源線へと流れ込んでいくことをＰＮ接合部で防止することで、検出された電圧Ｖに対応する電流を正確に共通出力線へと伝えることができる。２行上、３行上と全ての静電容量検出素子（ＥＣＳＥｉｊ）においてもＰＮ接合は同様の役割を果たしている。斯うして電源線（ＰＬｉ）と出力線（ＯＬｊ）とは、容量検出電極にて検出された電荷Ｑに感応するチャンネル形成領域を介在してお互いに接続される。
【００１９】
信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のソース領域は電源線（ＰＬｉ）に接続しているので、選択された電源線（例えばｉ行目）に接続する信号転送素子の内で列線が選択された（例えばｊ行列目の）信号転送素子（ＰＳＤ−ＳＴｉｊ）に接続されている信号増幅素子へ電源を供給し、信号増幅素子は対象物の表面形状に応じた電流を各出力線（ＯＬｊ）に供給することになる。本願発明では出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のソース領域は出力線（ＯＬｊ）に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のドレイン領域は共通出力線に接続され、出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のゲート電極は列線（ＣＬｊ）に接続される。電源線（ＰＬｉ）が選択時は高電位に保たれ、電源線（ＰＬｉ）が非選択時は低電位に保たれ、列線（ＣＬｊ）が選択時は低電位に保たれ、列線（ＣＬｊ）が非選択時は高電位に保たれる。列線（ＣＬｊ）は一例として出力信号用シフトレジスタの各出力段となし得るし（図５の場合）、或いは出力信号用シフトレジスタに代わる出力信号用デコーダーの各出力段ともなし得る。出力信号用シフトレジスタはＮ個の出力段に転送されて来た選択信号を順次供給して行く。又、出力信号用デコーダーはデコーダーへの入力信号に応じてＭ個の出力段から特定の出力段を選定する。斯うしてＮ個の出力信号用パスゲートには適時選択信号が入力され、結果としてＮ本の出力線（ＯＬｊ）が共通出力線と順次電気的な導通が取られて行く。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のソース領域は出力線（ＯＬｊ）に接続しているので、電源選択回路にて選択された電源線（ＰＬｉ）に接続するＮ個の信号増幅素子の内で唯一出力信号選択回路にて選択された出力線（ＯＬｊ）に接続する信号増幅素子だけが、対象物の表面形状に応じた電流を共通出力線に供給する事に成る。以降同様にして、Ｍ本の電源線（ＰＬｉ）の内の一本が選択された状態にてＮ本の出力線（ＯＬｊ）を順次走査して行く事で、Ｍ行Ｎ列の行列状静電容量検出素子からの信号が順番に共通出力線に供給されて行くのである。具体的には選択された列線（ＣＬｊ）に接地電圧等の低電圧が保持されている時に出力信号パスゲート用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＰＧｊ）のゲートが開き、かつ選択された列線に接続している信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のゲートもそれぞれ開く。さらに選択された電源線（ＰＬｉ）に接地電圧に対して高電圧が保持されている時にのみ信号転送用Ｐ型ＭＩＳ薄膜半導体装置（ＰＳＤ−ＳＴｉｊ）のドレイン領域と信号増幅用Ｎ型ＭＩＳ薄膜半導体装置（ＮＳＤ−ＳＡｉｊ）のドレイン領域とのＰＮ接合部に導通が起こる。このようにして選択された列線（ＣＬｊ）と選択された電源線（ＰＬｉ）に接続している信号増幅素子のみが対象物の表面形状に応じた電流を出力線（ＯＬｊ）へと供給し、さらに 共通出力線に供給することで対象物の表面形状の全体像を得る事ができる。さらに対象物が指紋のような個人認証を目的とする場合は、外部に設置されたコントロールＩＣによって特徴点とその周辺の静電容量検出装置のみを選択し、読み出すことで認証に必要な検出時間を短縮することも可能となる。
【００２０】
斯様な静電容量検出素子は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れて仕舞ったり、或いは十分な大きさを有さぬが為に実用性に乏しい。これに対して本願発明に依る静電容量検出装置は薄膜半導体装置で作られるため、プラスティク基板上に転写でき、プラスティック基板上の静電容量検出素子はプラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカード（ｂａｎｋｃａｒｄ）やクレジットカード（ｃｒｅｄｉｔ ｃａｒｄ）、身分証明書（Ｉｄｅｎｔｉｔｙ ｃａｒｄ）等で使用され、此等のセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。
【００２１】
（実施例１）
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、此の静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は４００行４００列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０．３２ｍｍ角の正方形である。
【００２２】
基板は厚み４００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅用ＭＩＳ型半導体装置も出力信号パスゲート用ＭＩＳ型半導体装置も、出力信号用シフトレジスタを構成するＭＩＳ型半導体装置も、総て同じ断面構造を有する薄膜トランジスタにて作られている。薄膜トランジスタは図４に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５９ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により略３．９と求められた。第一層間絶縁膜と第二層間絶縁膜は原料物質としてテトラエチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ２ＣＨ３）４）と酸素とを用いてＣＶＤ法にて形成した酸化硅素膜である。第一層間絶縁膜はゲート電極（本実施例では４００ｎｍ）よりも２０％程度以上厚く、第二層間絶縁膜よりも薄いのが望ましい。斯うするとゲート電極を確実に覆って、ゲート電極と第一配線乃至は第二配線との短絡を防止し、同時に第二層間絶縁膜を厚くし得るからである。本実施例では第一層間絶縁膜を５００ｎｍとした。第三層間絶縁膜は第二配線と容量検出電極とを分離し短絡を防止して居る。第一配線と容量検出電極とは第二層間絶縁膜と第三層間絶縁膜とによって分離されている。従って第一配線と容量検出電極との間に生ずる寄生容量を最小とし、好感度の静電容量検出装置を実現するには第二層間絶縁膜の誘電率と第三層間絶縁膜の誘電率とは出来る限り小さく、その厚みは出来る限り厚い方が好ましい。而るにＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程度を越えると酸化膜に亀裂が生ずる場合があり、歩留まりの低下をもたらす。従って第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下とする。斯うする事で静電容量検出装置の生産性が向上する。先にも述べた様に第二層間絶縁膜と第三層間絶縁膜とは厚い方が好ましいので、第一層間絶縁膜よりも厚くする。第一層間絶縁膜はゲート電極よりも２０％程度以上厚く、第二層間絶縁膜と第三層間絶縁膜とは第一層間絶縁膜よりも厚く、第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下が理想的と言える。本実施例では第二層間絶縁膜の厚みを１μｍとした。第一配線と第二配線は何れも５００ｎｍ厚のアルミニウムより成り、配線幅は５μｍである。第一配線に依り共通出力線と出力線が形成され、第二配線にて電源線と出力選択用出力線、及び容量検出電極が形成された。電源線と容量検出電極との間隔は５μｍで、出力線と容量検出電極との間隔も矢張り５μｍである。本実施例では静電容量検出装置を成す行列のピッチを６６．７μｍとし、解像度を３８１ｄｐｉ（ｄｏｔｓ ｐｅｒ ｉｎｃｈ）としている。従って容量検出電極は５５．０μｍ×５５．０μｍの大きさとなる。容量検出誘電体膜は厚み４００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５であったから、素子容量ＣＤは凡そ５７４ｆＦ（フェムトファラッド）となる。本実施例の静電容量検出装置を指紋センサと想定すると、指紋の凹凸は５０μｍ程度なので、静電容量検出装置表面に指紋の谷が来た時の対象物容量ＣＡは０．５４ｆＦと計算される。一方、信号増幅用ＭＩＳ半導体装置のゲート電極長Ｌを７μｍとし、ゲート電極幅Ｗを１０μｍとしたから、トランジスタ容量ＣＴは凡そ５３．７ｆＦとなる。斯くして電源電圧Ｖｄｄを３．３Ｖとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用ＭＩＳ半導体装置のゲート電極に印可される電圧ＶＧＴは０．１６Ｖとなり、指紋の谷が来た時に此のゲート電極に印可される電圧ＶＧＶは３．２２Ｖとなる。
【００２３】
図６には本実施例にて用いたＭＩＳ型半導体装置の伝達特性を示す。出力信号用シフトレジスタはＣＭＯＳ構成とされ、信号増幅用ＭＩＳ型半導体装置はＮＭＯＳトランジスタで形成され、信号転送用ＭＩＳ型半導体装置と出力信号パスゲート用ＭＩＳ型半導体装置はＰＭＯＳトランジスタにて形成された。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は５．６×１０−１３Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．４×１０−５Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
【００２４】
【発明の効果】
以上詳述してきた様に、従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。その結果、例えばスマートカードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。又、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用して居らず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明では斯様な浪費を排除し、地球環境の保全に役立つとの効果を有する。
【図面の簡単な説明】
【図１】従来技術に於ける動作原理を説明した図。
【図２】本願発明に於ける動作原理を説明した図。
【図３】本願発明に於ける動作原理を説明した図。
【図４】本願発明の素子構造を説明した図。
【図５】本願発明全体構成を説明した図。
【図６】本実施例にて用いた薄膜半導体装置の伝達特性図。
Claims (2)
- 対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物
の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置は出力線及びＭ行Ｎ列の行列状に配置されたＭ本の電源線とＮ本の列線、該電源線と該列線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子と信号転送素子を含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置であり、
該信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置から成る事を特徴とする静電容量検出装置。 - 対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物
の表面形状を読み取る静電容量検出装置の駆動方法に於いて、
該静電容量検出装置は出力線及びＭ行Ｎ列の行列状に配置されたＭ本の電源線とＮ本の列線、該電源線と該列線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子と信号転送素子を含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用Ｎ型ＭＩＳ薄膜半導体装置であり、
該信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用Ｐ型ＭＩＳ薄膜半導体装置であり、
該電源線が選択時は高電位に保たれ、
該電源線が非選択時は低電位に保たれる事を特徴とする静電容量検出装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209668A JP2005077105A (ja) | 2003-08-29 | 2003-08-29 | 静電容量検出装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209668A JP2005077105A (ja) | 2003-08-29 | 2003-08-29 | 静電容量検出装置及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005077105A true JP2005077105A (ja) | 2005-03-24 |
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ID=34402516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2003209668A Withdrawn JP2005077105A (ja) | 2003-08-29 | 2003-08-29 | 静電容量検出装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
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-
2003
- 2003-08-29 JP JP2003209668A patent/JP2005077105A/ja not_active Withdrawn
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