JP2005129702A - 微細パターンの形成方法 - Google Patents
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Abstract
【課題】 リソグラフィの解像限界以下の寸法制御性の高い微細パターンを形成する。
【解決手段】 半導体基板上に被加工膜及び第1の膜をこの順に形成する工程と、前記第1の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第1の膜とエッチング選択比が異なる第2の膜で覆う工程と、前記第2の膜をマスクとして前記第2の膜側方の前記第1の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第2の膜の側壁に前記第1の膜によるマスク材を残存させる工程と、前記第2の膜をエッチング除去する工程と、前記マスク材をマスクとして前記被加工膜をエッチングする工程とを有する微細パターンの形成方法。
【選択図】 図1
【解決手段】 半導体基板上に被加工膜及び第1の膜をこの順に形成する工程と、前記第1の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第1の膜とエッチング選択比が異なる第2の膜で覆う工程と、前記第2の膜をマスクとして前記第2の膜側方の前記第1の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第2の膜の側壁に前記第1の膜によるマスク材を残存させる工程と、前記第2の膜をエッチング除去する工程と、前記マスク材をマスクとして前記被加工膜をエッチングする工程とを有する微細パターンの形成方法。
【選択図】 図1
Description
本発明は、半導体集積回路の製造工程における微細パターンの形成方法に関する。
従来、半導体集積回路の半導体素子のパターン形成には、フォトリソグラフィ技術が用いられてきたが、近年、半導体集積回路の高集積化の進展が著しく、半導体素子パターンも微細化し、フォトリソグラフィの解像限界以下の微細パターンを形成する必要が生じてきている。特に、MOS型半導体集積回路におけるMOSトランジスタのゲート電極の形成においては、30nm以下の微細パターンを形成する必要が生じてきている。
通常、フォトリソグラフィの解像限界以下の微細パターンを形成する際には、フォトリソグラフィ技術によって形成したレジストパターンをドライエッチングによって細くし、レジストパターンをマスクとして、エッチングを行うことにより微細パターンを形成するという方法が知られている。
しかし、このような微細パターンの形成方法では、30nm〜40nm以下の微細パターンを形成しようとするときには、次のような問題点が生ずる。レジストパターンをドライエッチングにより細くする際に、エッチング反応がレジストパターンの幅方向に進行し、レジストパターンを必要以上に細くしてしまうなど、レジストパターンの幅の寸法制御が困難である。そのため、微細パターンを形成するのは困難であった。
このようなフォトリソグラフィの解像限界以下の微細パターンの形成方法としては、図2に示すような微細パターンの形成方法が知られている(例えば、特許文献1参照)。
この特許文献1に開示された微細パターンの形成方法は、図2(a)に示すように、半導体基板100の上にレジスト101を形成した後、図2(b)に示すように、このレジスト101の所定部分を露光し、その後、露光したレジスト部分にシリル化層102を形成した後、図2(c)に示すように、このシリル化層102を除くレジスト101を途中までエッチングする。
その後、図2(d)に示すように、レジスト101及びシリル化層102の上にSiN膜103を堆積させる。次に、図2(e)に示すように、そのSiN膜103をプラズマエッチングによりエッチバックし、レジスト101及びシリル化層102の側壁にマスク材104を残存させる。
そして、図2(f)に示すように、この残存するマスク材104をマスクとして、半導体基板7が露出するまでレジスト101をエッチングし、微細パターン110を形成する。
特開平5−13384号公報
上記従来の微細パターンの形成方法では、突起状のレジスト及びシリル化層上にSiN膜を堆積した後、そのSiN膜を等方性のプラズマエッチングによりエッチバックして、突起状のレジスト及びシリル化層側壁にマスク材を残存させている。
しかし、例えば、10nm程度の幅の微細パターンを形成しようとすれば、レジスト及びシリル化層上に堆積させるSiN膜の膜厚を10nm程度に堆積しなければならない。SiN膜が10nm程度の薄さであると、10秒程度という短時間でエッチング反応が終了するため、エッチング時間の変動の影響を受けやすく、例えば、エッチング時間が少しでも長すぎた場合には、エッチング反応が進行しすぎて、側壁のSiN膜を必要以上に除去してしまうなど、マスク材の幅(寸法)の制御が極めて困難である。そのため、従来の微細パターンの形成方法では、任意の寸法の微細パターンを形成することは困難であった。
従って、本発明では、上記問題点を解決するためになされたもので、寸法制御性の高い微細パターンの形成方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様の微細パターンの形成方法は、半導体基板上に被加工膜及び第1の膜をこの順に形成する工程と、前記第1の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第1の膜とエッチング選択比が異なる第2の膜で覆う工程と、前記第2の膜をマスクとして前記第2の膜側方の前記第1の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第2の膜の側壁に前記第1の膜によるマスク材を残存させる工程と、前記第2の膜をエッチング除去する工程と、前記マスク材をマスクとして前記被加工膜をエッチングする工程とを有することを特徴としている。
本発明によれば、寸法制御性の高い微細パターンを形成することができる。
以下、本発明の実施例を図面を参照して説明する。
以下に、本発明の実施例に係る微細パターンの形成方法を図1を用いて説明する。図1は、本発明の実施例に係る微細パターンの形成方法を示す工程断面図である。本実施例では、MOSトランジスタの微細なゲート電極パターンを形成する場合の例である。
まず、図1(a)に示すように、半導体基板1上にゲート絶縁膜2を形成した後、このゲート絶縁膜2上に被加工膜としてのゲート電極となるポリシリコン膜3を堆積させる。次に、このポリシリコン膜3上にポリシリコン膜3のマスクとなる第1の膜としてのTEOS膜4を堆積させる。さらに、このTEOS膜4上にレジスト5を塗布する。ここで、ポリシリコン膜3とTEOS膜4は、周知のCVD(Chemical Vapor Deposition)法によりそれぞれ堆積させる。
次に、図1(b)に示すように、周知のフォトリソグラフィ法を用いて、マスク(図示しない)上のパターンをレジスト5に露光により転写し、露光部分を除去して、開口部6aを有するレジストパターン6を形成する。露光部分を除去する際には、レジスト現像液で除去する。
さらに、図1(c)に示すように、このレジストパターン6をマスクとして、ポリシリコン膜3が露出するまで、開口部6aから露出したTEOS膜4を順テーパー状にエッチングし、順テーパー状の溝7を形成する。ここでいう、「順テーパー状」とは、溝7の側壁がエッチングの進行する方向、すなわちポリシリコン膜3に向かうにしたがって、溝幅が小さくなるような傾斜を意味する。
ここで、溝7の側壁を順テーパー状にエッチングするには、平行平板マグネトロンRIE(Reactive Ion Etching)装置を用いる。そして、この平行平板マグネトロンRIE装置におけるエッチングガスの種類、量、圧力と電極の電位差等を変えることによって、溝7の側壁を任意のテーパー角に加工することができる。同一のエッチングガスの種類、量、圧力であるときには、平行平板マグネトロンRIE装置の電極の電位差を増大させることによりテーパー角を大きくすることができ、平行平板マグネトロンRIE装置の電極の電位差を減少させることによりテーパー角を小さくすることができる。
また、エッチングガスに、C4F8、CO、Arの混合ガスを用いるときには、C4F8の流量を増大させれば、テーパー角は小さくなり、C4F8の流量を減少させれば、テーパー角は大きくなり、C4F8、CO、Arの混合ガスにO2を加えることによってもテーパー角を大きくすることができる。
例えば、エッチングガスをC4F8、CO、Arの混合ガスとし、それぞれの流量を18sccm、330sccm、350sccmとし、圧力40mT、平行平板マグネトロンRIE装置の平行平板に印加する電力を1100Wという条件下でTEOS膜4のエッチングを行うと、TEOS膜4にテーパー角(θ)が約87°の順テーパー状の溝5を形成することができる。そして、TEOS膜4の厚さを100nmとすれば、最終的に約5.2nmの幅(W)のゲート電極パターンが得られ、TEOS膜4の厚さを200nmとすれば、約10.5nmの幅(W)のゲート電極パターンが得られ、TEOS膜4の厚さを300nmとすれば、約15.7nmの幅(W)のゲート電極パターンが得られる。
また、TEOS膜4の厚さを200nmとし、平行平板マグネトロンRIE装置の条件を、エッチングガスをC4F8、CO、Arの混合ガスとし、それぞれの流量を24sccm、330sccm、350sccmとし、圧力40mT、平行平板マグネトロンRIE装置の平行平板に印加する電力を1100Wという条件にすると、テーパー角(θ)を約85°に制御でき、約17.5nm(W)のゲート電極パターンを形成することができる。
次に、図1(d)に示すように、レジストパターン6を除去した後、図1(e)に示すように、TEOS膜4上及び順テーパー状の溝7内を埋め尽くすように、TEOS膜4と異なるエッチング選択比を有する第2の膜としてのSiN膜8を周知のCVD法を用いて堆積させる。
この第2の膜としては、第1の膜としてのTEOS膜4のエッチングの際、マスクとして作用するために、TEOS膜4に対してエッチング選択比が3〜6と大きいSiN膜を用いている。
次に、図1(f)に示すように、周知のCMP(Chemical Mechanical Polishing)法でSiN膜8を平坦化処理し、TEOS膜4を露出させる。この結果、順テーパー状の溝7内には、SiN膜8が全体的に埋め込まれる。なお、このSiN膜8は、順テーパー状の溝7内に全体的に埋め込まれる必要はなく、溝7の内壁面、すなわち側壁及び底面を全体を覆うように堆積されていれば良い。
続いて、図1(g)に示すように、SiN膜8をマスクとして、TEOS膜4を周知の異方性ドライエッチング法によりポリシリコン膜3が露出するまで垂直加工を行い、溝7の側壁、すなわちSiN膜8の側面に三角形状のTEOSのマスク材9を残存させる。なお、この垂直加工には、上述の順テーパー状の溝5を形成したときに用いたエッチングガスにO2を加えることにより行うことができる。エッチングガスをC4F8、CO、Ar、O2の混合ガスとし、それぞれの流量を18sccm、330sccm、350sccm、10sccmと
し、圧力40mT、平行平板マグネトロンRIE装置の平行平板に印加する電力を1100Wという条件下で、上記順テーパー状の溝7を形成する際と同一の平行平板マグネトロンRIE装置を用いることによりTEOS膜4を垂直に加工することができる。
し、圧力40mT、平行平板マグネトロンRIE装置の平行平板に印加する電力を1100Wという条件下で、上記順テーパー状の溝7を形成する際と同一の平行平板マグネトロンRIE装置を用いることによりTEOS膜4を垂直に加工することができる。
次に、図1(h)に示すように、SiN膜8をウエットエッチングにより選択的に除去し、TEOSによるマスク材9をポリシリコン膜3上に残す。このウエットエッチングは、ホットリン酸などを用いる。
最後に、図1(i)に示すように、このTEOSのマスク材9をマスクとして、ポリシリコン膜3をゲート絶縁膜2が露出するまで垂直エッチングする。この垂直エッチングは上記と同様の、平行平板マグネトロンRIE装置または、ICP型のドライエッチング装置を用いて行う。これにより、微細パターンであるゲート電極パターンを形成することができる。
本実施例では、第2の膜として、SiN膜を用いたが、ドライエッチング、ウエットエッチングの両方において、被加工膜のポリシリコン膜及び第1の膜のTEOS膜に対して選択性が良いものであればSiN膜に限らない。
また、第1の膜として、TEOS膜を用いたが、ドライエッチング、ウエットエッチングの両方において、被加工膜のポリシリコン膜及び第2の膜のSiN膜に対して選択性が良いものであればTEOS膜に限らない。
なお、本実施例では、微細パターンの形成方法の一例としてゲート電極の形成方法に関して説明したが、微細パターンとしてはゲート電極に限られるものではない。例えば、マスクなどを微細パターンとして形成することも可能である。
以上のような実施例の微細パターンの形成方法によれば、マスク材の幅(寸法)は、TEOS膜の膜厚を一定とすれば、溝側壁のテーパー角で決定され、またテーパー角を一定とすれば、TEOS膜の膜厚で決定されるが、TEOS膜を堆積するポリシリコン膜が平坦であるため、TEOS膜は制御性良く堆積される。そして、また溝側壁のテーパー角は、制御性の高い平行平板マグネトロンRIE装置を用いたドライエッチングにより、容易に形成される。したがって、溝内のSiN膜の側壁にTEOS膜のマスク材を制御性良く形成できるため、フォトリソグラフィの解像限界以下の寸法の微細パターンを高精度に形成することができる。
1、100 半導体基板
2 ゲート絶縁膜
3 ポリシリコン膜
4 TEOS膜
5、101 レジスト
6 レジストパターン
6a 開口部
7 順テーパー状の溝
8、103 SiN膜
9、104 マスク材
10 ゲート電極パターン
102 シリル化層
105 微細レジストパターン
2 ゲート絶縁膜
3 ポリシリコン膜
4 TEOS膜
5、101 レジスト
6 レジストパターン
6a 開口部
7 順テーパー状の溝
8、103 SiN膜
9、104 マスク材
10 ゲート電極パターン
102 シリル化層
105 微細レジストパターン
Claims (4)
- 半導体基板上に被加工膜及び第1の膜をこの順に形成する工程と、
前記第1の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第1の膜とエッチング選択比が異なる第2の膜で覆う工程と、
前記第2の膜をマスクとして前記第2の膜側方の前記第1の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第2の膜の側壁に前記第1の膜によるマスク材を残存させる工程と、
前記第2の膜をエッチング除去する工程と、
前記マスク材をマスクとして前記被加工膜をエッチングする工程と
を有する微細パターンの形成方法。 - 半導体基板上に被加工膜及び第1の膜をこの順に形成する工程と、
前記第1の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝及び前記第1の膜上に、前記被加工膜及び前記第1の膜とエッチング選択比が異なる第2の膜を堆積させる工程と、
前記第1の膜上面が露出するまで前記第2の膜を平坦化して、前記溝内に前記第2の膜を残存させる工程と、
前記第2の膜をマスクとして前記第2の膜側方の前記第1の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第2の膜側壁に第1の膜によるマスク材を残存させる工程と、
前記第2の膜をエッチング除去する工程と、
前記マスク材をマスクとして前記被加工膜をエッチングする工程と
を有する微細パターンの形成方法。 - 前記第1の膜を順テーパー状にエッチングし、順テーパー状の溝を形成する工程は、前記第1の膜上に開口部を有するレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記開口部より露出した前記第1の膜を反応性イオンエッチングする工程とを有することを特徴とする請求項1または2に記載の微細パターンの形成方法。
- 前記第2の膜は、前記被加工膜及び前記第1の膜に対してエッチング速度が遅く、選択比が取れることを特徴とする請求項1乃至3のいずれか1項に記載の微細パターンの形成方法。
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JP2003363277A JP2005129702A (ja) | 2003-10-23 | 2003-10-23 | 微細パターンの形成方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2013089727A1 (en) * | 2011-12-15 | 2013-06-20 | Intel Corporation | Methods for single exposure - self-aligned double, triple, and quadruple patterning |
-
2003
- 2003-10-23 JP JP2003363277A patent/JP2005129702A/ja active Pending
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