JP2005116773A

JP2005116773A - 半導体装置及びその製造方法

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Publication number: JP2005116773A
Application number: JP2003348999A
Authority: JP
Inventors: Takehiko Kameyama; 武彦亀山
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2003-10-08
Filing date: 2003-10-08
Publication date: 2005-04-28

Abstract

【課題】抵抗値の異なる高抵抗素子と低抵抗素子を備えた半導体装置及びそれらを同時に形成できる製造方法を提供する。
【解決手段】高抵抗素子は薄膜抵抗層に対し電流が水平に流れ、低抵抗素子は垂直に流れるように電極を形成する。高抵抗素子と低抵抗素子のそれぞれの抵抗値は、薄膜抵抗層の比抵抗と、高抵抗素子の場合は薄膜抵抗層の長さと幅とを調整することにより、低抵抗素子の場合は実効的な平面積を調整することにより、所望の値に設定することができる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に高抵抗素子と低抵抗素子を備えた半導体装置において、これら抵抗素子を同時に形成することができる半導体装置及びその製造方法に関する。

通常、ＨＢＴやバイポーラトランジスタを含む半導体装置では、バイアス抵抗用に数ｋΩまたはそれ以上の高抵抗素子を形成する一方で、出力用ＨＢＴ等には、熱暴走を抑えるため、バラスト抵抗として正の温度特性を有する数Ω程度の低抵抗素子をエミッタ側に直列に挿入している。ここで熱暴走とは、環境温度の上昇や何らかの原因で素子電流が増大し、自己発熱、温度上昇により、さらに素子電流が増大する過程を繰返し、素子破壊に至る現象である。

低抵抗素子の一例としてバラスト抵抗を例にとると、半導体層抵抗や薄膜抵抗により形成する例が知られている。例えば、バイポーラトランジスタのエミッタ層であるn型ＡｌＧａＡｓ層の上に、低抵抗層となる不純物濃度の低いn型ＧａＡｓ層を形成し、さらにその上に、オーミック電極となる不純物濃度の高いn型ＧａＡｓ層とエミッタ電極を形成することにより、半導体層抵抗からなるバラスト抵抗を形成する例が開示されている（特許文献１参照）。同様に、ＨＢＴのエミッタ層とエミッタコンタクト層の間に、低濃度のn型ＡｌＧａＡｓ層を挿入し、これを低抵抗層とする例が開示されている（特許文献２参照）。このように半導体層抵抗をトランジスタ内部に形成させる方法は、半導体装置の面積を小さくできるため、広く採用されている。しかし、低抵抗とするためには不純物濃度を小さくしなければならず、半導体層の厚さや不純物濃度を高精度に制御する必要があった。また、同一の半導体層抵抗を用いて、高抵抗の抵抗素子を形成することはできず、高抵抗素子を別途形成する必要があるという欠点があった。

また、薄膜抵抗をバラスト抵抗として用いる例として、元素周期表の２Ａ属から７Ａ属までの内の２種類以上の元素と、Ｂ属では酸素のみとで構成され酸素の原子個数割合が５０％以下である薄膜抵抗体を、トランジスタのエミッタ電極上もしくはソース電極上に直列に外付けした例が開示されている（特許文献３参照）。しかし、特許文献３に開示されているように、バラスト抵抗を外付けするため、半導体装置の面積が大きくなるという問題があった。
特許第２６６２０３９号公報特許第２９５８２１３号公報特開２００２−２６２５５号公報

以上説明したように、従来は、数ｋΩまたはそれ以上の高抵抗素子と数Ω程度の低抵抗素子を同時に形成するという思想はなく、それぞれ別々の工程により形成していた。本発明は、抵抗値に大きな差のある高抵抗素子と低抵抗素子の抵抗値をそれぞれ独立に設定、調整でき、かつ同時に形成するのに適した構造の半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、抵抗値が異なる少なくとも２つの抵抗素子を備えた半導体装置において、同時に形成された少なくとも２つの薄膜抵抗層を備え、一の抵抗素子は、一の前記薄膜抵抗層の表面に対し、垂直方向に電流を流す電極を備え、別の抵抗素子は、別の前記薄膜抵抗層の表面に対し、水平方向に電流を流す電極を備えたことを特徴とする。

請求項２に係る発明は、請求項１記載の半導体装置において、前記一の抵抗素子の抵抗値は、一の前記薄膜抵抗層の抵抗率と抵抗素子の平面積により、前記別の抵抗素子の抵抗値は、別の前記薄膜抵抗層のシート抵抗と抵抗素子に流れる電流の走行方向と平行方向の長さ及び垂直方向の幅により設定されていることを特徴とする。

請求項３に係る発明は、抵抗値が異なる少なくとも２つの抵抗素子を備えた半導体装置の製造方法において、半導体基板表面に、少なくとも２つの抵抗素子を構成する薄膜抵抗層を形成する工程と、一の前記薄膜抵抗層に、該薄膜抵抗層の表面に対し、垂直方向に電流を流す電極を形成し、一の抵抗素子を形成する工程と、別の前記薄膜抵抗層に、該薄膜抵抗層の表面に対し、水平方向に電流を流す電極を形成し、別の抵抗素子を形成する工程とを備え、前記一の抵抗素子の抵抗値は、抵抗素子の平面積を調整し、前記別の抵抗素子の抵抗値は、抵抗素子に流れる電流の走行方向と平行方向の長さ及び垂直方向の幅を調整することにより設定することを特徴とする。

請求項４に係る発明は、請求項３記載の半導体装置の製造方法において、前記抵抗素子の平面積及び、前記抵抗素子に流れる電流の走行方向と平行方向の長さ及び垂直方向の幅の代わりに、あるいはこれらと共に、比抵抗あるいは厚さの異なる薄膜抵抗層を形成することにより、前記一の薄膜抵抗層の抵抗率及び前記別の薄膜抵抗層のシート抵抗を調整し、前記一の抵抗素子及び前記別の抵抗素子の抵抗値を設定することを特徴とする。

請求項５に係る発明は、請求項３または４いずれか記載の半導体装置の製造方法において、半導体基板上にエミッタ領域、ベース領域、コレクタ領域を形成した後、前記エミッタ領域上に前記一の抵抗素子を形成することを特徴とする。

本発明は、抵抗値の異なる２つ以上の抵抗素子を、同時形成するのに適した構造を有し、それぞれの抵抗値は、薄膜抵抗層の比抵抗と素子形状により、独立に設定、調整して同時に製造できるため、製造工程が短くなり、製造コストを低減できる。また、抵抗素子の一方は、従来の半導体装置の電極上に形成することができるため、占有面積が小さくなることによっても、製造コストを削減できるという利点がある。
さらに、本発明の製造方法によれば、抵抗素子の抵抗値は、所定の薄膜抵抗層を形成する際の厚さを制御するとともに、抵抗素子の平面積や電流の流れる方向の素子の長さ幅（抵抗素子の大きさ）といった、半導体製造工程において、制御が容易で再現性が良い事項を変更することによって調整できるため、抵抗値のバラツキが少なくなり、半導体装置の特性の改善においても利点がある。
さらに薄膜抵抗層の形成条件を変えることによって、比抵抗の異なる薄膜抵抗層を形成することによっても、抵抗値の調整値が広がり、所望の抵抗値の抵抗素子を形成することができる。
特に本発明の抵抗素子は、高抵抗素子と低抵抗素子を同時に形成することができ、ＨＢＴやバイポーラトランジスタを含む半導体装置において、低抵抗素子をバラスト抵抗として簡便に形成することができ、利用範囲が広いという利点がある。

本発明は、同時に形成した２つの薄膜抵抗層を、一方は電流がその表面に対して水平方向に流れる抵抗素子として数ｋΩまたはそれ以上の高抵抗素子とし、他方は電流がその表面に対して垂直方向に流れる抵抗素子として数Ω程度の低抵抗素子とし、両者を同時に形成するものである。またそれぞれの抵抗素子の抵抗値は、形成される薄膜抵抗層の厚さが一定の場合、抵抗素子の形状を適宜設定することにより、設定される。また、薄膜抵抗層の形成条件、使用する材料等を適宜設定することにより、薄膜抵抗層の比抵抗を変えることができ、抵抗素子の抵抗値を適宜設定することができる。さらに、抵抗素子の形状と比抵抗を適宜設定することにより、さらに広範囲に抵抗値を設定することができる。以下、薄膜抵抗層としてＴａＮを用いた例で説明するが、これに限らずＷＳｉＮやＣｒＳｉＯなどを使用することも可能である。

本発明の実施例について図面を参照して説明する。図１は本発明の実施例におけるバイポーラトランジスタの断面図であって、ＧａＡｓ基板等からなる半導体基板１上にサブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、サブエミッタ層６を形成し、周知のエッチング技術と電極形成技術を用いてエミッタ電極７、ベース電極８、コレクタ電極９、抵抗電極１２を形成する。電極は図示するように、低抵抗素子（バラスト抵抗）の場合、エミッタ電極７とエミッタ配線１４により構成され、薄膜抵抗層１０の表面に対し垂直方向（矢印方向）に電流が流れる配置、形状とし、高抵抗素子（バイアス抵抗）の場合、２つの抵抗電極１２で構成され、薄膜抵抗層１１の表面に対し水平方向（矢印方向）に電流が流れる配置、形状として、それぞれ低抵抗素子、高抵抗素子を同時形成しやすい構造としている。なお、抵抗電極１２は回路形成の際、必要な接続が形成される。

次にバイポーラトランジスタの製造方法について、製造工程に従い説明する。まず、半導体基板１上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５及びサブエミッタ層６を連続的にエピタキシャル成長させた基板を用意する。次に、エミッタ形成領域のサブエミッタ層６表面にエミッタ電極７を形成した後、エミッタ形成領域をホトレジストで被覆し、ベース層４を露出させる。次に、露出したベース層４表面にベース電極８を形成する。その後、エミッタ形成領域及びベース電極８をホトレジストで被覆し、サブコレクタ層２を露出させる。露出したサブコレクタ層２表面にコレクタ電極９を形成するとともに、抵抗電極１２を同時に形成する。以下、次段に詳述するように、薄膜抵抗層１０及び薄膜抵抗層１１を所定の形成条件の下、厚さ及びパターンの大きさを制御して形成する。

薄膜抵抗層１０及び薄膜抵抗１１は、以下のように形成する。まずエミッタ電極７、抵抗電極１２等を形成した後、ＳｉＯ₂からなる絶縁膜１３を全面に形成する。次に低抵抗素子を形成するため、エミッタ電極７上の一部の絶縁膜１３を実質的な抵抗素子として所定の平面積となる大きさで開口し、エミッタ電極７を露出させる。このとき、開口面積、即ち抵抗素子の平面積は、通常の半導体装置の製造工程におけるホトリソグラフ法と同様の制御性となり、非常に精度が良い。

その後、半導体基板表面全面にＴａＮ薄膜を反応性スパッタリング法により形成する。反応性スパッタリング法によるため、形成される膜厚の制御は、良好である。形成されたＴａＮ薄膜は、所望の領域をホトレジストで被覆した後、ドライエッチング法により不要な部分をエッチング除去してパターニングを行ない、薄膜抵抗層１０及び薄膜抵抗層１１を形成する。ここで、高抵抗素子を形成するため、薄膜抵抗層１１のパターンは、予め所望の抵抗値が得られるように設定される。薄膜抵抗層１０及び薄膜抵抗層１１のパターニング工程も、通常の半導体装置のホトリソグラフ法と同様の制御性となり、非常に精度が良い。またＴａＮの場合、Ｔａターゲットを、放電ガスとしてアルゴン、活性ガスとして窒素を用いてスパッタする。このとき、窒素の流量比を変えると、比抵抗が変わる。具体的には、窒素の流量比が大きいと比抵抗が大きくなり、逆に窒素の流量比が小さいと比抵抗が小さくなる。そこで、窒素の流量比を制御することにより、所望の比抵抗のＴａＮ薄膜を形成することができる。

高抵抗素子と低抵抗素子の抵抗値の調整は次のように行う。図２（ａ）は高抵抗素子、（ｂ）は低抵抗素子の原理的な構造の斜視図であって斜線部分が電極に相当する。１６ａ、１６ｂは実質的に高抵抗素子として機能する高抵抗素子の断面積を、１７ａ、１７ｂは実質的に低抵抗素子として機能する低抵抗素子の平面積を模式的に示している。矢印は電流の流れる方向である。最初に、目的とする高抵抗素子と低抵抗素子の抵抗値から両者が適正な範囲に入るよう薄膜抵抗の比抵抗と層厚が定められる。先に説明したＴａＮの場合、窒素の流量比の制御に相当するスパッタリング条件等と比抵抗との関係は、実験等により、既知とすることができる。次に高抵抗素子の場合、図２（ａ）に示すパターン幅Ｗとパターン長Ｌを調整することにより、所望の抵抗値が得られる。即ち、高抵抗素子の抵抗値Ｒ１は、Ｒ１＝Ｒｓ×Ｌ÷Ｗで表すことができる。ここでＲｓは、シート抵抗を示す。同様に低抵抗素子の場合は、図２（ｂ）に示すパターン幅Ｗとパターン幅Ｌを調整することにより、所望の抵抗値が得られる。即ち、低抵抗素子の抵抗値Ｒ２は、Ｒ２＝ρ÷Ｓで表すことができる。個々でρは抵抗率、Ｓは平面積を示す。

抵抗値設定の具体的な例として、比抵抗が１０^-2Ω・ｃｍのＴａＮを膜厚（ｔ）を１００ｎｍで形成した場合、抵抗率（ρ）が１×１０^-7Ω・ｃｍ²、シート抵抗（Ｒｓ）が１ｋΩ／□となる。パターン幅（W）を１μm、パターン長（Ｌ）を１０μmとした場合、高抵抗素子はＲ１＝１０ｋΩとなり、低抵抗素子はＲ２＝１Ωとなる。抵抗率ρと膜厚ｔはスパッタリングの条件で決まり、高抵抗素子と低抵抗素子に対して一義的に決まるが、それぞれの抵抗値が共に満足する範囲に入るように、平面積Ｓ、パターン幅W、パターン長Lをそれぞれ独立に設定できるので、微小の抵抗値の調整が可能となる。したがって本発明によれば、抵抗値が大きく相違している抵抗素子であっても同時形成することが可能となる。

なお、高抵抗素子として数ｋΩ、低抵抗素子として数Ωの抵抗を形成する場合、比抵抗は１０^-2Ω・ｃｍ以上の薄膜抵抗層が適している。また、バイアス抵抗（高抵抗素子）とバラスト抵抗（低抵抗素子）を同一工程内で同時に形成するには、薄膜抵抗層の温度特性を適度の範囲に収まるように材料および材料の組成比率を選定しておく必要がある。

本発明の実施例におけるバイポーラトランジスタの断面図である。 (ａ)は高抵抗素子の原理的な構造の斜視図、（ｂ）は低抵抗素子の原理的な構造の斜視図である。

符号の説明

１；半導体基板、２；サブコレクタ層、３；コレクタ層、４；ベース層、５；エミッタ層、６；サブエミッタ層、７；エミッタ電極、８；ベース電極、９；コレクタ電極、１０；薄膜抵抗層、１１；薄膜抵抗層、１２；抵抗電極、１３；絶縁膜、１４；エミッタ配線

Claims

抵抗値が異なる少なくとも２つの抵抗素子を備えた半導体装置において、同時に形成された少なくとも２つの薄膜抵抗層を備え、一の抵抗素子は、一の前記薄膜抵抗層の表面に対し、垂直方向に電流を流す電極を備え、別の抵抗素子は、別の前記薄膜抵抗層の表面に対し、水平方向に電流を流す電極を備えたことを特徴とする半導体装置。
請求項１記載の半導体装置において、前記一の抵抗素子の抵抗値は、一の前記薄膜抵抗層の抵抗率と抵抗素子の平面積により、前記別の抵抗素子の抵抗値は、別の前記薄膜抵抗層のシート抵抗と抵抗素子に流れる電流の走行方向と平行方向の長さ及び垂直方向の幅により設定されていることを特徴とする半導体装置。
抵抗値が異なる少なくとも２つの抵抗素子を備えた半導体装置の製造方法において、
半導体基板表面に、少なくとも２つの抵抗素子を構成する薄膜抵抗層を形成する工程と、
一の前記薄膜抵抗層に、該薄膜抵抗層の表面に対し、垂直方向に電流を流す電極を形成し、一の抵抗素子を形成する工程と、
別の前記薄膜抵抗層に、該薄膜抵抗層の表面に対し、水平方向に電流を流す電極を形成し、別の抵抗素子を形成する工程とを備え、
前記一の抵抗素子の抵抗値は、抵抗素子の平面積を調整し、前記別の抵抗素子の抵抗値は、抵抗素子に流れる電流の走行方向と平行方向の長さ及び垂直方向の幅を調整することにより設定することを特徴とする半導体装置の製造方法。
請求項３記載の半導体装置の製造方法において、前記抵抗素子の平面積及び、前記抵抗素子に流れる電流の走行方向と平行方向の長さ及び垂直方向の幅の代わりに、あるいはこれらと共に、比抵抗あるいは厚さの異なる薄膜抵抗層を形成することにより、前記一の薄膜抵抗層の抵抗率及び前記別の薄膜抵抗層のシート抵抗を調整し、前記一の抵抗素子及び前記別の抵抗素子の抵抗値を設定することを特徴とする半導体装置の製造方法。
請求項３または４いずれか記載の半導体装置の製造方法において、半導体基板上にエミッタ領域、ベース領域、コレクタ領域を形成した後、前記エミッタ領域上に前記一の抵抗素子を形成することを特徴とする半導体装置の製造方法。