JP2005115348A - 薄膜トランジスタアレイ基板、それを有する液晶表示パネル及びそれらの製造方法 - Google Patents

薄膜トランジスタアレイ基板、それを有する液晶表示パネル及びそれらの製造方法 Download PDF

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Abstract


【課題】本発明の目的は基板構造及び製造工程を単純化することと同時に視野角を進めることができる薄膜トランジスタアレイ基板、それを持つ液晶表示パネル、その製造方法及び液晶表示パネルの製造方法を提供するものである。
【解決手段】この液晶表示パネルは基板上に形成されたゲートラインと、前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を決めるデータラインと、前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタのドレイン電極を露出させる保護パターンと、前記画素領域を液晶配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部と、前記薄膜トランジスタと接続されて前記保護パターンと突出部を除いた前記画素領域に形成される画素電極と、を具備することを特徴とする。
【選択図】図４

Description

本発明は薄膜トランジスタアレイ基板、それを持つ液晶表示パネル、その製造方法及び液晶表示パネルの製造方法に関し、特に基板構造及び製造工程を単純化することと同時に視野角を改善ことができる薄膜トランジスタアレイ基板、それを持つ液晶表示パネル、その製造方法及び液晶表示パネルの製造方法に関するものである。
通常の液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示するようになる。これのために液晶表示装置は液晶セルがマトリックス形態に配列されられた液晶パネルと、液晶パネルを駆動するための駆動回路と、を具備する。
液晶パネルは互いに対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、二つの基板の間に一定のセルギャプの維持のために位するスペイサーと、そのセルギャプに満たされた液晶と、を具備する。
薄膜トランジスタアレイ基板はゲートライン及びデータラインと、そのゲートラインとデータラインの交差部ごとにスイッチ素子から形成された薄膜トランジスタと、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極などと、その上に塗布された配向膜から構成される。ゲートラインとデータラインはそれぞれのパッド部を通じて駆動回路から信号の供給を受ける。薄膜トランジスタはゲートラインに供給されるスキャン信号に回答してデータラインに供給される画素電圧信号を画素電極に供給する。
カラーフィルターアレイ基板は液晶セル単位に形成されたカラーフィルターと、カラーフィルターの間の区分及び外部光反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極などと、その上に塗布される配向膜から構成される。
液晶パネルは薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別に製作して合着した後、液晶を注入して封入することで完成するようになる。
このような液晶パネルにおいて薄膜トランジスタアレイ基板は半導体工程を含むことと同時に多数のマスク工程を要するによって製造工程が複雑で液晶パネル製造単価上昇の主要原因になっている。これを解決するために、薄膜トランジスタアレイ基板はマスク工程数を減らす方向に発展している。これは一つのマスク工程が蒸着工程、洗浄工程、ポトリソグレピ工程、エッチング工程、フォトレジスト剥離工程、検査工程などのような多くの工程を含んでいるからである。これによって、最近には薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つのマスク工程を減らした４マスク工程が頭をもたげている。
図１は４マスク工程を採用した薄膜トランジスタアレイ基板を例えば図示した平面図で、図２は図１に図示された薄膜トランジスタアレイ基板をＩ-Ｉ’線に沿って切断して図示した断面図である。
図１及び図２に図示された薄膜トランジスタアレイ基板は下部基板４２の上にゲート絶縁膜４４を間に置いて交差するように形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ６と、その交差構造によって規定されたセル領域に形成された画素電極１８と、を具備する。及び、薄膜トランジスタアレイ基板は画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０と、ゲートライン２に接続されるゲートパッド部(図示しない)と、データライン４に接続されるデータパッド部(図示しない)と、を具備する。
薄膜トランジスタ６はゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレイン電極１２と、ゲート電極８と重畳されてソース電極１０とドレイン電極１２の間にチャネルを形成する活性層１４と、を具備する。活性層１４はデータパッド下部電極３６、ストレージ電極２２、データライン４、ソース電極１０及びドレイン電極１２と重畳されるように形成されてソース電極１０とドレイン電極１２の間のチャネル部をさらに含む。活性層１４の上にはストレージ電極２２、データライン４、ソース電極１０及びドレイン電極１２とオーミック接触層のためのオーミック接触層４８がさらに形成される。このような薄膜トランジスタ６はゲートライン２に供給されるゲート信号に回答してデータライン４に供給される画素電圧信号が画素電極１８に充電されて維持されるようにする。
画素電極１８は保護膜５０を貫く第１コンタクトホール１６を通じて薄膜トランジスタ６のドレイン電極１２と接続される。画素電極１８は充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性によって回転し、図示しない光源から画素電極１８を経由して入射される光を上部基板の方に透過させるようになる。
ストレージキャパシタ２０は前段ゲートライン２と、ゲート絶縁膜４４、活性層１４及びオーミック接触層４８を間に置いてそのゲートライン２と重畳されるストレージキャパシタ電極２２と、保護膜５０を間に置いてそのストレージ電極２２と重畳されることと同時にその保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極１８から構成される。このようなストレージキャパシタ２０は画素電極１８に充電された画素電圧が次の画素電圧が充電されるまで安定的に維持されるようにする。
ゲートライン２はゲートパッド部を通じてゲートドライバ(図示しない)と接続される。データライン４はデータパッド部を通じてデータドライバ(図示しない)と接続される。
このような構成を持つ薄膜トランジスタアレイ基板は４マスク工程により形成される。
図３Ａ乃至図３Ｄは薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。
図３Ａを参照すると、下部基板４２の上にゲートパターンが形成される。
下部基板４２の上にスパッタリング(sputtering)方法などの蒸着方法を通じてゲート金属層が形成される。引き継いで、第１マスクを利用したフォトリソグラフィ工程とエッチング工程によってゲート金属層がパターニングされることによってゲートライン２、ゲート電極８を含むゲートパターンが形成される。ゲート金属としてはクロム(Cr)、モリブデン(Mo)、アルミニウム系金属などが単一層または二重層構造に利用される。
図３Ｂを参照すると、ゲートパターンが形成された下部基板４２の上にゲート絶縁膜４４、活性層１４、オーミック接触層４８、そしてソース/ドレインパターンが順次的に形成される。
ゲートパターンが形成された下部基板４２の上にPECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層、n+非晶質シリコン層、そしてソース/ドレイン金属層が順次的に形成される。
ソース/ドレイン金属層の上に第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成するようになる。この場合第２マスクでは薄膜トランジスタのチャネル部に回折露光部を持つ回折露光マスクを利用することでチャネル部のフォトレジストパターンが他のソース/ドレインパターン部より低い高さを持つようにする。
引き継いで、フォトレジストパターンを利用した湿式エッチング工程によってソース/ドレイン金属層がパターニングされることによってデータライン４、ソース電極１０、そのソース電極１０と一体化されたドレイン電極１２、ストレージ電極２２を含むソース/ドレインパターンが形成される。
次いで、前記と同一なフォトレジストパターンを利用した乾式エッチング工程でn+非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによってオーミック接触層４８と活性層１４が形成される。
次いで、チャネル部で相対的に低い高さを持つフォトレジストパターンがアッシング(Ashing)工程によって除去された後、乾式エッチング工程によってチャネル部のソース/ドレインパターン及びオーミック接触層４８がエッチングされる。これによって、チャネル部の活性層１４が露出してソース電極１０とドレイン電極１２が分離する。
引き継いで、ストリップ工程によってソース/ドレインパターン部の上に残っているフォトレジストパターンが除去される。
ゲート絶縁膜４４の材料としては酸化シリコン(SiOx)または窒化シリコン(SiNx)などの無機絶縁物質が利用される。ソース/ドレイン金属としてはモリブデン(Mo)、チタン、タンタル、モリブデン合金などが利用される。
図３Ｃを参照すると、ソース/ドレインパターンが形成されたゲート絶縁膜４４の上に第１及び第２コンタクトホール(１６,２４)を含む保護膜５０が形成される。
ソース/ドレインパターンが形成されたゲート絶縁膜４４の上にPECVDなどの蒸着方法で保護膜５０が全面形成される。保護膜５０は第３マスクを利用したフォトリソグラフィ工程とエッチング工程によってパターニングされることによって第１及び第２コンタクトホール(１６, ２４)が形成される。第１コンタクトホール１６は保護膜５０を貫いてドレイン電極１２が露出するように形成されて、第２コンタクトホール２４は保護膜５０を貫いてストレージ電極２２が露出するように形成される。
保護膜５０の材料としてはゲート絶縁膜４４のような無機絶縁物質や誘電常数が小さなアクリル系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される。
図３Ｄを参照すると、保護膜５０の上には透明電極パターンが形成される。
保護膜５０の上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。引き継いで、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通じて透明電極物質がパターニングされることによって画素電極１８を含む透明電極パターンが形成される。画素電極１８は第１コンタクトホール１６を通じてドレイン電極１２と電気的に接続されて、第２コンタクトホール２４を通じて前段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。透明電極物質としてはインジウムスズ酸化物( ITO)やスズ酸化物( TO)またはインジウム亜鉛酸化物( IZO)が利用される。
このように従来の薄膜トランジスタ基板及びその製造方法は４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすことと同時にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程も相変らず製造工程が複雑で原価節減に限界があるので製造工程をもっと単純化して製造単価をもっと減らすことができる薄膜トランジスタ基板及びその製造方法が要求される。
一方、垂直電界型液晶表示パネルは上部基板上に形成された共通電極と下部基板上に形成された画素電極が互いに対向されるように配置されて、共通電極と画素電極の間に形成される垂直電界によってTNモードの液晶を駆動するようになる。このような垂直電界型液晶表示装置は開口率が大きい長所を持つ反面、視野角が９０度位に狭い短所があるので視野角を償うことができる液晶表示パネルが要求される。
したがって、本発明の目的は基板構造及び製造工程を単純化することと同時に視野角を改善させることができる薄膜トランジスタアレイ基板、それを持つ液晶表示パネル、その製造方法及び液晶表示パネルの製造方法を提供するものである。
上記目的を達成するために、本発明の実施例に係る薄膜トランジスタアレイ基板は基板上に形成されたゲートラインと、前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を規定するデータラインと、前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタのドレイン電極を露出させる保護膜パターンと、前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部と、前記薄膜トランジスタと接続されて前記保護膜パターンと突出部を除いた前記画素領域に形成される画素電極と、を具備する。
前記少なくとも一つの突出部は前記画素領域の対角線方向に形成されたことを特徴とする。
前記少なくとも一つの突出部は前記対角線方向に互いに向き合う第１及び第２突出部と、前記第１及び第２突出部と交差された方向に互いに向き合う第３及び第４突出部と、を含むことを特徴とする。
前記少なくとも一つの突出部は少なくとも一階の絶縁パターンに形成されたことを特徴とする。
前記少なくとも一階の絶縁パターンは前記ゲート絶縁膜と同一物質で同一平面上に形成された第１絶縁パターンと、前記保護膜パターンと同一物質で同一平面上に形成された第２絶縁パターンと、を含むことを特徴とする。
前記画素電極は前記ゲート絶縁膜及び保護膜パターンによって露出した前記画素領域の基板上に形成されることを特徴とする。
前記２階の絶縁パターンの間に形成された半導体パターン及び金属層がさらに具備することを特徴とする。
前記少なくとも一階の絶縁パターンは前記保護膜パターンと同一物質で前記ゲート絶縁膜上に形成された絶縁パターンを含むことを特徴とする。
前記画素電極は前記保護膜パターンによって露出した前記画素領域のゲート絶縁膜上に形成されることを特徴とする。
前記突出部の高さは０.５μm〜１.５μm位であることを特徴とする。
前記突出部の高さは前記画素電極から１μm〜４μmであることを特徴とする。
前記薄膜トランジスタは前記ゲートラインと接続されたゲート電極と、前記データラインと接続されたソース電極と、前記ソース電極と向き合うドレイン電極と、前記ソース電極とドレイン電極の間に形成されたチャネルを含む半導体パターンと、を含むことを特徴とする。
前記半導体パターンは前記ソース及びドレイン電極に沿ってその下部に形成されることを特徴とする。
前記ゲートラインと、前記ゲート絶縁膜と半導体パターンを間に置いて前記ゲートラインと重畳されるストレージ電極を含むストレージキャパシタをさらに具備することを特徴とする。
前記画素電極は前記保護膜パターンによって部分的に露出した前記ドレイン電極及びストレージ電極と電気的に接続されることを特徴とする。
前記保護膜パターンは無機絶縁物質及び有機絶縁物質の中からいずれかに形成されることを特徴とする。
本発明の実施例に係る薄膜トランジスタアレイ基板は無機絶縁物質からなる第１保護膜パターンと、前記第１保護膜パターン上に有機絶縁物質からなる第２保護膜パターンをもっと含むことを特徴とする。
本発明の実施例に係る液晶表示パネルは基板上に形成されたゲートライン、前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を決めるデータライン、前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタ、前記薄膜トランジスタのドレイン電極を露出させる保護膜パターン、前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部、前記薄膜トランジスタと接続されて前記保護膜パターンと突出部を除いた前記画素領域に形成される画素電極を含む薄膜トランジスタアレイ基板と、前記薄膜トランジスタアレイ基板と対向して前記突出部の間に形成されるスリットを持つ薄膜を含むカラーフィルターアレイ基板と、を具備する。
前記カラーフィルターアレイ基板は前記画素領域を除いた他の上部基板上に形成されるブラックマットリックスと、前記ブラックマットリックスが形成された前記上部基板上に形成されるカラーフィルターと、前記カラーフィルターが形成された上部基板上に形成される共通電極と、を具備することを特徴とする。
前記薄膜は前記スリットを持つ前記共通電極であることを特徴とする。
前記液晶はネガティブ型誘電率異方性を持つ液晶であることを特徴とする。
本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法は基板上に薄膜トランジスタのゲート電極、ゲート電極と接続されたゲートラインを含むゲートパターンを形成する段階と、前記ゲートパターンが形成された基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に前記薄膜トランジスタのソース電極及びドレイン電極、前記ゲートラインと交差して画素領域を決めるデータライン、前記データラインを含むソース/ドレインパターンと前記ソース及びドレイン電極の間のチャネルを成す半導体パターンを形成する段階と、前記画素領域に透明電極パターンを形成する段階と、前記透明電極パターンが形成された領域を除いた領域に保護膜パターンを形成する段階と、前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部を形成する段階と、を含む。
前記少なくとも一つの突出部は前記画素領域の対角線方向に形成することを特徴とする。
前記少なくとも一つの突出部を形成する段階は前記対角線方向に互いに向き合う第１及び第２突出部と、前記第１及び第２突出部と交差された方向に互いに向き合う第３及び第４突出部と、を形成する段階を含むことを特徴とする。
前記少なくとも一つの突出部を形成する段階は少なくとも一階の絶縁パターンからなる少なくとも一つの突出部を形成する段階を含むことを特徴とする。
前記少なくとも一つの突出部を形成する段階は前記ゲートと同一物質で同一平面上に第１絶縁パターンを形成する段階と、前記保護膜パターンと同一物質で同一平面上に第２絶縁パターンを形成する段階と、を含むことを特徴とする。
前記透明電極パターンを形成する段階は前記ゲート絶縁膜及び保護パターンによって露出した前記画素領域の基板上に前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする。
本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法は前記第１及び第２絶縁パターンの間に半導体パターン及び金属層を形成する段階をさらに含むことを特徴とする。
前記少なくとも一つの突出部を形成する段階は前記保護膜パターンと同一物質で前記ゲート絶縁膜上に絶縁パターンを形成する段階を含むことを特徴とする。
前記透明電極パターンを形成する段階は前記保護膜パターンによって露出した前記画素領域のゲート絶縁膜上に前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする。
前記ソース/ドレインパターンと半導体パターンを形成する段階は前記ゲート絶縁膜上に半導体パターンを形成する段階と、前記半導体パターンが形成されたゲート絶縁膜上にソース/ドレインパターンを形成する段階と、を含むことを特徴とする。
前記ソース/ドレインパターンと半導体パターンを形成する段階は前記ソース/ドレインパターンに沿って、その下部に形成される半導体パターンとソース/ドレインパターンを同時に形成する段階を含むことを特徴とする。
本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法は前記ゲートラインと、前記ゲート絶縁膜と半導体パターンを間に置いて前記ゲートラインと重畳されるストレージ電極を含むストレージキャパシタを形成する段階をさらに含むことを特徴とする。
前記画素電極は前記保護膜パターンによって部分的に露出した前記ドレイン電極及びストレージ電極と電気的に接続されることを特徴とする。
前記保護膜パターンは無機絶縁物質及び有機絶縁物質の中からいずれかに形成されることを特徴とする。
前記保護膜パターンは無機絶縁物質からなる第１保護膜パターンと、前記第１保護膜パターン上に有機絶縁物質からなる第２保護膜パターンと、を含むことを特徴とする。
本発明の実施例に係る液晶表示パネルの製造方法は基板上に形成されたゲートライン、前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を決めるデータライン、前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタ、前記薄膜トランジスタのドレイン電極を露出させる保護パターン、前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部、前記薄膜トランジスタと接続されて前記保護膜パターンと突出部を除いた前記画素領域に形成される画素電極を含む薄膜トランジスタアレイ基板を用意する段階と、前記薄膜トランジスタアレイ基板と対向して前記突出部の間に形成されるスリットを持つ薄膜を含むカラーフィルターアレイ基板を用意する段階と、前記薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を合着する段階と、を含むことを特徴とする液晶表示パネルの製造方法、である。
前記カラーフィルターアレイ基板を用意する段階は前記画素領域を除いた他の上部基板上にブラックマットリックスを形成する段階と、前記ブラックマットリックスが形成された前記上部基板上にカラーフィルターを形成する段階と、前記カラーフィルターが形成された上部基板上に共通電極を形成する段階と、を含むことを特徴とする。
前記共通電極を形成する段階は前記突出部の間にスリットを持つ共通電極を形成する段階を含むことを特徴とする。
前記液晶はネガティブ型誘電率異方性を持つ液晶であることを特徴とする。
本発明に係る薄膜トランジスタアレイ基板、それを持つ液晶表示パネル、その製造方法及び液晶表示パネルの製造方法はリフトオフ方法を利用して画素領域に多数の突出部を形成することでマルチドメインを形成する。これによって、基板構造及び製造工程が単純化されて製造単価をもっと節減させることと同時に視野角が向上する。
［実施例］
以下、本発明の実施例を添付した図４乃至図１１を参照して詳しく説明する事にする。
図４は本発明の第１実施例に係る液晶表示パネルの薄膜トランジスタアレイ基板を図示した平面図で、図５は図４に図示された薄膜トランジスタアレイ基板をII-II’線に沿って切断して図示した断面図である。
図４及び図５に図示された薄膜トランジスタアレイ基板は下部基板８８の上にゲート絶縁パターン９０を間に置いて交差するように形成されたゲートライン５２及びデータライン５８と、その交差部ごとに形成された薄膜トランジスタ８０と、その交差構造によって規定された画素領域に形成された画素電極７２と、を具備する。及び、薄膜トランジスタアレイ基板は画素領域及び画素電極７２を横切って形成された少なくとも一つの突出部８５と、画素電極７２に接続されたストレージ電極６６と前段ゲートライン５２の重畳部に形成されたストレージキャパシタ７８と、ゲートライン５２に接続されるゲートパッド部(図示しない)と、データライン５８に接続されるデータパッド部(図示しない)と、を具備する。
薄膜トランジスタ８０はゲートライン５２に接続されたゲート電極５４と、データライン５８に接続されたソース電極６０と、画素電極７２に接続されたドレイン電極６２と、ゲート絶縁パターン９０を間に置いてゲート電極５４と重畳されてソース電極６０とドレイン電極６２の間にチャネル７０を形成する活性層９２と、を含む半導体パターンを具備する。このような薄膜トランジスタ８０はゲートライン５２に供給されるゲート信号に回答してデータライン５８に供給される画素電圧信号が画素電極７２に充電されて維持されるようにする。
半導体パターンはソース電極６０とドレイン電極６２の間のチャネル部を含みながら、ソース電極６０、ドレイン電極６２、データライン５８、そしてデータパッド６４と重畳されて、ストレージ電極６６と重畳される部分と一緒にゲート絶縁パターン９０を間に置いてゲートライン５２とは部分的に重畳されるように形成された活性層９２を具備する。そして、半導体パターンは活性層９２の上にソース電極６０、ドレイン電極６２、ストレージ電極６６、データライン５８、そしてデータパッド６４とのオーミック接触層のために形成されたオーミック接触層９４をさらに具備する。
画素電極７２は保護膜パターン９８の外部で露出した薄膜トランジスタ８０のドレイン電極６２及びストレージ電極６６と接続されることと同時に保護膜パターン９８及び突出部８５を除いた領域に形成される。画素電極７２は充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位する液晶が誘電異方性によって回転するようになって図示しない光源から画素電極７２を経由して入射される光を上部基板の方に透過させるようになる。
突出部８５はゲート絶縁パターン９０と保護膜パターン９８から構成されて、画素領域に対角線方向に互いに向き合う第１及び第２突出部と、前記第１及び第２突出部と交差された方向に互いに向き合う第３及び第４突出部と、を含むこともできる。一方、突出部８５の高さを高めるためにゲート絶縁パターン９０と保護膜パターン９８の間に半導体パターン及びソース/ドレインパターンがもっと形成されることができる。ここで、突出部８５の全高は０.５μm〜１.５μm位である。このような、突出部８５は画素領域を多数のマルチドメインに区分する役目をするようになる。
具体的に説明すると、突出部８５に沿って突出された配向膜の突出領域は液晶に印加される電場を歪曲させて単位画素内で液晶分子を多様に駆動させる。すなわち、液晶表示パネルに電圧を印加する時、歪曲された電場によるエネルギが液晶方向子を希望する方向に位置させるようになることで多数のマルチドメインを形成するようになる。
ストレージキャパシタ７８は前段ゲートライン５２と、ゲート絶縁パターン９０、活性層９２及びオーミック接触層９４を間に置いてそのゲートライン５２と重畳されて画素電極７２と接続されたストレージ電極６６から構成される。ここで画素電極７２は保護膜９８外部に露出したストレージ電極６６と接続される。このようなストレージキャパシタ７８は画素電極７２に充電された画素電圧が次の画素電圧が充電されるまで安定的に維持されるようにする。
ゲートライン５２はゲートパッド部８２を通じてゲートドライバ(図示しない)と接続される。データライン５８はデータパッド部８４を通じてデータドライバ(図示しない)と接続される。
このような構成を持つ薄膜トランジスタアレイ基板は３マスク工程に形成される。３マスク工程を利用した本発明の実施例に係る薄膜トランジスタアレイ基板製造方法はゲートパターンを形成するための第１マスク工程と、半導体パターン及びソース/ドレインパターンを形成するための第２マスク工程と、ゲート絶縁パターン９０と保護膜９８パターン、透明電極パターン及び突出部を形成するための第３マスク工程と、を含むようになる。
図６Ａ乃至図６Ｄは本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。
下部基板８８の上にスパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。引き継いで、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされる。これによって、図６Ａに図示されたところのようにゲートライン５２、ゲート電極５４を含むゲートパターンが形成される。ゲート金属ではCr、MoW、Cr/Al、Cu、Al(Nd)、Mo/Al、Mo/Al(Nd)、Cr/Al(Nd)などが単一層または二重層構造に利用される。
ゲートパターンが形成された下部基板８８上にPECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁層、非晶質シリコン層、n+非晶質シリコン層、そしてソース/ドレイン金属層が順次的に形成される。ゲート絶縁層の材料としては酸化シリコン(SiOx)または窒化シリコン(SiNx)などの無機絶縁物質が利用される。ソース/ドレイン金属としてはモリブデン(Mo)、チタン、タンタル、モリブデン合金(Mo alloy)などが利用される。
引き継いで、第２マスクを利用したフォトリソグラフィ工程とエッチング工程によってフォトレジストパターンが形成される。この場合、第２マスクでは薄膜トランジスタのチャネル部に回折露光部を持つ回折露光マスクを利用することによってチャネル部のフォトレジストパターンがソース/ドレインパターン部より低い高さを持つようにする。
引き継いで、フォトレジストパターンを利用した湿式エッチング工程によってソース/ドレイン金属層がパターニングされることでデータライン５８、ソース電極６０、そのソース電極６０と一体化されたドレイン電極６２、ストレージ電極６４を含むソース/ドレインパターンが形成される。
次いで、前記と同一なフォトレジストパターンを利用した乾式エッチング工程によってn+非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによってオーミック接触層９４と活性層９２が形成される。
そして、チャネル部で相対的に低い高さを持つフォトレジストパターンがアッシング工程によって除去された後、乾式エッチング工程によってチャネル部のソース/ドレインパターン及びオーミック接触層９４がエッチングされる。これによって、図６Ｂに図示されたところのようにチャネル部の活性層９２が露出してソース電極６０とドレイン電極６２が分離する。一方、後に形成される突出部８５の高さを高めるためにゲート絶縁膜９０aの上に半導体パターン及びソース/ドレイン金属層がもっと形成されることができる。
引き継いで、ストリップ工程によってソース/ドレインパターン部の上に残っているフォトレジストパターンが除去される。
ソース/ドレインパターンが形成された下部基板８８の上にスパッタリングなどの蒸着方法によってSiNx、SiOxのような無機絶縁物質や誘電常数が小さなアクリル系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される保護膜９８aが全面蒸着されて保護膜９８a上にフォトレジストが全面塗布される。以後、第３マスクを利用したフォトリソグラフィ工程で図６Ｃに図示されたところのようにフォトレジストパターン７１cが形成される。
引き継いで、フォトレジストパターン７１cをマスクで使って保護膜９８a及びゲート絶縁膜９０aがパターニングされることによって、この後に透明電極パターンが形成される領域を除いた領域にゲート絶縁パターン９０及び保護膜パターン９８が形成される。これによって、ゲート絶縁パターン９０及び保護膜パターン９８から構成された突出部８５が形成される。ここで、突出部８３の全高は０.５μm〜１.５μm位である。
引き継いで、フォトレジスタパターン７１cが残っている基板８８の上にスパッタリングなどの蒸着方法によって透明電極物質が全面蒸着される。透明電極物質としてはインジウムスズ酸化物 ITO)やスズ酸化物( TO)またはインジウム亜鉛酸化物( IZO)が利用される。透明電極物質が全面に蒸着された薄膜トランジスタアレイ基板でリフトオフ方法を利用したストリップ工程によってフォトレジストパターン７１cが除去される。この時、フォトレジストパターン７１cの上に蒸着された透明電極物質はフォトレジストパターン７１cが離れながら一緒に除去されて、図６Ｄに図示されたところのように画素電極７６を含む透明電極パターンが形成される。
上述したように３マスク工程によって形成された薄膜トランジスタアレイ基板に配向膜９９が塗布された後、カラーフィルターアレイ基板が合着されて液晶１００が注入されることで図７に図示されたところのように一つの液晶セルに液晶配向が異なる多数のマルチドメインが形成される。
このように、本発明の実施例に係る液晶表示パネル及びその製造方法は３マスク工程を採用して基板構造及び製造工程を単純化させることで製造単価をもっと節減させることができることと同時に収率を進めることができる。
また、本発明に係る液晶表示パネル及びその製造方法は画素領域に形成された多数の突出部によって多数のマルチドメインが形成されることで視野角が向上する。
図８Ａ乃至図９は本発明の他の実施例に係るVAモード液晶表示パネルを説明するための図面である。
先に、図８Ａ〜図８ＧはVAモード液晶表示パネルの製造方法を示す図面である。
まず、図８Ａに図示されたところのように、ガラスのような透明な絶縁物質からなってTFT領域と画素領域を含む第１基板１２０の上にゲート電極１０４を形成した後、前記第１基板１２０の全体にかけてゲート絶縁層１２２を形成する。前記ゲート電極１０４はAlやAl合金またはCuのような金属をスパッタリング方法や蒸着方法によって第１基板１２０ の全体にかけて積層した後、フォトレジストとマスクを利用したフォト工程によって形成されて、ゲート絶縁層１２２はSiNxやSiO2のような絶縁物質を CVD法によって積層することで形成する。
この時、ゲート電極１０４は前記のように単一金属層からなることもできるが、Al/Crのような二重階の構造で形成されることもできる。この場合、AlとCrを連続積層した後、フォト工程を進行することで前記ゲート電極１０４を形成することができるようになる。また、図面には図示しなかったが、前記ゲート電極１０４の形成の時、ゲートラインが同時に形成される。
以後、図８Ｂに図示されたところのように、前記ゲート絶縁膜１２２の上にSiのような半導体を積層してエッチングして半導体層１０５を形成した後、その上にソース電極１０６及びドレイン電極１０７を形成する。ソース電極１０６及びドレイン電極１０７を形成する時、データ電極１０２も同時に形成される。半導体層１０５はSiなどをCVD方法によって積層された後、エッチングして形成されて、ソース電極１０６及びドレイン電極１０７はAl、Al合金、Cu、Mo、Crなどの金属をスパッタリング方法や蒸着方法によって単一層または複數の階に積層してエッチングして形成される。ここで、半導体を積層してソース電極物質を連続的に積層した後、一つのマスクを利用してパターンすることで半導体層１０５、ソース電極１０６及びドレイン電極１０７、データ電極１０２を同時に形成することもできる。
引き継いで、図８Ｃに図示されたところのように、第１基板１２０の全体にかけてBCB(ベンゾシクロブテン)やフォトアクリルのような有機物質を積層して保護膜１２４を形成する。以後、図８Ｄに図示されたところのように保護膜１２４の上にフォトレジストを塗布してマスクで一部領域をブロッキングした状態で紫外線を照射した後現像して前記保護膜１２４の上にフォトレジストパターン１５０を形成する。この時、前記フォトレジストパターン１５０はTFT領域と画素領域及びデータライン１０２の上部に形成される。一方、保護膜１２４はゲート絶縁膜と同一な無機絶縁物質からなる無機保護膜と有機絶縁物質からなる有機保護膜の二重の階からなることもできる。この場合、図９Ａに図示されたところのように無機保護膜１２４bと同一物質の第２絶縁パターン１３９bと有機保護膜１２４aと同一物質の第１絶縁パターン１３９aからなる２階構造に形成される。または図９Ｂに図示されたところのようにゲート絶縁膜１２２と同一物質の第３絶縁パターン１３９c、無機保護膜１２４bと同一物質の第２絶縁パターン１３９bと有機保護膜１２４aと同一物質の第１絶縁パターン１３９aからなる３階構造に形成される。
その後、図８Ｅに図示されたところのように、前記フォトレジストパターン１５０で保護膜１２４をブロッキングした状態で前記保護膜１２４をエッチングして一部領域(すなわち、フォトレジストパターン１５０によってブロッキングされない領域)の保護膜１２４をとり除く。前記保護膜１２４の除去によって画素領域のゲート絶縁膜１２２が外部に露出する。また、TFT領域のドレイン電極１０７の一部も外部に露出する。引き継いで、スパッタリング方法や蒸着方法によってITOやIZOのような透明な導電物質を積層すると、フォトレジストパターン１５０の上部、ゲート絶縁膜１２２の上部及び外部に露出したドレイン電極１０７の上部に画素電極１１０が形成される。
引き継いで、図８Ｆに図示されたところのように、上部に電極１１０が形成されたフォトレジストパターン１５０をリフトオフさせると、前記TFT領域とデータライン１０２の上部には保護膜１２４が形成されるが、画素領域には一定幅の保護膜１３９を除きしては、他の保護膜１２４が皆除去される。 前記画素領域に形成された保護膜１３９がVAモード液晶表示素子の電界を歪曲して前記保護膜１３９と接する領域での電界を対称に形成する突出部である。すなわち、本発明では突出部１３９がBCBやフォトアクリルなどの有機物質からなるのに、前記突出部１３９は画素電極１１０から約１μm〜４μmの高さに形成されることが望ましい。この時、保護膜２２４が無機層と有機層からなる場合、前記突出部１３９も無機層と有機層からなる二重の階から構成されるであろう。
一方、図８Ｇに図示されたところのように、第２基板１３０にはCr/CrOxなどからなるブラックマットリックス１３２とR,G,Bのカラーフィルター層１３４が形成される。引き継いで、前記カラーフィルター層１３４の上にITOやIZOのような透明導電物質を積層して共通電極１３８を形成する。図面には図示しなかったが、前記カラーフィルター層１３４の上にはカラーフィルター層が形成された基板を平坦化するためにオーバーコート層または保護膜を形成することもできる。
前記にように製作された第２基板１３０をシーリング材によって第１基板１２０と合着した後、前記第１基板１２０と第２基板１３０の間にネガティブ型誘電率異方性を持つ液晶を注入して液晶層１４０を形成する。この時、第１基板１２０または第２基板１３０に液晶を積荷した後、前記第１基板１２０及び第２基板１３０を合着して液晶層を形成することもできる。
上記したところのように、本発明のVAモード液晶表示素子の製造方法ではドレイン電極が外部に露出するように保護膜１２４をエッチングした後、ゲート絶縁膜１２２とドレイン電極１０７の一部の上部に形成された画素電極１１０を除いた他の電極をフォトレジストパターンのリフトオフ時にとり除くので、画素電極用マスクが必要なくなる。また、突出部１３９が保護膜１２４と同時に形成されるので突出部１３９の形成用マスクが必要なくなる。したがって、本発明のVAモード液晶表示パネルの製造方法はリフトオフ方式を利用して別途のマスクなしに画素電極及び突出部を形成することで製造工程が単純化される。
図８Ｇに図示されたところのように、本発明に係るVAモード液晶表示パネルでは突出部１３９が保護膜１２４と同一な物質で第１基板１２０の画素領域に形成される。この突出部１３９は画素電極１１０と共通電極１３８の間に形成される電界(E)を歪曲して、突出部１３９を中心に電界(E)が対称されるようにする。したがって、前記電界に沿って配列される液晶分子も前記突出部１３９に沿って対称に配列されて、結局突出部１３９を中心に液晶分子の配向方向が異なる２個のドメインが形成される。
図面ではたとえ一つの突出部１３９が形成されて２個のドメインが形成されるが、第１基板１２０には複数個の突出部１３９が形成されて３個以上のドメインが形成されることもできる。
一方、画素電極１１０は図１０に図示されたところのようにゲート絶縁膜１２２ではない第１基板１２０の上に形成されることもできる。この場合、フォトレジストパターン１５０によって保護膜１２４とゲート絶縁膜１２２がエッチングされて画素電極１１０が第１基板１２０の上に形成される。この時にも、ドレイン電極１０７の一部領域の上に画素電極１１０が形成されて薄膜トランジスタを通じて入力される信号が前記画素電極１１０に印加される。また、突出部１３９はゲート絶縁膜１２２と保護膜１２４がエッチングされて形成される。すなわち、前記突出部１３９はゲート絶縁膜１２２及び保護膜１２４と同一な物質からなる。
図１１Ａ乃至図１２は本発明の他の実施例に係るVAモード液晶表示パネル及びその製造方法を示す図面である。
まず、図１１Ａに図示されたところのように、TFT領域と画素領域を含む第１基板２２０上にAlやAl合金、Cu、Crなどの単一層または複數の階からなるゲート電極２０４を形成した後、前記第１基板１２０の全体にかけてゲート絶縁膜２２２、半導体２０５a及び金属層２０６aを連続積層する。
引き継いで、図１１Ｂに図示されたところのように、前記金属層１０６aの上にフォトレジスト層２５０aを積層した後、回折マスクを使って紫外線を照射した後、現像すると、画素領域ではフォトレジストが除去されてTFT領域ではフォトレジストパターン２５０が形成される。この時、TFT領域に照射される光は回折マスクに形成されたスリットによってその強さが変わるから、ゲート電極２０４の上部のフォトレジストはその一部が除去される一方にゲート電極２０４の両側面の上部のフォトレジストはそのまま残っているようになって、厚さが異なるフォトレジストパターン２５０が形成される。
上記したフォトレジストパターン２５０で金属層２０５aをブロッキングした状態で、金属層２０５a及び半導体２０６aを連続エッチングすると、図１１Ｃに図示されたところのように、TFT領域には半導体層２０５と金属パターン２０６bが形成される。この時、データライン２０２bも形成されるのに、前記データライン２０２bの下部には半導体層２０２aが残っているようになる。その後、前記フォトレジストパターン２５０をアッシングすると、ゲート電極２０４の上部の薄い厚さのフォトレジストは除去される反面に、その両側のフォトレジストはその一部だけが除去される。
引き継いで、図１１Ｄに図示されたところのように、一部が除去されたフォトレジストパターン２５０を利用して金属パターン２０６bをエッチングして前記フォトレジストパターン２５０をとり除いて半導体層２０５の上にソース電極２０６及びドレイン電極２０７を形成する。その後、第１基板２２０の全体にかけてBCBやフォトアクリルのような有機物質または無機物質/有機物質を積層して保護膜２２４を形成して、その上にフォトレジストを積層して現像してフォトレジストパターン２５２を形成する。この時、前記フォトレジストパターン２５３はTFT領域と画素領域及びデータライン２０２bの上部に形成される。
その後、図１１Ｅに図示されたところのように、前記フォトレジストパターン２５２で保護膜２２４をブロッキングした状態で前記ゲート絶縁膜２２２と保護膜２２４をエッチングして一部領域のゲート絶縁膜２２２と保護膜２２４をとり除く。前記ゲート絶縁膜２２２と保護膜２２４とを除去することによって画素領域の第１基板２２０とTFT領域のドレイン電極２０７の一部が外部に露出する。引き継いで、スパッタリング方法や蒸着方法によってITOやIZOのような透明な導電物質を積層してフォトレジストパターン２５２の上部、第１基板２２０の画素領域及び外部に露出したドレイン電極２０７の上部に画素電極２１０を形成する。
引き継いで、図１１Ｆに図示されたところのように、フォトレジストパターン１５０をリフトオフさせれば、前記TFT領域とデータライン２０２の上部に保護膜２２４が形成されて画素領域には一定幅の突出部２３９が形成される。この時、突出部２３９はゲート絶縁膜２２２と保護膜２２４がエッチングされて生じた二重の階からなる。
一方、図１１Ｇに図示されたところのように、第２基板２３０にはブラックマットリックス２３２とR,G,Bのカラーフィルター層２３４が形成される。引き継いで、前記カラーフィルター層２３４の上にITOやIZOのような透明導電物質を積層して共通電極２３８を形成した後、前記第１基板２２０と第２基板２３０をシーリング材によって合着して前記第１基板２２０と第２基板２３０の間に液晶層１４０を形成してVAモード液晶表示パネルを完成する。
前記の通りに、この実施例のVAモード液晶表示パネルではゲート電極用マスク、半導体層２０５及びソース/ドレイン電極(２０６,２０７)用のマスク、有機保護膜２２４のパターン用のマスクなどの全３個のマスクが使われる。すなわち、３-マスク工程である。したがって、従来の液晶表示素子の製造方法に比べて３個のマスクを減少させることができるようになる。また製造方法が従来に比べて大幅に簡素化される。
一方、この実施例によって製作された図１０ＧのVAモード液晶表示パネルは図１０に図示されたVAモードの液晶表示素子とは同一な構造からなる。したがって、画素領域に形成された少なくとも一つの突出部２３９によって画素領域が対称である電界を持つ複数のドメインに分割されて視野角特性を進めることができるようになる。また、この実施例のVAモード液晶表示パネルは図８Ｇに図示された構造に形成されることもできる。すなわち、画素領域の画素電極２１０がゲート絶縁膜２２２の上に形成される構造に形成されることもできる。この場合、図１1Ｇに図示されたところのようにフォトレジストパターン２５２によって保護膜２２４だけがエッチングされるという点を除きしては、図１１Ａ乃至図１１Ｇとは同一な工程からなる。
図１２は本発明に係るVAモード液晶表示パネルの他の構造を示す図面である。図６Ｇ及び図８Ｇに図示されたVAモード液晶表示パネルでは第１基板に保護膜またはゲート絶縁膜/保護膜からなる突出部が形成されて液晶層に印加される電界を歪曲させる。反面、図１２に図示された構造のVAモード液晶表示パネルでは第１基板２２０に保護膜２２４またはゲート絶縁膜/保護膜(２２２、２２４)からなる突出部２３９が形成されているだけではなく第２基板２３０には共通電極２３８の一部が除去されたスリット(２７２a,２７２b)が形成されている。
前記スリット(２７２a,２７２b)は突出部２３９と同じく画素領域内の電界を歪曲して視野角特性を改善すためのもので、共通電極２３８を形成した後フォト工程によってエッチングすることで形成される。したがって、この構造のVAモード液晶表示パネルではスリット形成用マスクがもう一つ必要になるので、５-マスクまたは４-マスク工程になる。
突出部２３９とスリット(２７２a,２７２b)はそれぞれ画素領域を複数のドメインに区分することで、互いに対向する位置に形成されない。図１１では一つの突出部２３９と二つのスリット(２７２a,２７２b)によって４個のドメインが形成されることを分かる。このような突出部２３９とスリット(２７２a,２７２b)はその個数が限定されるのではなく、それぞれ画素領域に少なくとも一つ以上形成されて画素内に必要な個数のドメインを形成することができるようになる。
以上説明した内容を通じて当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能である。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならない。
通常的な薄膜トランジスタアレイ基板の一部分を図示した平面図である。 図１に図示された薄膜トランジスタアレイ基板をＩ−Ｉ’線に沿って切断して図示した断面図である。 図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。 図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。 図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。 図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図である。 本発明の実施例に係る薄膜トランジスタアレイ基板を図示した平面図である。 図４に図示された薄膜トランジスタアレイ基板をＩＩ−ＩＩ’線に沿って切断して図示した断面図である。 本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明の実施例に係る薄膜トランジスタアレイ基板の製造方法を示す断面図である。 マルチドメインによる液晶配向を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示素子の製造方法を示す図面である。 ２階構造の保護層を持つ本発明に係る垂直配向モード液晶表示パネルを示す断面図である。 ３階構造の保護層を持つ本発明に係る垂直配向モード液晶表示パネルを示す断面図である。 本発明に係る垂直配向モード液晶表示パネルの他の構造を示す断面図である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明の他の実施例に係る垂直配向モード液晶表示パネルの製造方法を示す図面である。 本発明に係る垂直配向モード液晶表示素子の他の構造を示す断面図である。
符号の説明
２, ５２: ゲートライン
４, ５８: データライン
６, ８０ : 薄膜トランジスタ
８, ５４: ゲート電極
１０,６０ : ソース電極
１２, ６２: ドレイン電極
１４, ９２: 活性層
１６, ２４: コンタクトホール
１８, ７２: 画素電極
２０, ７８: ストレージキャパシタ
２２, ６６: ストレージ電極
４２, ８８: 下部基板
４４, ９０a: ゲート絶縁膜
４８, ９４: オーミック接触層
５０, ９８a: 保護膜
６４: データパッド
８５, １１３: 突出部
９０: ゲート絶縁パターン
９８: 保護膜パターン
９９: 配向膜

Claims (40)

  1. 基板上に形成されたゲートラインと、
    前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を規定するデータラインと、
    前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタと、
    前記薄膜トランジスタのドレイン電極を露出させる保護膜パターンと、前記画素領域を液晶配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部と、
    前記薄膜トランジスタと接続されて前記保護パターンと突出部を除いた前記画素領域に形成される画素電極と、
    を具備することを特徴とする薄膜トランジスタアレイ基板。
  2. 前記少なくとも一つの突出部は前記画素領域の対角線方向に形成されたことを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
  3. 前記少なくとも一つの突出部は前記対角線方向に互いに向き合う第１及び第２突出部と、前記第１及び第２突出部と交差された方向に互いに向き合う第３及び第４突出部と、を含むことを特徴とする請求項２記載の薄膜トランジスタアレイ基板。
  4. 前記少なくとも一つの突出部は少なくとも一階の絶縁パターンから形成されたことを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
  5. 前記少なくとも一階の絶縁パターンは前記ゲート絶縁膜と同一物質で同一平面上に形成された第１絶縁パターンと、前記保護膜パターンと同一物質で同一平面上に形成された第２絶縁パターンと、を含むことを特徴とする請求項４記載の薄膜トランジスタアレイ基板。
  6. 前記画素電極は前記ゲート絶縁膜及び保護膜パターンによって露出した前記画素領域の基板上に形成されることを特徴とする請求項５記載の薄膜トランジスタアレイ基板。
  7. 前記第１及び第２絶縁パターンの間には形成された半導体パターン及び金属層が形成されたことを特徴とする請求項５記載の薄膜トランジスタアレイ基板。
  8. 前記少なくとも一階の絶縁パターンは前記保護膜パターンと同一物質で前記絶縁膜上に形成された絶縁パターンを含むことを特徴とする請求項４記載の薄膜トランジスタアレイ基板。
  9. 前記画素電極は前記保護膜パターンによって露出した前記画素領域のゲート絶縁膜上に形成されることを特徴とする請求項８記載の薄膜トランジスタアレイ基板。
  10. 前記突出部の高さは０.５μm〜１.５μm位であることを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
  11. 前記突出部の高さは前記画素電極から１μm〜４μmであることを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
  12. 前記薄膜トランジスタは前記ゲートラインと接続されたゲート電極と、前記データラインと接続されたソース電極と、前記ソース電極と向き合うドレイン電極と、前記ソース電極とドレイン電極の間に形成されたチャネルとを含む半導体パターンと、を具備することを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
  13. 前記半導体パターンは前記ソース及びドレイン電極に沿って、その下部に形成されることを特徴とする請求項１２記載の薄膜トランジスタアレイ基板。
  14. 前記ゲートラインと、前記ゲート絶縁膜と半導体パターンを間に置いて前記ゲートラインと重畳されるストレージ電極と、を含むストレージキャパシタをさらに具備することを特徴とする請求項１２記載の薄膜トランジスタアレイ基板。
  15. 前記画素電極は前記保護膜パターンによって部分的に露出した前記ドレイン電極及び前記ストレージ電極と電気的に接続されることを特徴とする請求項１４記載の薄膜トランジスタアレイ基板。
  16. 前記保護膜パターンは無機絶縁物質及び有機絶縁物質の中からいずれかから形成されることを特徴とする請求項１及び４中、いずれかの記載の薄膜トランジスタアレイ基板。
  17. 無機絶縁物質からなる第１保護膜パターンと、前記第１保護膜パターン上に有機絶縁物質からなる第２保護膜パターンと、をさらに具備することを特徴とする請求項１及び４中、いずれかの記載の薄膜トランジスタアレイ基板。
  18. 基板上に形成されたゲートライン、
    前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を規定するデータライン、
    前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタ、
    前記薄膜トランジスタのドレイン電極を露出させる保護膜パターン、
    前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部、
    前記薄膜トランジスタと接続されて前記保護パターンと突出部を除いた前記画素領域に形成される画素電極を含む薄膜トランジスタアレイ基板と、
    前記薄膜トランジスタアレイ基板と対向して前記突出部の間に形成されるスリットを持つ薄膜を含むカラーフィルターアレイ基板と、
    を具備することを特徴とする液晶表示パネル。
  19. 前記カラーフィルターアレイ基板は前記画素領域を除いた他の上部基板上に形成されるブラックマットリックスと、前記ブラックマットリックスが形成された前記上部基板上に形成されるカラーフィルターと、前記カラーフィルターが形成された上部基板上に形成される共通電極と、をさらに具備することを特徴とする請求項１８記載の液晶表示パネル。
  20. 前記薄膜は前記スリットを持つ前記共通電極であることを特徴とする請求項１９記載の液晶表示パネル。
  21. 前記液晶はネガティブ型誘電率異方性を持つ液晶であることを特徴とする請求項１８記載の液晶表示パネル。
  22. 基板上に薄膜トランジスタのゲート電極と、前記ゲート電極と接続されたゲートラインを含むゲートパターンとを形成する段階と、
    前記ゲートパターンが形成された基板上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に前記薄膜トランジスタのソース電極及びドレイン電極、前記ゲートラインと交差して画素領域を規定するデータライン、前記データラインを含むソース/ドレインパターンと前記ソース及びドレイン電極の間のチャネルを成す半導体パターンを形成する段階と、
    前記画素領域に透明電極パターンを形成する段階と、前記透明電極パターンが形成された領域を除いた領域に保護膜パターンを形成する段階と、
    前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部を形成する段階と、
    を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  23. 前記少なくとも一つの突出部は前記画素領域の対角線方向に形成することを特徴とする請求項２２記載の薄膜トランジスタアレイ基板の製造方法。
  24. 前記少なくとも一つの突出部を形成する段階は前記対角線方向に互いに向き合う第１及び第２突出部と、前記第１及び第２突出部と交差された方向に互いに向き合う第３及び第４突出部と、を形成する段階を含むことを特徴とする請求項２３記載の薄膜トランジスタアレイ基板の製造方法。
  25. 前記少なくとも一つの突出部を形成する段階は少なくとも一階の絶縁パターンからなる少なくとも一つの突出部を形成する段階を含むことを特徴とする請求項２２記載の薄膜トランジスタアレイ基板の製造方法。
  26. 前記少なくとも一つの突出部を形成する段階は前記ゲート絶縁膜と同一物質で同一平面上に第１絶縁パターンを形成する段階と、前記保護膜パターンと同一物質で同一平面上に第２絶縁パターンを形成する段階と、を含むことを特徴とする請求項２５記載の薄膜トランジスタアレイ基板の製造方法。
  27. 前記透明電極パターンを形成する段階は前記ゲート絶縁膜及び保護膜パターンによって露出した前記画素領域の基板上に前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする請求項２６記載の薄膜トランジスタアレイ基板の製造方法。
  28. 前記第１及び第２絶縁パターンの間に半導体パターン及び金属層を形成する段階をさらに含むことを特徴とする請求項２６記載の薄膜トランジスタアレイ基板の製造方法。
  29. 前記少なくとも一つの突出部を形成する段階は前記保護膜パターンと同一物質で前記ゲート絶縁膜上に絶縁パターンを形成する段階を含むことを特徴とする請求項２５記載の薄膜トランジスタアレイ基板の製造方法。
  30. 前記透明電極パターンを形成する段階は前記保護膜パターンによって露出した前記画素領域のゲート絶縁膜上に前記ドレイン電極と接続される画素電極を形成する段階を含むことを特徴とする請求項２９記載の薄膜トランジスタアレイ基板の製造方法。
  31. 前記ソース/ドレインパターンと半導体パターンを形成する段階は前記ゲート絶縁膜上に半導体パターンを形成する段階と、前記半導体パターンが形成されたゲート絶縁膜上にソース/ドレインパターンを形成する段階と、を含むことを特徴とする請求項２２記載の薄膜トランジスタアレイ基板の製造方法。
  32. 前記ソース/ドレインパターンと半導体パターンを形成する段階は前記ソース/ドレインパターンに沿って、その下部に形成される半導体パターンとソース/ドレインパターンを同時に形成する段階を含むことを特徴とする請求項２２記載の薄膜トランジスタアレイ基板の製造方法。
  33. 前記ゲートラインと、前記ゲート絶縁膜と半導体パターンを間に置いて前記ゲートラインと重畳されるストレージ電極を含むストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項２２記載の薄膜トランジスタアレイ基板の製造方法。
  34. 前記画素電極は前記保護膜パターンによって部分的に露出した前記ドレイン電極及び前記ストレージ電極と電気的に接続されることを特徴とする請求項３３記載の薄膜トランジスタアレイ基板の製造方法。
  35. 前記保護膜パターンは無機絶縁物質及び有機絶縁物質の中からいずれかに形成されることを特徴とする請求項２２及び２５中、いずれかの記載の薄膜トランジスタアレイ基板の製造方法。
  36. 前記保護膜パターンは無機絶縁物質からなる第１保護膜パターンと、前記第１保護膜パターン上に有機絶縁物質からなる第２保護膜パターンと、を含むことを特徴とする請求項２２及び２５中、いずれかの記載の薄膜トランジスタアレイ基板の製造方法。
  37. 基板上に形成されたゲートライン、前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を規定するデータライン、前記ゲートライン及びデータラインの交差部に形成される薄膜トランジスタ、前記薄膜トランジスタのドレイン電極を露出させる保護膜パターン、前記画素領域を液晶の配向が互いに異なる多数個の領域に区分する少なくとも一つの突出部、前記薄膜トランジスタと接続されて前記保護膜パターンと突出部を除いた前記画素領域に形成される画素電極を含む薄膜トランジスタアレイ基板を用意する段階と、
    前記薄膜トランジスタアレイ基板と対向して前記突出部の間に形成されるスリットを持つ薄膜を含むカラーフィルターアレイ基板を用意する段階と、
    前記薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を合着する段階と、
    を含むことを特徴とする液晶表示パネルの製造方法。
  38. 前記カラーフィルターアレイ基板を用意する段階は前記画素領域を除いた他の上部基板上にブラックマットリックスを形成する段階と、前記ブラックマットリックスが形成された前記上部基板上にカラーフィルターを形成する段階と、前記カラーフィルターが形成された上部基板上に共通電極を形成する段階と、を含むことを特徴とする請求項３７記載の液晶表示パネルの製造方法。
  39. 前記共通電極を形成する段階は前記突出部の間にスリットを持つ共通電極を形成する段階を含むことを特徴とする請求項３８記載の液晶表示パネルの製造方法。
  40. 前記液晶はネガティブ型誘電率異方性を持つ液晶であることを特徴とする請求項３７記載の液晶表示パネルの製造方法。
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