JP2005093995A - マルチレベルのメタライゼーションにおける集積回路のキャパシタ - Google Patents

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Abstract

【課題】 フィギュア・オブ・メリットを減少させることなく、高ｋ誘電体材料の使用に適合する集積回路のキャパシタ構造体を得ること。
【解決手段】 集積回路のキャパシタが半導体１０上に第１の誘電体層２５を形成することによって形成される。銅の構造体３５が第１の誘電体層２５に形成され、また第２の誘電体層８０が銅の構造体３５上に形成される。金属含有層９０が第２の誘電体層８０と銅の構造体３５上に形成され、そして平坦な面が金属含有層９０と第２の誘電体層８０の一部を除去することによって形成される。
【選択図】 図２

Description

本発明は、一般に集積回路のキャパシタの分野に関し、特に、集積回路のキャパシタ用の新規な構造及びマルチレベルのメタライゼーションを有する集積回路にキャパシタを形成する方法に関する。
アナログおよび混合信号集積回路上の高精度のキャパシタに対するニーズがしばしばある。アナログ−ディジタル変換器およびフィルタは、これらの精度のキャパシタを必要とする多くの形式の集積回路中の２つである。現在これらキャパシタの殆どは、２つの金属層の間に挟まれた誘電体層を有している。従来技術により形成された代表的なキャパシタが図１に示されている。良く知られた方法を用いて、銅の層３０が誘電体層２０に形成されている。誘電体層２０は、集積回路を有するいろいろなエレクトロニックデバイスを含む半導体１０上に形成される。半導体１０と誘電体２０の間に配置された多くの追加の層がある。これらの追加の層は、誘電体層や金属層ばかりでなく、集積回路にとって必要とされる他の形式の追加の層を有する。半導体１０におけるエレクトロニックデバイスおよび半導体１０と誘電体層２０の間に配置された全ての追加の層は、明りょうにするために、図１から省略されている。
誘電体層４０が図１に示された銅の層３０上に形成され、キャパシタ誘電体として機能する。銅の層３０は、キャパシタのプレート(電極板)の１つとして機能する。金属の層５０が誘電体層４０および銅の層３０上に形成され、パターン化され、そしてキャパシタの他のプレートとして機能する。金属の層５０は、通常、例えばタンタル又は窒化タンタルのような金属を有する。金属の層５０は、ブランケットの金属層を最初に形成することによって形成される。その後、パターン化されたホトレジスト層がブランケット金属層の一部および図１に示されたパターン化された層５０を形成するためにエッチングされた金属の覆われていない部分に形成される。
集積回路のキャパシタを形成する上述の方法は、多くの欠点を有している。第１に、全体の金属の相互接続構造（キャパシタ構造を有する）に対して生じるフィギュア・オブ・メリット(FOM)が低下する。更に、プロセスは、キャパシタの誘電体層を形成するために、例えば酸化ハフニウムのような高ｋ誘電体材料の使用に役立たない。
従って、フィギュア・オブ・メリットを低下させず、高ｋ誘電体材料の使用に適合する集積回路のキャパシタ構造に対するニーズがある。
高いＦＯＭを有する集積回路のキャパシタを形成する方法が示される。この方法は、半導体上に誘電体の層を形成するステップを有する。銅の構造がこの誘電体層に形成され、キャパシタのプレートとして機能する。第１の誘電体層が銅の構造上に形成され、そして金属含有層が誘電体層および銅の構造体上に形成される。第１の誘電体層および金属含有層を除去することによって、平坦な表面が形成される。銅の構造体上に残っている第１の誘電体層の領域は、キャパシタの誘電体として機能する。第１の誘電体層および銅の構造体上に残っている金属含有層の領域は、キャパシタのプレートとして機能する。
本発明の一つの実施例において、化学的機械研磨が用いられて、平坦な表面を形成する。本発明の他の実施例においては、第２の金属含有層が平坦な表面を形成する前に（第１の）金属含有層上形成される。この実施例では、キャパシタのプレートは、第１の金属含有層および第２の金属含有層の組み合わせから形成される。
本発明の以下の説明は、図２(a)乃至図３(c)について行なうけれども、本発明は、多くの半導体デバイス構造に利用することができる。本発明の方法は、精密な集積回路キャパシタを形成する解決手段を提供する。
本発明の実施例を図２(a)乃至図２(c)を参照して説明する。図２(a)を参照すると、半導体１０が設けられている。この半導体は多くのエレクトロニックデバイス、例えばトランジスタ、抵抗、ダイオードなどを含む。これらのエレクトロニックデバイスは、多くの既知の方法を用いて半導体１０に形成される。エレクトロニックデバイスは、明りょうにするために全ての図面から省略されている。
図２(a)に示されるように、誘電体層２５が半導体１０上に形成される。明りょうにするために図面から省略されているけれども、半導体１０と誘電体２５の間に多くの追加の層が形成される。一つの実施例において、誘電体層２５は、二酸化シリコン、あらゆるスピン・オン・グラス(spin-on-glass: SOG)（例えば、シロキサン、シルセスキオキサン、かご型シルセスキオキサン)、キセロゲル、有機珪酸ガラス(OSG)、フッ化珪酸ガラス(FSG)または他のあらゆる適切な材料を有することができる。既知の半導体処理方法を用いて、銅の構造体３５が誘電体層２５に形成される。銅の構造体は、集積回路のキャパシタの第１プレートとして機能する。
銅の構造体３５の形成に続いて、バリア層６０が誘電体層２５と銅の構造体３５上に形成される。一つの実施例では、このバリア層６０は、窒化シリコン、酸素含有炭化シリコン(SiCO)、窒素含有炭化シリコン(SiCN)、または他のあらゆる適切な材料を含むことができる。バリア層は、約１００〜２０００Åの範囲にある厚さに形成されることができる。このバリア層６０の形成に続いて、図２(a)に示されるように、パターン化されたホトレジスト７０が形成される。このパターン化されたホトレジストは、図２(a)に示されるバリア層６０の露出した(すなわち、被膜のない)領域の除去の間エッチングマスクとして用いられる。
図２(b)に示されるように、バリア層６０の露出した領域のエッチングおよびパターン化されたホトレジスト７０の除去に続いて、銅の構造３５の露出した領域およびバリア層６０の残りの領域上に、誘電体層８０が形成される。一つの実施例では、誘電体層８０は、窒化シリコン、酸化シリコン、酸化ハフニウム、シリコンオキシナイトライド、酸化アルミニウム、またはまたは他のあらゆる適切な材料を含むことができる。誘電体層８０の形成に続いて、金属含有層９０が誘電体層上に形成される。一つの実施例では、この金属含有層は、タンタル、窒化タンタル、銅、アルミニウム、チタン、窒化チタン、または他のあらゆる適切な材料を含むことができる。
図２(b)に示される構造体の形成に続いて、その構造体は、図２(c)に示される構造体を生じるバリア層６０の上面のレベルまで平坦化される。バリア層６０の上面のレベルまで構造体を平坦化することは、誘電体層８０の一部、金属含有層９０の一部、および平面の形成の除去を生じる。構造体の平坦化は、多くの方法を用いて行なうことができる。本発明の一つの実施例では、この構造体は、化学的機械研磨(CMP)を用いて平坦化される。ＣＭＰプロセスにおいて、金属含有層９０および誘電体層８０の必要な部分を除去するために、研磨パッドおよびスラリーが用いられ、キャパシタ構造を形成する。
上述したように、銅の構造体３５は、キャパシタのプレートとして機能する。図２(c)に示される誘電体層の残りの部分はキャパシタの誘電体として機能し、そして金属含有層９０の残りの部分は、キャパシタの他のプレーとして機能する。この構造の平坦化に続いて、集積回路は、既知の処理方法を用いて完成されることができる。図２(c)に示される、その結果生じたキャパシタ構造は、ＦＯＭを減少しないし、代わりの高ｋ誘電体材料の使用によってキャパシタの誘電体を形成することを可能にする。
本発明の更なる実施例が図３(a)乃至図３(c)に示されている。図３(a)を参照すると、半導体１０が設けられている。この半導体は、多くのエレクトロニックデバイス、例えばトランジスタ、抵抗、ダイオードなどを含む。これらのエレクトロニックデバイスは、多くの既知の方法を用いて半導体１０に形成されることができる。エレクトロニックデバイスは、明りょうにするために全ての図面から省略される。明りょうにするために図面から省略されるけれども、半導体１０と誘電体層２５の間に多くの追加の層を形成することができる。
一つの実施例において、誘電体層２５は、二酸化シリコン、あらゆるスピン・オン・グラス(spin-on-glass: SOG)（例えば、シロキサン、シルセスキオキサン、かご型シルセスキオキサン)、キセロゲル、有機珪酸ガラス(OSG)、フッ化珪酸ガラス(FSG)または他のあらゆる適切な材料を有することができる。既知の半導体処理方法を用いて、銅の構造体３５が誘電体層２５に形成される。銅の構造体は、集積回路のキャパシタの第１プレートとして機能する。
銅の構造体３５の形成に続いて、バリア層６０が誘電体層２５と銅の構造体３５上に形成される。一つの実施例では、このバリア層６０は、窒化シリコン、酸素含有炭化シリコン(SiCO)、窒素含有炭化シリコン(SiCN)、または他のあらゆる適切な材料を含むことができる。バリア層は、約１０〜２０００Åの範囲にある厚さに形成されることができる。
このバリア層６０の形成に続いて、誘電体層１００がバリア層６０上に形成される。一つの実施例では、この誘電体層１００、二酸化シリコン、あらゆるスピン・オン・グラス(spin-on-glass: SOG)（例えば、シロキサン、シルセスキオキサン、かご型シルセスキオキサン)、キセロゲル、有機珪酸ガラス(OSG)、フッ素化珪酸ガラス(FSG)または他のあらゆる適切な材料を有することができる。
誘電体層１００の形成に続いて、図３(a)に示されるように、パターン化されたホトレジスト１１０が形成される。図３(a)に示されるように、このパターン化されたホトレジスト１１０は、誘電体層１００およびバリア層６０の露出した(すなわち、被覆されない)領域の除去の間エッチングマスクとして用いられる。
図３(b)に示されるように、バリア層６０および誘電体層１００のマスクされない領域のエッチング続いて、パターン化されたホトレジスト１１０が除去される。誘電体層１２０が銅の構造体３５の露出した領域およびバリア層６０、誘電体層１００の残りの領域上に形成される。一つの実施例では、第２の誘電体層１２０は、窒化シリコン、酸化シリコン、酸化ハフニウム、シリコンオキシナイトライド、酸化アルミニウム、または他の全ての適切な誘電体材料を含むことができる。
誘電体層１２０の形成に続いて、金属含有層１３０が誘電体層１２０上に形成される。一つの実施例では、金属含有層１３０は、タンタル、窒化タンタル、銅、アルミニウム、チタン、窒化チタン、または他の全ての適切な金属を含むことができる。
金属含有層１３０の形成に続いて、図３(b)に示されるように、第２の金属含有層１４０が金属含有層１３０上に形成される。一つの実施例では、第２の金属含有層１４０は、タンタル、窒化タンタル、銅、アルミニウム、チタン、窒化チタン、または他の全ての適切な金属を含むことができる。
図３(b)に示される構造体の形成に続いて、この構造体は、図３(c)に示されるように、誘電体層１００の上面のレベルまで平坦化される。誘電体層１００の上面レベルまでこの構造体を平坦化することは、第２の金属含有層１４０の一部、金属含有層１３０の一部、誘電体層１２０の一部、および平坦な面の形成の除去を生じる。この構造体の平坦化は、多くの方法を用いて行なうことができる。本発明の一つの実施例では、構造体は化学的機械研磨(ＣＭＰ)を用いて平坦化することができる。
ＣＭＰプロセスにおいて、第２の金属含有層１４０、金属含有層１３０および誘電体層１２０の必要な部分を除去するために、研磨パッドおよびスラリーが用いられ、キャパシタ構造を形成する。上述したように、銅の構造体３５は、キャパシタのプレートとして機能する。図３(c)に示される誘電体層１２０の残りの部分は、キャパシタの誘電体として機能し、金属含有層１３０と第２の金属含有層１４０の残りの部分は、キャパシタの他のプレートとして機能する。
平坦なプロセスに続いて、第２のバリア層１５０をキャパシタ構造体上に形成することができる。一つの実施例では、第２のバリア層１５０は、窒化シリコン、酸素含有炭化シリコン(SiCO)、窒素含有炭化シリコン(SiCN)、又はあらゆる他の適切な材料を含むことができる。
第２のバリア層１５０の形成に続いて、誘電体層１６０が第２のバリア層上に形成される。一つの実施例では、誘電体層１６０は、二酸化シリコン、あらゆるスピン・オン・グラス(spin-on-glass: SOG)（例えば、シロキサン、シルセスキオキサン、かご型シルセスキオキサン)、キセロゲル、有機珪酸ガラス(OSG)、フッ化珪酸ガラス(FSG)、または他のあらゆる適切な材料を有することができる。
誘電体層１６０の形成に続いて、既知の方法を用いて、集積回路は完成される。図３(c)に示された、その結果生じたキャパシタ構造体は、ＦＯＭを減少しないし、代わりの高ｋ誘電体材料の使用によってキャパシタの誘電体を形成することを可能にする。
本発明は、実施例を参照して説明したが、この説明は、限定する意味で解釈されることを意図しない。実施例のいろいろな変更および組み合わせばかりでなく、本発明の他の実施例は、本説明を参照すれば当業者に明らかであろう。従って、請求項は、あらゆる変更および実施例を含むことが意図される。
従来技術による集積回路のキャパシタの断面図を示す。 (ａ)乃至(ｃ)は本発明の実施例を示す断面図である。 (ａ)乃至(ｃ)は本発明の他の実施例を示す断面図である。

Claims (5)

  1. キャパシタを形成する方法であって、
    半導体を設けるステップと、
    前記半導体上に第１の誘電体層を形成するステップと、
    前記第１の誘電体に銅の構造体を形成するステップと、
    前記銅の構造体上に第２の誘電体層を形成するステップと、
    前記第２の誘電体層上に金属含有層を形成するステップと、
    前記第２の誘電体層および金属含有層の一部を除去することによって平坦な面を形成するステップと、
    を有する方法。
  2. 前記第２の誘電体層は、窒化シリコン、酸化シリコン、酸化ハフニウム、シリコンオキシナイトライド、および酸化アルミニウムから成るグループから選択された材料から成ることを特徴とする請求項１に記載の方法。
  3. 前記金属含有層は、タンタル、窒化タンタル、銅、アルミニウム、チタン、および窒化チタンから成るグループから選択された材料から成ることを特徴とする請求項１に記載の方法。
  4. 前記平坦な面を形成するステップは、化学的機械研磨を含むことを特徴とする請求項３に記載の方法。
  5. 前記金属含有層を形成するステップは、
    前記第２の誘電体層上に第１の金属含有層を形成するステップと、
    前記第１の金属含有層上に第２の金属含有層を形成するステップと、
    を有し、
    前記平坦な面を形成するステップは、前記第２の誘電体層、前記第１の金属含有層、及び前記第２の金属含有層の一部を除去することによって、平坦な面を形成するステップを有することを特徴とする請求項１に記載の方法。
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