JP2005086342A - 半導体スイッチを用いた増幅装置 - Google Patents

Abstract

【課題】半導体スイッチを用いた増幅装置において、半導体スイッチの端子間容量に起因する問題を解消する。
【解決手段】オペアンプと、少なくとも１つの回路をオペアンプの入力端子に選択的に接続する半導体スイッチと、遮断状態にある半導体スイッチの両端を仮想短絡する手段と、を備えることを特徴とする増幅装置。およびオペアンプと、その一端が前記オペアンプの反転入力端子に接続された半導体スイッチと、遮断状態にある前記半導体スイッチの他端を前記オペアンプの非反転入力端子と同電位にする手段と、を備えることを特徴とする反転増幅装置。
【選択図】図１Ｂ

Description

スイッチを用いた増幅装置に係り、特に、半導体スイッチを用いた増幅装置に関する。

スイッチを用いる増幅装置には、可変利得増幅装置や信号切替増幅装置などがある。それらの増幅装置で用いられるスイッチには、リードリレーなどのメカニカルスイッチと半導体スイッチとがある。メカニカルリレーは、半導体スイッチに比べて、サイズが大きく寿命が短い。一方、半導体スイッチは、サイズが小さく寿命が長い。しかし、半導体スイッチは、可変増幅装置または信号切替装置において、以下のような問題を生じさせる。まず、半導体スイッチのオン抵抗は、ゲインエラーの原因となる。また、半導体スイッチのオン抵抗の非線形性は、高調波歪みの原因となる。さらに、半導体スイッチの端子間容量は、高周波におけるオフアイソレーション低下の原因となる。またさらに、半導体スイッチの端子間容量の非線形性は、高調波歪みの原因となる。なお、半導体スイッチの端子間容量とは、伝送路端子の端子間容量である。

最近では、上記の問題の幾つかが解消された増幅装置が提案されている（例えば、特許文献１を参照。）。

特開２００１−２９８３３７号公報

しかし、依然として、半導体スイッチの端子間容量に起因する問題が解消されていない。

そこで、本発明は、半導体スイッチを用いた増幅装置において、半導体スイッチの端子間容量に起因する問題を解消することを目的とする。また、本発明は、半導体スイッチを用いた増幅装置において、端子間容量に起因する問題を解消しつつ、入力インピーダンス整合を容易にすることも目的とする。

本発明は、上記の目的を達成するためになされたものである。すなわち、本第一の発明は、増幅装置であって、オペアンプと、少なくとも１つの回路を前記オペアンプの入力端子に選択的に接続する半導体スイッチと、遮断状態にある前記半導体スイッチの両端を仮想短絡する手段と、を備えることを特徴とするものである。

また、本第二の発明は、反転増幅装置であって、オペアンプと、その一端が前記オペアンプの反転入力端子に接続された半導体スイッチと、遮断状態にある前記半導体スイッチの他端を前記オペアンプの非反転入力端子と同電位にする手段と、を備えることを特徴とするものである。

本発明によれば、半導体スイッチを用いた増幅装置において、半導体スイッチの端子間容量に起因する問題が解消される。また、本発明によれば、半導体スイッチを用いた増幅装置において、入力インピーダンスの整合が容易になる。

（第一の実施形態）
本発明を、添付の図面に示す実施の形態に基づいて詳細に説明する。本発明の第一の実施形態は、可変利得増幅装置であって、そのブロック図を図１Ａおよび図１Ｂに示す。図１Ａおよび図１Ｂにおいて、可変利得増幅装置１００は、オペアンプＡ１を用いた反転増幅装置である。可変利得増幅装置１００の入力端子ＩＮ１とオペアンプＡ１の反転入力端子Ｎ１との間に、抵抗器Ｒ１２が接続されている。入力端子ＩＮ１と反転入力端子Ｎ１との間に、抵抗器Ｒ１１と半導体スイッチＳＷ１２との直列回路が、抵抗器Ｒ１２に並列するように接続されている。反転入力端子Ｎ１とオペアンプＡ１の出力端子Ｄ１との間に、抵抗器Ｒ１３が接続されている。出力端子Ｄ１は、可変利得増幅装置１００の出力端子ＯＵＴ１に接続されている。オペアンプＡ１の非反転入力端子Ｐ１は、接地されている。抵抗器Ｒ１１と半導体スイッチＳＷ１２との接続点Ｃ１は、半導体スイッチＳＷ１１を介して選択的に接地される。半導体スイッチＳＷ１１および半導体スイッチＳＷ１２は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。なお、仮想短絡とは、直接的な短絡とは異なり、オペアンプの反転入力端子と非反転入力端子とが同電位に保たれることを利用して短絡することである。

半導体スイッチＳＷ１１および半導体スイッチＳＷ１２は、フォトＭＯＳである。フォトＭＯＳとは、フォトカプラの一種であって、スイッチ部分にＭＯＳ−ＦＥＴを用いたフォトカプラである。ここで、フォトＭＯＳの代表的な内部ブロック図を、図９に示す。図９において、フォトＭＯＳは、端子Ｓ１と端子Ｓ２との間に接続されたＬＥＤと、端子Ｔ１と端子Ｔ２との間に接続されたＮＭＯＳ素子Ｔｒ１およびＮＭＯＳ素子Ｔｒ２と、を備える。Ｔｒ１およびＴｒ２は、スイッチとして作用する。Ｔｒ１のソースおよびバルク端子、ならびに、Ｔｒ２のソースおよびバルク端子は、互いに接続されている。Ｔｒ１およびＴｒ２のゲートは、ＬＥＤの光によって駆動される。ＬＥＤが発光する時、Ｔｒ１およびＴｒ２のゲートとソースとの間に浮遊電圧が生じ、端子Ｔ１と端子Ｔ２との間は導通される。つまり、フォトＭＯＳは、導通状態（オン状態）になる。この時、Ｔｒ１およびＴｒ２のゲート−ソース間電圧は一定であるので、Ｔｒ１およびＴｒ２のＯＮ抵抗は一定である。また、この時、オン状態ではドレイン電圧とソース電圧が等しいため、ゲート電圧はドレイン電圧に追従する。すなわちゲート−ドレイン間電圧は一定の電圧を保つので、ゲート−ドレイン間の容量Ｃ_ＧＤ１および容量Ｃ_ＧＤ２には電流が流れない。従って、導通状態にあるフォトＭＯＳは、Ｃ_ＧＤ１および容量Ｃ_ＧＤ２に起因する高調波歪みが発生せず、極めて低歪みな特性を呈する。一方、ＬＥＤが発光しない時は、端子Ｔ１と端子Ｔ２との間は遮断される。つまり、フォトＭＯＳは、遮断状態（オフ状態）になる。この時、Ｔｒ１およびＴｒ２のゲート−ドレイン間電圧は一定ではなく、ゲート電圧がドレイン電圧に追従しないため、容量Ｃ_ＧＤ１および容量Ｃ_ＧＤ２に電流が流れる。従って、遮断状態にあるフォトＭＯＳは、Ｃ_ＧＤ１および容量Ｃ_ＧＤ２に起因する高調波歪みを発生する。本発明は、容量Ｃ_ＧＤ１および容量Ｃ_ＧＤ２に起因する高調波歪みを抑制するために、遮断状態にあるフォトＭＯＳの両端を短絡する。特に断りがない限り、以降に記載される半導体スイッチは全てフォトＭＯＳである。

図１Ａにおいて、半導体スイッチＳＷ１１は遮断状態であり、半導体スイッチＳＷ１２は導通状態である。この場合、可変利得増幅装置１００の増幅率β_１は、β_１＝Ｒ１３・（Ｒ１１＋Ｒ１２）／（Ｒ１１・Ｒ１２）、である。また、可変利得増幅装置１００の入力抵抗Ｒ_ｉ１は、Ｒ_ｉ１＝（Ｒ１１・Ｒ１２）／（Ｒ１１＋Ｒ１２）、である。反転入力端子Ｎ１と非反転入力端子Ｐ１は、オペアンプＡ１の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ１１の両端は、半導体スイッチＳＷ１２により仮想短絡される。

図１Ｂにおいて、半導体スイッチＳＷ１１は導通状態であり、半導体スイッチＳＷ１２は遮断状態である。この場合、可変利得増幅装置１００の増幅率β_１は、β_１＝Ｒ１３／Ｒ１２、である。また、可変利得増幅装置１００の入力抵抗Ｒ_ｉ１は、Ｒ_ｉ１＝（Ｒ１１・Ｒ１２）／（Ｒ１１＋Ｒ１２）、である。反転入力端子Ｎ１と非反転入力端子Ｐ１は、オペアンプＡ１の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ１２の両端は、半導体スイッチＳＷ１１により仮想短絡される。

可変利得増幅装置１００は、入力抵抗および帰還抵抗が一定であるという特徴を有する。

（第二の実施形態）
さて、可変利得増幅装置１００は、遮断状態にある半導体スイッチを仮想短絡する機能を備える限り、いかなる変更も可能である。ここで、本発明の第二の実施形態として、可変利得増幅装置１００の変形例を、図２に示す。図２において、可変利得増幅装置２００は、オペアンプＡ２を用いた反転増幅装置である。可変利得増幅装置２００の入力端子ＩＮ２とオペアンプＡ２の反転入力端子Ｎ２との間に、抵抗器Ｒ２１と半導体スイッチＳＷ２２との直列回路、抵抗器Ｒ２２と半導体スイッチＳＷ２４との直列回路、および、抵抗器Ｒ２３と半導体スイッチＳＷ２６との直列回路、が並列して接続されている。反転入力端子Ｎ２とオペアンプＡ２の出力端子Ｄ２との間に、抵抗器Ｒ２４が接続されている。出力端子Ｄ２は、可変利得増幅装置２００の出力端子ＯＵＴ２に接続されている。オペアンプＡ２の非反転入力端子Ｐ２は、接地されている。抵抗器Ｒ２１と半導体スイッチＳＷ２２との接続点Ｃ２１は、半導体スイッチＳＷ２１を介して選択的に接地される。抵抗器Ｒ２２と半導体スイッチＳＷ２４との接続点Ｃ２２は、半導体スイッチＳＷ２３を介して選択的に接地される。抵抗器Ｒ２３と半導体スイッチＳＷ２６との接続点Ｃ２３は、半導体スイッチＳＷ２５を介して選択的に接地される。可変利得増幅装置２００は、遮断状態にある半導体スイッチを仮想短絡する機能を備える。従って、半導体スイッチＳＷ２１および半導体スイッチＳＷ２２は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ２３および半導体スイッチＳＷ２４は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ２５および半導体スイッチＳＷ２６は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図２において、反転入力端子Ｎ２と非反転入力端子Ｐ２は、オペアンプＡ２の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ２２の両端は、半導体スイッチＳＷ２１により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ２４の両端は、半導体スイッチＳＷ２３により仮想短絡される。さらに、遮断状態にある半導体スイッチＳＷ２５の両端は、半導体スイッチＳＷ２６により仮想短絡される。

可変利得増幅装置２００は、入力抵抗および帰還抵抗が一定であるという特徴を有する。

（第三の実施形態）
図１Ａおよび図１Ｂに示す可変利得増幅装置１００は、入力素子または入力回路を選択することにより、その利得を変化させる。次に、本発明の第三の実施形態として、帰還素子または帰還回路の選択により利得を変化させる可変利得増幅装置を図３Ａおよび図３Ｂに示す。図３Ａおよび図３Ｂは、可変利得増幅装置３００を示す図である。可変利得増幅装置３００は、オペアンプＡ３を用いた反転増幅装置である。可変利得増幅装置３００の入力端子ＩＮ３とオペアンプＡ３の反転入力端子Ｎ３との間に、抵抗器Ｒ３１が接続されている。反転入力端子Ｎ３とオペアンプＡ３の出力端子Ｄ３との間に、抵抗器Ｒ３３が接続されている。反転入力端子Ｎ３とオペアンプＡ３の出力端子Ｄ３との間に、半導体スイッチＳＷ３１と抵抗器Ｒ３２との直列回路が、抵抗器Ｒ３３に並列するように接続されている。出力端子Ｄ３は、可変利得増幅装置３００の出力端子ＯＵＴ３に接続されている。オペアンプＡ３の非反転入力端子Ｐ３は、接地されている。半導体スイッチＳＷ３１と抵抗器Ｒ３２との接続点Ｃ３は、半導体スイッチＳＷ３２を介して選択的に接地される。半導体スイッチＳＷ３１および半導体スイッチＳＷ３２は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図３Ａにおいて、半導体スイッチＳＷ３１は導通状態であり、半導体スイッチＳＷ３２は遮断状態である。この場合、可変利得増幅装置１００の増幅率β_３は、β_３＝（Ｒ３２・Ｒ３３）／（Ｒ３２＋Ｒ３３）／Ｒ３１、である。また、可変利得増幅装置１００の入力抵抗Ｒ_ｉ３は、Ｒ_ｉ３＝Ｒ３１である。反転入力端子Ｎ３と非反転入力端子Ｐ３は、オペアンプＡ３の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ３２の両端は、半導体スイッチＳＷ３１により仮想短絡される。

図３Ｂにおいて、半導体スイッチＳＷ３１は遮断状態であり、半導体スイッチＳＷ３２は導通状態である。この場合、可変利得増幅装置１００の増幅率β_３は、β_３＝Ｒ３３／Ｒ３１、である。また、可変利得増幅装置１００の入力抵抗Ｒ_ｉ３は、Ｒ_ｉ３＝Ｒ３１である。反転入力端子Ｎ３と非反転入力端子Ｐ３は、オペアンプＡ３の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ３１の両端は、半導体スイッチＳＷ３２により仮想短絡される。

可変利得増幅装置３００は、入力抵抗が一定であるという特徴を有する。

（第四の実施形態）
可変利得増幅装置３００は、遮断状態にある半導体スイッチを仮想短絡する機能を備える限り、いかなる変更も可能である。ここで、第四の実施形態として、可変利得増幅装置３００の変形例を、図４に示す。図４において、可変利得増幅装置４００は、オペアンプＡ４を用いた反転増幅装置である。可変利得増幅装置４００の入力端子ＩＮ４とオペアンプＡ４の反転入力端子Ｎ４との間に、抵抗器Ｒ４１が接続されている。反転入力端子Ｎ４とオペアンプＡ４の出力端子Ｄ４との間に、半導体スイッチＳＷ４２と抵抗器Ｒ４２との直列回路、半導体スイッチＳＷ４３と抵抗器Ｒ４３との直列回路、および、半導体スイッチＳＷ４４と抵抗器Ｒ４４との直列回路、が並列して接続されている。出力端子Ｄ４は、可変利得増幅装置４００の出力端子ＯＵＴ４に接続されている。オペアンプＡ４の非反転入力端子Ｐ４は、接地されている。半導体スイッチＳＷ４２と抵抗器Ｒ４２との接続点Ｃ４１は、半導体スイッチＳＷ４５を介して選択的に接地される。半導体スイッチＳＷ４３と抵抗器Ｒ４３との接続点Ｃ４２は、半導体スイッチＳＷ４６を介して選択的に接地される。半導体スイッチＳＷ４４と抵抗器Ｒ４４との接続点Ｃ４３は、半導体スイッチＳＷ４７を介して選択的に接地される。可変利得増幅装置４００は、遮断状態にある半導体スイッチを仮想短絡する機能を備える。従って、半導体スイッチＳＷ４２および半導体スイッチＳＷ４５は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ４３および半導体スイッチＳＷ４６は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ４４および半導体スイッチＳＷ４７は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図４において、反転入力端子Ｎ４と非反転入力端子Ｐ４は、オペアンプＡ４の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ４２の両端は、半導体スイッチＳＷ４５により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ４３の両端は、半導体スイッチＳＷ４６により仮想短絡される。さらに、遮断状態にある半導体スイッチＳＷ４７の両端は、半導体スイッチＳＷ４４により仮想短絡される。

可変利得増幅装置４００は、入力抵抗が一定であるという特徴を有する。

（第五の実施形態）
次に、第五の実施形態として、入力素子もしくは入力回路の選択と帰還素子もしくは帰還回路の選択が可能な可変利得増幅装置を図５に示す。図５において、可変利得増幅装置５００は、オペアンプＡ５を用いた反転増幅装置である。可変利得増幅装置５００の入力端子ＩＮ５とオペアンプＡ５の反転入力端子Ｎ５との間に、抵抗器Ｒ５２が接続されている。入力端子ＩＮ５と反転入力端子Ｎ５との間に、抵抗器Ｒ５１と半導体スイッチＳＷ５２との直列回路が、抵抗器Ｒ５２に並列するように接続されている。反転入力端子Ｎ５とオペアンプＡ５の出力端子Ｄ５との間に、抵抗器Ｒ５４が接続されている。反転入力端子Ｎ５とオペアンプＡ５の出力端子Ｄ５との間に、半導体スイッチＳＷ５３と抵抗器Ｒ５３との直列回路が、抵抗器Ｒ５４に並列するように接続されている。出力端子Ｄ５は、可変利得増幅装置５００の出力端子ＯＵＴ５に接続されている。オペアンプＡ５の非反転入力端子Ｐ５は、接地されている。抵抗器Ｒ５１と半導体スイッチＳＷ５２との接続点Ｃ５１は、半導体スイッチＳＷ５１を介して選択的に接地される。半導体スイッチＳＷ５３と抵抗器Ｒ５３との接続点Ｃ５２は、半導体スイッチＳＷ５４を介して選択的に接地される。可変利得増幅装置５００は、遮断状態にある半導体スイッチを仮想短絡する機能を備える。従って、半導体スイッチＳＷ５１および半導体スイッチＳＷ５２は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ５３および半導体スイッチＳＷ５４は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図５において、反転入力端子Ｎ５と非反転入力端子Ｐ５は、オペアンプＡ５の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ５１の両端は、半導体スイッチＳＷ５２により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ５３の両端は、半導体スイッチＳＷ５４により仮想短絡される。

可変利得増幅装置５００は、入力抵抗が一定であるという特徴を有する。

（第六の実施形態）
次に、第六の実施形態として、半導体スイッチのオン抵抗によるゲインエラー問題が生じない可変利得増幅装置を図６Ａおよび図６Ｂに示す。図６Ａおよび図６Ｂにおいて、可変利得増幅装置６００は、オペアンプＡ６を用いた反転増幅装置である。可変利得増幅装置６００の入力端子ＩＮ６とオペアンプＡ６の出力端子Ｄ６との間に、抵抗器Ｒ６１と抵抗器Ｒ６３との直列回路と、抵抗器Ｒ６２と抵抗器Ｒ６４との直列回路とが、並列して接続されている。抵抗器Ｒ６２と抵抗器Ｒ６４との接続点Ｃ６１は、半導体スイッチＳＷ６２を介して選択的にオペアンプＡ６の反転入力端子Ｎ６に接続される。抵抗器Ｒ６１と抵抗器Ｒ６３との接続点Ｃ６２は、半導体スイッチＳＷ６４を介して選択的にオペアンプＡ６の反転入力端子Ｎ６に接続される。出力端子Ｄ６は、可変利得増幅装置６００の出力端子ＯＵＴ６に接続されている。オペアンプＡ６の非反転入力端子Ｐ６は、接地されている。接続点Ｃ６１は、半導体スイッチＳＷ６１を介して選択的に接地される。接続点Ｃ６２は、半導体スイッチＳＷ６３を介して選択的に接地される。可変利得増幅装置６００は、遮断状態にある半導体スイッチを仮想短絡する機能を備える。従って、半導体スイッチＳＷ６１および半導体スイッチＳＷ６２は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ６３および半導体スイッチＳＷ６４は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図６Ａにおいて、半導体スイッチＳＷ６１および半導体スイッチＳＷ６４は遮断状態であり、半導体スイッチＳＷ６２および半導体スイッチＳＷ６３は導通状態である。この場合、可変利得増幅装置６００の増幅率β_６は、β_６＝Ｒ６４／Ｒ６２、である。また、可変利得増幅装置６００の入力抵抗Ｒ_ｉ６は、Ｒ_ｉ６＝（Ｒ６１・Ｒ６２）／（Ｒ６１＋Ｒ６２）、である。反転入力端子Ｎ６と非反転入力端子Ｐ６は、オペアンプＡ６の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ６１の両端は、半導体スイッチＳＷ６２により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ６４の両端は、半導体スイッチＳＷ６３により仮想短絡される。

図６Ｂにおいて、半導体スイッチＳＷ６１および半導体スイッチＳＷ６４は導通状態であり、半導体スイッチＳＷ６２および半導体スイッチＳＷ６３は遮断状態である。この場合、可変利得増幅装置６００の増幅率β_６は、β_６＝Ｒ６３／Ｒ６１、である。また、可変利得増幅装置６００の入力抵抗Ｒ_ｉ６は、Ｒ_ｉ６＝（Ｒ６１・Ｒ６２）／（Ｒ６１＋Ｒ６２）、である。反転入力端子Ｎ６と非反転入力端子Ｐ６は、オペアンプＡ６の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ６２の両端は、半導体スイッチＳＷ６１により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ６３の両端は、半導体スイッチＳＷ６４により仮想短絡される。

可変利得増幅装置６００は、入力抵抗が一定であるという特徴も有する。

（第七の実施形態）
さて、本発明は、可変利得増幅装置だけでなく、信号切替増幅装置としても実施可能である。ここで、本発明の第七の実施形態である信号切替増幅装置について、図７を参照しながら説明する。図７は、信号切替増幅装置７００を示す図である。図７において、信号切替増幅装置７００は、入力端子ＩＮ７Ａと入力端子ＩＮ７Ｂと入力端子ＩＮ７Ｃと出力端子ＯＵＴ７と備える。また、信号切替増幅装置７００は、反転入力端子Ｎ７と非反転入力端子Ｐ７と出力端子Ｄ７とを具備するオペアンプＡ７を備える。入力端子ＩＮ７Ａと反転入力端子Ｎ７との間に、抵抗器Ｒ７１と半導体スイッチ７２との直列回路が接続されている。入力端子ＩＮ７Ｂと反転入力端子Ｎ７との間に、抵抗器Ｒ７２と半導体スイッチ７４との直列回路が接続されている。入力端子ＩＮ７Ｃと反転入力端子Ｎ７との間に、抵抗器Ｒ７３と半導体スイッチ７６との直列回路が接続されている。反転入力端子Ｎ７と出力端子Ｄ７との間に、抵抗器Ｒ７４が接続されている。出力端子Ｄ７は、可変利得増幅装置７００の出力端子ＯＵＴ７に接続されている。非反転入力端子Ｐ７は、接地されている。抵抗器Ｒ７１と半導体スイッチ７２との接続点Ｃ７１は、半導体スイッチＳＷ７１を介して選択的に接地される。抵抗器Ｒ７２と半導体スイッチ７４との接続点Ｃ７２は、半導体スイッチＳＷ７３を介して選択的に接地される。抵抗器Ｒ７３と半導体スイッチ７６との接続点Ｃ７３は、半導体スイッチＳＷ７５を介して選択的に接地される。半導体スイッチＳＷ７１および半導体スイッチＳＷ７２は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ７３および半導体スイッチＳＷ７４は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。半導体スイッチＳＷ７５および半導体スイッチＳＷ７６は、一方が遮断状態にある時、他方が必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図７において、反転入力端子Ｎ７と非反転入力端子Ｐ７は、オペアンプＡ７の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ７２の両端は、半導体スイッチＳＷ７１により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ７４の両端は、半導体スイッチＳＷ７３により仮想短絡される。さらに、遮断状態にある半導体スイッチＳＷ７５の両端は、半導体スイッチＳＷ７６により仮想短絡される。図７において、半導体スイッチＳＷ７２、半導体スイッチＳＷ７４、および、半導体スイッチＳＷ７６のいずれか１つが選択される場合、信号切替増幅装置７００は、３入力１出力の信号切替増幅装置として作用する。また、半導体スイッチＳＷ７２、半導体スイッチＳＷ７４、および、半導体スイッチＳＷ７６のうち少なくとも２つが選択される場合、信号切替増幅装置７００は、信号加算増幅装置として作用する。なお、図２に示す増幅装置と図７に示す増幅装置とは、入力が共通であるか個別であるかの点で異なる。

（第八の実施形態）
図７に示す信号切替増幅装置は多入力型の増幅装置であった。次に、多出力型の信号切替増幅装置について説明する。ここで、本発明の第八の実施形態である信号切替増幅装置を、図８に示す。図８において、信号切替増幅装置８００は、入力端子ＩＮ８と出力端子ＯＵＴ８Ａと出力端子ＯＵＴ８Ｂと出力端子ＯＵＴ８Ｃと備える。また、信号切替増幅装置８００は、オペアンプＡ８１とオペアンプＡ８２とオペアンプＡ８３とを備える。オペアンプＡ８１は、反転入力端子ＮＡと非反転入力端子ＰＡと出力端子ＤＡとを備える。オペアンプＡ８２は、反転入力端子ＮＢと非反転入力端子ＰＢと出力端子ＤＢとを備える。オペアンプＡ８３は、反転入力端子ＮＣと非反転入力端子ＰＣと出力端子ＤＣとを備える。さらに、信号切替増幅装置８００は、一端が共通接続された半導体スイッチＳＷ８１と半導体スイッチＳＷ８２と半導体スイッチＳＷ８３とを備える。半導体スイッチＳＷ８１と半導体スイッチＳＷ８２と半導体スイッチＳＷ８３との共通接続点はＣ８である。入力端子ＩＮ８と接続点Ｃ８との間に、抵抗器Ｒ８１が接続されている。反転入力端子ＮＡと出力端子ＤＡとの間に、抵抗器Ｒ８２が接続されている。反転入力端子ＮＢと出力端子ＤＢとの間に、抵抗器Ｒ８３が接続されている。反転入力端子ＮＣと出力端子ＤＣとの間に、抵抗器Ｒ８４が接続されている。非反転入力端子ＰＡ、非反転入力端子ＰＢ、および、非反転入力端子ＰＣは、それぞれ接地されている。出力端子ＤＡは、出力端子ＯＵＴ８Ａに接続されている。出力端子ＤＢは、出力端子ＯＵＴ８Ｂに接続されている。出力端子ＤＣは、出力端子ＯＵＴ８Ｃに接続されている。半導体スイッチＳＷ８１、半導体スイッチＳＷ８２、および、半導体スイッチＳＷ８３は、それらのうち少なくとも１つが遮断状態にある時、他の少なくとも１つが必ず導通状態になり遮断状態にある半導体スイッチの両端を仮想短絡する。

図８において、反転入力端子ＮＡと非反転入力端子ＰＡは、オペアンプＡ８１の作用により同電位である。また、反転入力端子ＮＢと非反転入力端子ＰＢは、オペアンプＡ８２の作用により同電位である。さらに、反転入力端子ＮＣと非反転入力端子ＰＣは、オペアンプＡ８３の作用により同電位である。従って、遮断状態にある半導体スイッチＳＷ８２の両端は、半導体スイッチＳＷ８１により仮想短絡される。また、遮断状態にある半導体スイッチＳＷ８３の両端も、半導体スイッチＳＷ８１により仮想短絡される。図８において、半導体スイッチＳＷ８１、半導体スイッチＳＷ８２、および、半導体スイッチＳＷ８３のいずれか１つが選択される場合、信号切替増幅装置８００は、１入力３出力の信号切替増幅装置として作用する。また、半導体スイッチＳＷ８１、半導体スイッチＳＷ８２、および、半導体スイッチＳＷ８３のうち少なくとも２つが選択される場合、信号切替増幅装置８００は、信号分配増幅装置として作用する。

上述の全ての実施形態において、仮想短絡は、少なくとも交流的に短絡されていなければならない。また、仮想短絡は、交流的にも直流的にも短絡されていることが望ましい。従って、上述の実施形態のそれぞれにおいて、オペアンプの非反転入力端子の電位が非ゼロである場合、半導体スイッチの接地されている端子の電位は、接地電位を含む定電位であれば良い。それにより、本発明の効果は変わりなく発揮される。

上述の実施形態において、抵抗器が他の種類の素子に置き換わった場合や、少なくとも１つの素子を具備する回路に置き換わった場合でも、本発明の効果は変わりなく発揮される。例えば、抵抗器がキャパシタやインダクタなどに置き換わっても良い。また、抵抗器は、キャパシタとインダクタの並列回路などに置き換わっても良い。

ここで、実施例に基づき、本発明の効果を数値的に示す。本発明の実施例は、第一の実施形態で示した可変利得増幅装置１００において、抵抗器Ｒ１１および抵抗器Ｒ１２を１キロオームとし、抵抗器Ｒ１３を５００オームとしたものである。従来例は、本発明の実施例である可変利得増幅装置１００において、半導体スイッチＳＷ１１を除外したものである。ここで、高調波歪み率について、従来例と本発明の実施例との比較を行う。

図１０Ａは、半導体スイッチＳＷ１２が導通状態である時の高調波歪み率の測定結果を示す図である。図１０Ｂは、半導体スイッチＳＷ１２が遮断状態である時の高調波歪み率の測定結果を示す図である。図１０Ａおよび図１０Ｂにおいて、縦軸が高調波歪み率を示し、横軸が周波数を示す。また、図１０Ａおよび図１０Ｂにおいて、縦軸は線形表示であり、横軸は対数表示である。図１０Ａにおいて、従来例における高調波歪み率と本発明の実施例における高調波歪み率は同程度である。一方、図１０Ｂにおいて、本発明の実施例における高調波歪み率は従来例に比べて３０ｄＢほど改善されている。

図１１は、半導体スイッチＳＷ１２が遮断状態である時の周波数特性を示す図である。図１１において、縦軸はゲインを示し、横軸は周波数を示す。また、図１１において、縦軸は線形表示であり、横軸は対数表示である。抵抗器Ｒ１１および抵抗器Ｒ１２は１キロオームとし、抵抗器Ｒ１３は５００オームとし、遮断状態である時の半導体スイッチＳＷ１２の端子間容量は１２ピコファラドとしている。従来例における周波数特性は、高周波領域でのフィードスルーが顕著である。一方、本発明の実施例における周波数特性は、全通過域にわたり平坦な特性を呈している。これにより、本発明の実施例は、従来例に比べてアイソレーション特性が優れていることが分かる。

本発明の可変利得装置１００のブロック図である。 本発明の可変利得装置１００のブロック図である。 本発明の可変利得装置２００のブロック図である。 本発明の可変利得装置３００のブロック図である。 本発明の可変利得装置３００のブロック図である。 本発明の可変利得装置４００のブロック図である。 本発明の可変利得装置５００のブロック図である。 本発明の可変利得装置６００のブロック図である。 本発明の可変利得装置６００のブロック図である。 本発明の可変利得装置７００のブロック図である。 本発明の信号切替増幅装置８００のブロック図である。 本発明の信号切替増幅装置９００のブロック図である。 高調波歪み率の測定結果を示す図である。 高調波歪み率の測定結果を示す図である。 周波数特性を示す図である。

符号の説明

１００，２００，３００，４００ 可変利得増幅装置
５００，６００，７００ 可変利得増幅装置
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６ オペアンプ
Ａ７，Ａ８１，Ａ８２，Ａ８３ オペアンプ
Ｃ１，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３ 接続点
Ｃ４１，Ｃ４２，Ｃ４３，Ｃ５１，Ｃ５２ 接続点
Ｃ６１，Ｃ６２，Ｃ７１，Ｃ７２，Ｃ７３，Ｃ８ 接続点
Ｃ_ＧＤ１，Ｃ_ＧＤ２ 容量
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ 出力端子
Ｄ６，Ｄ７，ＤＡ，ＤＢ，ＤＣ 出力端子
ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４，ＩＮ５ 入力端子
ＩＮ６，ＩＮ７Ａ，ＩＮ７Ｂ，ＩＮ７Ｃ，ＩＮ８ 入力端子
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ 反転入力端子
Ｎ６，Ｎ７，ＮＡ，ＮＢ，ＮＣ 反転入力端子
ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５ 出力端子
ＯＵＴ６，ＯＵＴ７，ＯＵＴ８Ａ，ＯＵＴ８Ｂ，ＯＵＴ８Ｃ 出力端子
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ 反転入力端子
Ｐ６，Ｐ７，ＰＡ，ＰＢ，ＰＣ 反転入力端子
Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４ 抵抗器
Ｒ３１，Ｒ３２，Ｒ３３，Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４ 抵抗器
Ｒ５１，Ｒ５２，Ｒ５３，Ｒ５４，Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４ 抵抗器
Ｒ７１，Ｒ７２，Ｒ７３，Ｒ７４，Ｒ８１，Ｒ８２，Ｒ８３ 抵抗器
Ｒ_ｉ１，Ｒ_ｉ３，Ｒ_ｉ６ 入力抵抗
ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２ 半導体スイッチ
ＳＷ２３，ＳＷ２４，ＳＷ２５，ＳＷ２６ 半導体スイッチ
ＳＷ３１，ＳＷ３２，ＳＷ４２，ＳＷ４３ 半導体スイッチ
ＳＷ４４，ＳＷ４５，ＳＷ４６、ＳＷ４７ 半導体スイッチ
ＳＷ５１，ＳＷ５２，ＳＷ５３，ＳＷ５４ 半導体スイッチ
ＳＷ６１，ＳＷ６２，ＳＷ６３，ＳＷ６４ 半導体スイッチ
ＳＷ７１，ＳＷ７２，ＳＷ７３，ＳＷ７４ 半導体スイッチ
ＳＷ７５，ＳＷ７６，ＳＷ８１，ＳＷ８２ 半導体スイッチ
ＳＷ８３ 半導体スイッチ
Ｔ１，Ｔ２ 端子
Ｔｒ１，Ｔｒ２ 素子
β_１，β_３，β_６ 増幅率

Claims (9)

1. オペアンプと、
   少なくとも１つの回路を前記オペアンプの入力端子に選択的に接続する半導体スイッチと、
   遮断状態にある前記半導体スイッチの両端を仮想短絡する手段と、
   を備えることを特徴とする増幅装置。
2. オペアンプと、
   その一端が前記オペアンプの反転入力端子に接続された半導体スイッチと、
   遮断状態にある前記半導体スイッチの他端を前記オペアンプの非反転入力端子と同電位にする手段と、
   を備えることを特徴とする反転増幅装置。
3. オペアンプと、
   複数の入力回路と、
   前記入力回路と前記オペアンプの反転入力端子との間に接続された少なくとも１つの半導体スイッチと、
   遮断状態にある前記半導体スイッチの両端を仮想短絡する手段と、
   を備える反転増幅装置。
4. オペアンプと、
   前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に接続された複数の帰還回路と、
   前記帰還回路と前記オペアンプの反転入力端子との間に接続された少なくとも１つの半導体スイッチと、
   遮断状態にある前記半導体スイッチの両端を仮想短絡する手段と、
   を備える反転増幅装置。
5. オペアンプと、
   複数の入力回路と、
   前記入力回路と前記オペアンプの反転入力端子との間に接続された少なくとも１つの第一の半導体スイッチと、
   前記オペアンプの反転入力端子と前記オペアンプの出力端子との間に接続された複数の帰還回路と、
   前記帰還回路と前記オペアンプの反転入力端子との間に接続された少なくとも１つの第二の半導体スイッチと、
   遮断状態にある前記第一の半導体スイッチおよび前記第二の半導体スイッチの両端を仮想短絡する手段と、
   を備える反転増幅装置。
6. オペアンプと、
   入力回路と帰還回路とが直列接続された複数の直列回路と、
   前記入力回路と前記帰還回路との接続点のそれぞれを前記オペアンプの反転入力端子に選択的に接続する複数の半導体スイッチと、
   遮断状態にある前記半導体スイッチの両端を仮想短絡する手段と、
   を備える反転増幅装置。
7. 複数のオペアンプと、
   その一端が共通接続され、その他端が前記オペアンプの反転入力端子のそれぞれに接続された複数の半導体スイッチと、
   遮断状態にある前記半導体スイッチの両端を仮想短絡する手段と、
   を備える反転増幅装置。
8. 前記入力回路は、その一端が共通接続されて前記反転増幅器の入力をなす、
   ことを特徴とする請求項２または請求項４に記載の反転増幅装置。
9. 前記入力回路は、その一端が個別に前記反転増幅器の入力をなす、
   ことを特徴とする請求項２または請求項４に記載の反転増幅装置。
   

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