JP2005079198A - 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法 - Google Patents

結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法 Download PDF

Info

Publication number
JP2005079198A
JP2005079198A JP2003305369A JP2003305369A JP2005079198A JP 2005079198 A JP2005079198 A JP 2005079198A JP 2003305369 A JP2003305369 A JP 2003305369A JP 2003305369 A JP2003305369 A JP 2003305369A JP 2005079198 A JP2005079198 A JP 2005079198A
Authority
JP
Japan
Prior art keywords
semiconductor film
film
crystalline semiconductor
amorphous semiconductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003305369A
Other languages
English (en)
Other versions
JP4342876B2 (ja
JP2005079198A5 (ja
Inventor
Akira Ishikawa
明 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2003305369A priority Critical patent/JP4342876B2/ja
Publication of JP2005079198A publication Critical patent/JP2005079198A/ja
Publication of JP2005079198A5 publication Critical patent/JP2005079198A5/ja
Application granted granted Critical
Publication of JP4342876B2 publication Critical patent/JP4342876B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】 本発明は、結晶粒や結晶粒界の位置制御を行う結晶性半導体膜の新たな作製方法を提供することを課題とする。特に結晶粒の配向性が制御された結晶性半導体膜の作製方法を提供することを課題とする。
【解決手段】
上記課題を鑑み本発明は、非晶質半導体膜の結晶化を促進する金属元素を有する半導体膜を形成し、該半導体膜に接して非晶質半導体膜を形成し、金属元素により配向性が制御された結晶性半導体膜を形成し、これを種結晶として結晶性半導体膜を形成することを特徴とする。特に本発明は、結晶化を行う非晶質半導体膜と、種結晶とは、点状に接することを特徴とする。
【選択図】 図１

Description

本発明は結晶粒界の発生位置を制御するための結晶性半導体膜、具体的には結晶性珪素膜の作製方法に関する。さらに本発明は、該結晶性半導体膜を有する半導体装置の作製方法に関する。
従来の結晶性半導体膜の作製方法には、基板上に絶縁膜を形成し、絶縁膜の面内の所定位置に四角錐状の穴を形成し、非晶質珪素膜を形成し、レーザを照射して穴を中心とした領域を略単結晶状態の珪素膜を半導体膜として使用する薄膜トランジスタを形成したものがある（特許文献１参照）。
また、多結晶シリコン膜の大粒径化に伴う特性のばらつきをなくす製法として、非晶質シリコン膜を固相結晶化する前に、その膜に優先的に結晶核が発生する領域を選択的に形成するものがある（特許文献２参照）。
その半導体膜の結晶性を高める方法として、半導体膜にニッケル元素（Ｎｉ）を代表とする結晶性を促進させる金属元素を添加、成膜又は塗布しその後加熱処理を施し、結晶性半導体膜を形成する結晶化方法が行われている（例えば、特許文献３参照）。このような結晶化の工程において、Ｎｉを代表とする結晶化を促進する金属元素を用いることで、大粒径の結晶性半導体膜が得られ、粒界における原子配列の連続性が保たれる確率が高く、粒内欠陥が少ない結晶性半導体膜が得られている。
特開２００３−９２２６０号公報 特開平５−６７６３５号公報 特開平７−１６１６３４号公報
しかし、特許文献１、及び２に開示される結晶性珪素膜の作製方法では、結晶粒、特に結晶粒界の発生位置制御が不十分であった。そのような結晶性半導体膜を用いて薄膜トランジスタ（ＴＦＴとも表記する）を形成すると、結晶粒界による移動度の低下、及びＴＦＴの電気特性のバラツキを招いてしまう。
さらに特許文献１、及び２に開示される結晶性珪素膜の作製方法から、特許文献３に開示されるように結晶粒の結晶の配向性（単に配向性と表記する）を制御した結晶性半導体膜を用いる場合、該配向性を考慮した結晶性半導体膜を作製することは難しかった。
そこで本発明は、結晶粒や結晶粒界の発生位置制御を行う結晶性半導体膜の新たな作製方法を提供することを課題とする。特に結晶粒の配向性が制御された結晶性半導体膜の作製方法を提供することを課題とする。
上記課題を鑑み本発明は、非晶質半導体膜の結晶化を促進する金属元素（以下、金属元素と表記する）を有する半導体膜を形成し、該半導体膜に接して非晶質半導体膜を形成し、金属元素により配向性が制御された結晶性半導体膜を形成し、いわゆる種結晶として結晶性半導体膜を形成することを特徴とする。
特に本発明は、結晶化を行う非晶質半導体膜と、種結晶とは、点状に接することを特徴とする。例えば、種結晶を覆って絶縁膜を形成し、種結晶の先端が現れるように絶縁膜をエッチングし、その後非晶質半導体膜を形成することにより点状に接することができる。
特に本発明は、種結晶の形成にあたり、金属元素を有する半導体膜及び該半導体膜に積層された非晶質半導体膜を、円錐状や四角錐状といった錐状、または円柱状や四角柱状といった柱状に形成することを特徴とする。このような種結晶に熱を加え（加熱）、金属元素により配向性が制御された結晶成長を行い、非晶質半導体膜を結晶化する。
このとき金属元素を有する半導体膜から離れるに従って、配向性のわずかなバラツキをより抑えることができるため、錐状、又は柱状の種結晶の高さは、０．５〜１．５μｍとすると好ましい。その結果、種結晶となる非晶質半導体膜の配向性を高精度に揃えることができる。
さらに錐状の種結晶を用いる場合、上方の直径が０．１〜０．５μｍ、下方の直径が０．５μｍ〜１．５μｍとなり、上方に向かって径が小さくなっており好ましい。そのため、例え複数の配向性を有するように結晶成長が始まったとしても、錐状、または柱状に形成された種結晶の下方から上方に向けて結晶成長するにつれ、一つの配向性を有する結晶粒のみが存在することになる。
このような種結晶を起点として、チャネル形成領域となる半導体膜を加熱し、結晶化を行う。半導体膜への加熱は、加熱炉、レーザ、ランプアニール、又はそれらを組み合わせて行えばよい。加熱炉で加熱した後に、レーザ照射することにより、半導体膜の結晶成長を助長させることができる。
なお本発明において、金属元素はニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）インジウム（Ｉｎ）、スズ（Ｓｎ）などであり、これらから選ばれた一種又は複数種を用いることができうる。
金属元素を有する半導体膜の作製方法は、スピンコーティング法やディップ法といった塗布方法により金属元素を有する溶液（水溶液や酢酸溶液を含む）を塗布する。また、イオン注入法により金属元素のイオンを注入したり、金属元素を含有する水蒸気雰囲気中で加熱したり、スパッタリング法により、金属元素を有する半導体膜を形成してもよい。
また本発明は、金属元素の濃度を低減、又は金属元素を除去するためにゲッタリング工程を行ってもよい。ゲッタリング工程を行うタイミングは、錐状、又は柱状にパターニングし、加熱することにより種結晶を形成した後に行ってもよい。また種結晶を覆って絶縁膜を形成し、種結晶の先端が現れるように絶縁膜をエッチングした後に行ってもよい。またさらに先端が現れた種結晶上にチャネル形成領域となる半導体膜を形成し、該半導体膜を結晶化した後に行ってもよい。
また該結晶性半導体膜を用いて、薄膜トランジスタのチャネル形成領域（単に、チャネル形成領域と表記する）を形成することを特徴とする。
本発明の結晶性半導体膜を用いて薄膜トランジスタを形成する場合、薄膜トランジスタ毎の形状に形成された半導体膜（以下、島状半導体膜とも表記する）を形成する際に、種結晶を除去すると好ましい。金属元素は薄膜トランジスタの電気特性等（ＴＦＴ特性とも表記する）に悪影響を及ぼすからである。
また種結晶を除去する場合、薄膜トランジスタの島状半導体膜の形成とは別のエッチング工程が必要となる。そのためパターニングにより種結晶を除去しない場合、薄膜トランジスタの活性層（チャネル形成領域、不純物領域を有する半導体膜）と分離すればよい。またさらに活性層に種結晶を有する場合であっても、チャネル形成領域外となる不純物領域下に種結晶を配置すればよい。
本発明により、結晶成長の起点となる種結晶が、一つの点とみなせ、且つ単結晶とみなせる場合、少なくともチャネル形成領域には粒界を含まない結晶性半導体膜、又は少なくともチャネル形成領域に含まれる粒界が対応粒界となる結晶性半導体膜を得ることができる。対応粒界とは、粒界における原子配列の連続性が保たれる特徴があり、例として双晶粒界がある。一方、対応粒界と異なる粒界、いわゆる通常の粒界は、複数の起点から成長した結晶が衝突する境界に形成され、通常の粒界における原子配列は不連続である。このような違いにより、通常の粒界がＴＦＴ特性に与える影響に比べると、対応粒界がＴＦＴ特性に与える影響は小さい、又は無視できる。従って本発明により、粒界の影響がない、又は受けにくいＴＦＴを形成することができる。
また、チャネル形成領域をキャリアが移動する際に粒界を横切らないように島状半導体膜を配置すれば、ＴＦＴ特性に与える粒界の影響を低減できる。そのため本発明を用いてＴＦＴを形成する場合、粒界の方向は、種結晶から結晶成長する方向、具体的には種結晶から放射状の方向と平行になる傾向があるため、粒界を横切らないように島状半導体膜の配置を制御することが容易となり好ましい。
なお、結晶性半導体膜において、一つの種結晶から結晶成長する範囲を結晶粒と表記する。すなわち本発明の結晶粒は、複数の粒界を有することがない。
このような結晶粒に、単数、又は複数のＴＦＴを設けることにより、電気特性の揃ったＴＦＴを形成することができる。さらに該ＴＦＴを用いることにより、高品質な半導体装置を形成することができる。
本発明は配向性を制御して結晶性半導体膜を形成することができる。また本発明により結晶粒界の発生位置、つまり結晶粒界の配置、及び粒界における原子配列の連続性を制御して結晶性半導体膜を形成することができる。
このように結晶性半導体膜を結晶粒界の配置を制御して形成することができるため、ＴＦＴ特性に悪影響を及ぼす粒界を、少なくともチャネル形成領域に含まないＴＦＴを形成することができる。その結果、電気特性バラツキの少ないＴＦＴ、特に画素部に設けられる駆動用ＴＦＴを得ることができる。またさらに、粒界を横切ることなくキャリアが移動できるため、高い移動度を有するＴＦＴを提供することができる。
このようなＴＦＴにより、品質の高い半導体装置を製造することを可能とする。
以下に、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、具体的な結晶性半導体膜の作製方法について説明する。
まず図１（Ａ）に示すように、絶縁表面を有する基板１００上に下地膜１０１を形成する。基板１００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、ＰＥＴ、ＰＥＳ、ＰＥＮに代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
下地膜１０１は基板１００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて窒化酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００ｎｍ）の膜厚になるように形成する。なお下地膜４０１は積層構造を有してもよく、例えば酸化窒化珪素膜を１０〜２００nm（好ましくは５０〜１００nm）、酸化窒化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０nm）の順に積層してもよい。
ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
下地膜１０１上に金属元素を有する半導体膜１０２を形成していく。なお本実施の形態は金属元素にＮｉを用いる場合で説明する。
例えば、非晶質半導体膜上にスピンコーティング法やディップ法といった塗布方法によりＮｉ溶液（水溶液や酢酸溶液を含む）を塗布し、Ｎｉを含む膜（但し、極めて薄いため膜として観測できない場合もある）を形成し、Ｎｉを有する半導体膜１０２を形成する。また、イオン注入法によりＮｉイオンを非晶質半導体膜中に注入したり、Ｎｉを含有する水蒸気雰囲気中で加熱したり、ターゲットをＮｉ材料としてＡｒプラズマでスパッタリングして、Ｎｉを有する半導体膜１０２を形成してもよい。
上記塗布法により、金属元素を有する半導体膜１０２を形成する場合、非晶質半導体膜の表面の濡れ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を１０〜５０Åに成膜することが望ましい。
本実施の形態では、非晶質半導体膜上面に酸化膜を形成後、Ｎｉ酢酸塩１０ｐｐｍを含有した水溶液をスピンコーティング法により塗布することにより金属元素を有する半導体膜１０２を形成する。
そして、半導体膜１０２上に非晶質半導体膜１０３をスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により形成する。また非晶質半導体は珪素を主成分とする半導体膜だけではなくゲルマニウムを有するシリコン（シリコンゲルマニウムと表記する）からなる半導体膜を用いることができ、シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。本実施の形態ではプラズマＣＶＤ法を用いて珪素を主成分とする半導体膜（非晶質珪素膜とも表記する）１０３を形成する。
この後図１（Ｂ）に示すように、半導体膜１０２と非晶質半導体膜１０３を四角錐状、又は円錐状（両方あわせて錐状と表記する）の形状に加工する。このとき四角錐、又は円錐の形状は、上方の直径が０．１〜０．５μｍ、下方の直径が０．５μｍ〜１．５μｍとなり、上方に向かって直径が小さくなっている。また四角錐、又は円錐の高さは０．５〜１．５μｍとなるようにする。
本発明は、上方に向かって直径が小さくなる形状が好ましいが、四角柱状、または円柱状（両方合わせて柱状と表記する）といった上方の直径と、下方の直径とが同程度となるようにエッチングしてもよい。この場合、四角柱、又は円柱の高さは０．５〜１．５μｍとなるようにする。柱状にエッチングする場合を実施の形態２に示す。
本実施の形態では、フォトレジストにより形成されるテーパを有するマスクを用いて上方の直径（上径とも表記する）が０．１μｍ、下方の直径（下径とも表記する）が１μｍ、高さを１μｍとなるように金属元素を有する半導体膜１０２と非晶質半導体膜１０３を円錐状１０４にエッチングする。
図１（Ｃ）に示すように、円錐状にエッチングされた金属元素を有する半導体膜１０２と非晶質半導体膜１０３を覆って、絶縁膜１０５を形成する。絶縁膜は、プラズマＣＶＤ法またはスパッタ法を用い、シリコンを含む絶縁膜で形成するとよい。本実施の形態では、プラズマＣＶＤ法により１．３μｍの厚さで酸化珪素膜で形成する。絶縁膜は酸化珪素膜に限定されるものではなく、酸化窒化珪素膜等の他の珪素を含む絶縁膜を用いてもよく、絶縁膜の構造は、単層構造、またはそれら絶縁膜の積層構造として用いてもよい。
なお絶縁膜は、エッチングされた半導体膜１０２と非晶質半導体膜１０３より高くなるように形成し、特にエッチングされた半導体膜１０２と非晶質半導体膜１０３上の絶縁膜はもり上がって、山状又は凸状に形成される。
そして図１（Ｄ）に示すように、絶縁膜１０５を除去するためフォトレジストを塗布し、露光して所定のマスク１０６を転写する。このときマスク１０６は、エッチングされた半導体膜１０２と非晶質半導体膜１０３上には設けないようにする。すなわちマスクの開口部をエッチングされた半導体膜１０２と非晶質半導体膜１０３上に設けるようにする。
図１（Ｅ）に示すように、マスク１０６を用いて絶縁膜１０５をエッチングし、非晶質半導体膜１０３の先端を出現させる。このとき、次に形成される半導体膜と接する程度に、非晶質半導体膜１０３の先端が出現するようにエッチングすればよい。そのため、非晶質半導体膜１０３の先端と、絶縁膜１０５の表面との高さは概ね揃っている場合もある。
絶縁膜１０５のエッチングには、エッチング用ガスとして、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6もしくはＮＦ3などを代表とするフッ素系ガスまたはＯ2を用いるドライエッチング法やフッ酸系の溶液を用いるウェットエッチング法を用いることができる。さらにCMP法を用いて、研磨してもよい。特にCMP法を用いると、非晶質半導体膜１０３の表面と、絶縁膜１０５の表面との高さは揃うように形成される。CMP法を用いる場合、レジストを用いたプロセスが不要となり、工程数を削減できる。
図３（Ａ）〜（Ｃ）には、絶縁膜１０５の具体的な形状を模式図で示す。図３（Ａ）は、半導体膜１０２と非晶質半導体膜１０３の先端が現れ、かつ非晶質半導体膜１０３の周辺の絶縁膜１０５が凹部を有するようにエッチングされ、非晶質半導体膜１０３の表面は、絶縁膜１０５の表面より低くなっている。図３（Ｂ）は、図３（Ａ）と異なり、非晶質半導体膜１０３の表面は、絶縁膜１０５の表面より高くなっている。図３（Ｃ）は、図３（Ａ）（Ｂ）と異なり、非晶質半導体１０３の表面と、絶縁膜１０５の表面との高さが揃うように形成される。このような形状は、エッチング手段やエッチングガスの選択、及びパワーを制御することにより形成することができる。
その後図１（Ｆ）に示すように、非晶質半導体膜１０７をスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、膜厚５０〜２００nmとなるように形成する。本実施の形態では、珪素を主成分とする非晶質珪素膜１０７を、プラズマCVD法を用いて膜厚１００nmとなるように形成する。
その後、非晶質半導体膜１０７を結晶化するために加熱処理を行う。加熱処理とは、加熱炉、レーザ照射、又はレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）等を用いることができる。
加熱炉を用いる場合、徐々に高温となるように温度を５００〜５５０℃の範囲で多段階に設定するとよい。例えば、縦型炉を用いて５００℃で１時間熱処理後、５５０℃４時間で熱処理を行う。
またレーザ照射を用いる場合、線状に加工したパルス発振型のエキシマレーザー光を用いたり、連続発振型レーザ（ＣＷレーザとも表記する）であるアルゴンレーザー光やエキシマレーザー光を用いることもできる。
なお、レーザ照射を行う場合、金属元素を有する半導体膜１０２、及び非晶質半導体膜１０３に形成される結晶粒、特に、後に形成される薄膜トランジスタとなる半導体膜に接する非晶質半導体膜１０３の先端の結晶粒を溶融しないようにパワーを調整する必要がある。また非晶質半導体膜１０３先端の結晶粒の溶融を避けるため、先端が単結晶状態に結晶成長するように非晶質半導体膜１０３の高さを制御して、金属元素を有する半導体膜１０２、及び非晶質半導体膜１０３を形成するとよい。
またランプアニールを用いる場合、赤外光（例えば波長１．２μｍ）を照射することができる。
このような結晶化を行う場合、さらに基板を２５０〜５００℃程度に加熱しておくとでき好ましい。特に、非晶質半導体膜１０７を先端から横方向に結晶成長させるとき、基板と非晶質半導体膜１０７とに温度差がない方がより長く結晶成長が行われる。
以上のような加熱炉、レーザ照射又はランプアニールによる加熱を組み合わせて用いてもよい。例えば、加熱炉を用いて加熱処理を行った後、レーザ照射やランプアニールを行うことができる。その結果、結晶成長を助長することができ、より大きな粒径をもつ結晶粒を形成することができる。
金属元素を有する半導体膜１０２は、金属元素の添加により結晶化の始まる温度が低下しているため、最初に結晶化が始まる。さらに金属元素を有する半導体膜１０２は、金属元素により配向性が制御されて結晶成長する。金属元素を有する半導体膜１０２と接する非晶質半導体膜１０３は、半導体膜１０２の配向性を反映するため、金属元素により配向性が制御されて結晶成長する。このようにして半導体膜１０２及び非晶質半導体膜１０３は、配向性が制御された種結晶となる。そして該種結晶から始まる結晶成長により非晶質半導体膜１０７は、配向性が制御された結晶となる。
特に、金属元素を有する半導体膜１０２と非晶質半導体膜１０３の高さ、０．５〜１．５μｍとし、特に非晶質半導体膜１０３の高さを高くすることにより、配向性を正確に揃えることができるため好ましい。またさらに非晶質半導体膜１０３の直径が上方に向かって小さくなっていることにより、複数の結晶粒が生じる場合であっても、結晶成長の結果一つの結晶粒のみが残り好ましい。
このような結晶成長を行う非晶質半導体膜１０７の結晶粒１１５の模式図を図４に示す。種結晶となる円錐状１０４の非晶質半導体膜１０３を中心として、結晶粒１１５は等方向に結晶成長し、隣接する結晶粒とぶつかるところまで成長する。そのため、要求される結晶粒の大きさに基づき、円錐状１０４の非晶質半導体膜１０３を形成する間隔を決定することができる。例えば、およそ一辺が１０μｍの結晶粒を得たい場合、円柱状１０４の種結晶を１０μｍの間隔で格子状に形成すればよい。また、種結晶となる円錐状１０４の非晶質半導体膜１０３の間隔を異ならせることにより、結晶粒の形状を長方形やその他の矩形状とすることができる。またさらに、絶縁膜１０５に傷を付けることにより、結晶成長の終点を制御することができ、いろいろな形状の結晶粒を形成することができる。
以上のような結晶化工程後、つまり金属元素が不要となった後、金属元素を低減、又は除去するためにゲッタリング工程を施すと好ましい。具体的には不活性元素、例えばＡｒが添加された非晶質半導体膜をゲッタリングシンクとして形成し、加熱処理を行うゲッタリング工程を施す。ゲッタリングシンクとなる非晶質半導体膜は、Ｓｉを有するターゲットを用いたスパッタリング法、又はＣＶＤ法により形成することができる。例えばスパッタリング装置において、高周波電源を動作させ、ターゲットに高周波を印加し、さらに永久磁石を用いて磁場をかけるとよい。
なおゲッタリングシンクとなる非晶質半導体膜を形成する場合、濡れ性を向上させ、膜剥がれが生じないように酸化膜を形成すると好ましい。酸化膜は、オゾン水、又は硫酸、塩酸又は硝酸等の過酸化水素水を混同させた水溶液で処理することにより形成される薄い膜（ケミカルオキサイド）を用いることができる。他の方法としては、酸素雰囲気中でのプラズマ処理や、酸素含有雰囲気中で紫外線照射することによりオゾンを発生させて酸化処理を行ってもよい。
このようにゲッタリングシンクとなる非晶質半導体膜を形成した後、加熱処理を施す。すると、金属元素が拡散し、不活性元素が添加された非晶質半導体膜へ捕獲される。その後、ゲッタリングシンクとなる非晶質半導体膜を、フッ酸等により除去する。
以上のようにして種結晶となる非晶質半導体膜１０３の先端を中心として結晶成長が行われた結晶化された半導体膜１０７（結晶性半導体膜と表記する）を形成することができる。
次いで結晶性半導体膜をパターニングして薄膜トランジスタを形成する工程を説明する。
図２（Ａ）に示すように、結晶性半導体膜１０７を所定の形状にパターニングする。このとき、少なくともチャネル形成領域に金属元素を有する半導体膜１０２と非晶質半導体膜１０３が入らないようにパターニングするとよい。
このとき一つの種結晶から成長した結晶粒に対応粒界が含まれる場合がある。対応粒界はＴＦＴ特性に与える影響が小さいため、半導体膜１０７は対応粒界を含んでも構わない。但し、キャリアの移動方向が対応粒界と概ね平行であることが望ましい。
図１０は上面からみた結晶性半導体膜１０７のパターニング形状を示し、結晶粒１１５を有する半導体膜１０７のパターニング例を説明する。
図１０（Ａ）に示すように、錐状又は柱状１０４にパターニングされた半導体膜１０３、いわゆる種結晶１０４を除くように、結晶化された半導体膜１０７のパターニングする（図中のパターニング箇所１７０）。このとき、双晶の結晶成長方向、つまり双晶粒界とチャネル形成領域の電流が流れる方向とを沿うように、結晶化された半導体膜１０７を、種結晶を中心とした対角線状にパターニングすると好ましい。すなわち種結晶が等間隔に配置されている場合、種結晶を斜めに結ぶ線に沿うようにチャネル形成領域を配置すると表現することができる。チャネル形成領域は双晶粒界を含まない、又はキャリアの移動方向と、双晶粒界の方向とが平行であると、ＴＦＴの移動度の低下が小さくなり、その結果移動度が向上し好ましいからである。すなわちチャネル形成領域においてキャリアの移動方向は双晶粒界を横切らない方が、ＴＦＴの移動度を向上でき好ましいからである。
このとき種結晶となる金属元素を有する半導体膜１０２と非晶質半導体膜１０３を除去するとよい。金属元素を有する半導体膜１０２と非晶質半導体膜１０３は、金属元素が残留している可能性があり、薄膜トランジスタの電気特性に悪影響を及ぼす可能性を排除するためである。
このように金属元素を有する半導体膜１０２と非晶質半導体膜１０３を除去するためには、結晶化された半導体膜１０７のエッチングとは異なるエッチング工程を要する。すなわち、金属元素を有する半導体膜１０２と非晶質半導体膜１０３を除去するためのフォトレジストからなるマスクを形成し、該マスクを用いたエッチングを行う。
また少なくともチャネル形成領域に種結晶が入らないようにパターニングすればよく、図１０（Ｂ）に示すように不純物領域に種結晶が配置されてしまう場合が考えられる。すなわち、不純物領域であるソース領域又はドレイン領域が種結晶上方に形成される場合もある（図中のパターニング箇所１７０）。この場合も、結晶成長方向とチャネル形成領域の電流が流れる方向とを沿うように、結晶化された半導体膜１０７のパターニングすると好ましい。
なお結晶粒は隣接する結晶粒とぶつかるまで放射状に結晶成長し、ぶつかる領域に結晶粒界が形成される。そのため、結晶粒は正方形状に形成されるだけではなく、長方形状、その他の矩形状に形成することができることは上述したとおりである。すなわち、種結晶を配置する間隔により結晶粒の形状を制御することができる。例えば、図１０（Ｃ）に示すように、種結晶１０４の上下間隔を左右間隔より大きくする場合、上下方向に長軸を有する長方形状の結晶粒１１５を形成することができる。
さらに図１０（Ｃ）に示すように、放射状に結晶成長する方向、つまり双晶粒界が存在するならば結晶成長するであろう方向と、チャネル形成領域の電流が流れる方向とを沿うように、つまり平行となるようにパターニングするとより好ましい（図中のパターニング箇所１７０）。上述したように対応粒界はＴＦＴ特性に影響を与えにくいが、双晶粒界とチャネル形成領域の電流が流れる方向とを沿うようにパターニングすることにより、ＴＦＴの移動度を向上させることができるからである。
また双晶粒界と、チャネル形成領域の電気が流れる方向とが斜めとなるように配置してもよい。
またパターニングされた半導体膜１０７は絶縁膜１０５上に形成されているため、下地膜１０１を設けなくともよい。つまり絶縁膜１０５により、基板１００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜１０７中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐことができる。
次いで図２（Ｂ）に示すように、パターニングされた半導体膜１０７の表面を、フッ酸を含むエッチャントで洗浄し、半導体膜１０７を覆うようにゲート絶縁膜１０８を形成する。ゲート絶縁膜１０８はプラズマＣＶＤ法、ＥＣＲ−ＣＶＤ法、ＬＰＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。なおゲート絶縁膜１０８は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。
その後、ゲート絶縁膜１０８上に導電膜を形成し、該導電膜をパターニングし、 パターニングされた半導体膜１０７上にゲート電極１０９を形成する。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜をＬＰＣＶＤ法やＰＣＶＤ法により形成してゲート電極としてもよい。ゲート電極は単層構造、又は積層構造を有する。積層構造の場合、不純物元素をドーピングした多結晶シリコン膜と、導電膜を積層してもよい。本実施の形態では、膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層した導電膜をパターニングしてゲート電極１０９を形成する。
次いで図２（Ｃ）に示すように、ゲート電極１０９をマスクとして不純物元素を添加する。本実施の形態では、Ｂ（ボロン）を添加してソース領域、及びドレイン領域となる不純物領域１１０、Ｐ（リン）を添加してソース領域、及びドレイン領域となる不純物領域１１１を形成する。このとき、ソース領域、ドレイン領域へ金属元素を捕獲するようにゲッタリング工程を行ってもよい。その後好ましくは、ゲート電極１０９、及びゲート絶縁膜１０８を覆って、パッシバーション膜を設けるとよい。そして、無機材料、又は有機材料を用いて層間絶縁膜１１２を形成する。特に、珪素（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む、または置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料、いわゆるシロキサンから層間絶縁膜１１２を形成するとよい。
図２（Ｄ）に示すように、不純物領域１１０、１１１と接続する配線（ソース配線、ドレイン配線に相当）１１３を形成する。配線１１３は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施の形態では、チタン膜／チタンーアルミニウム合金膜／チタン膜（Ｔｉ/Ａｌ−Ｓｉ/Ｔｉ）をそれぞれ１００／３５０／１００ｎｍに積層したのち、所望の形状にパターニング及びエッチングして配線１１３を形成する。
以上のようにして、結晶性、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
そして、以上のように形成された薄膜トランジスタを有する半導体装置を作製することができる。半導体装置は、集積回路や半導体表示装置であって、特に液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission Display）等の半導体表示装置の画素部及び駆動回路部に薄膜トランジスタを用いることができる。特に発光装置において、有機発光素子からの光が、封止基板側へ射出される上面出射、基板側へ射出される下面出射、封止基板及び基板側へ射出される両面出射の構造を用いることができる。
特に種結晶間隔により結晶粒を小さくすることができるため、集積回路を有するCPUの薄膜トランジスタのように、チャネルサイズが小さい薄膜トランジスタに好適である。
（実施の形態２）
本実施の形態では、四角柱状、または円柱状にエッチングし、種結晶となる半導体膜をシリコンゲルマニウムで形成する場合について説明する。
実施の形態１と同様に、基板１００上に絶縁膜１０１、金属元素を有する半導体膜１０２、非晶質半導体膜１０３を形成する（図５（Ａ）参照）。但し本実施の形態では、非晶質半導体膜１０３にシリコンゲルマニウムからなる半導体膜を用いる。
そして、金属元素を有する半導体膜１０２、及び非晶質半導体膜１０３を四角柱状、又は円柱状といった上径と下径とが等しい柱状１０４にパターニングする（図５（Ｂ）参照）。柱状１０４の高さは、０．５〜１．５μｍとなるようにして、配向性を正確に揃えることができるようにする。その後、実施の形態１と同様に絶縁膜１０５を形成する。本実施の形態では、珪素を有する酸化膜と、珪素を有する窒化膜の積層とする。
その後実施の形態１と同様に、絶縁膜１０５を除去するためフォトレジストを塗布し、露光して所定のマスク１０６を転写する。このときマスクは、エッチングされた半導体膜１０２と非晶質半導体膜１０３上には設けないようにする（図５（Ｃ）参照）。またフォトレジスト塗布後に、全面をエッチバックし凸部のみを露出させてもよい。
そして実施の形態１と同様に、マスク１０６を用いて絶縁膜１０５をエッチングし、非晶質半導体膜１０３の先端を出現させる。このとき、非晶質半導体膜１０３の先端が次に形成される半導体膜と接するようにエッチングすればよい。非晶質半導体膜１０３と、絶縁膜１０５の形状は図３を参照すればよい。本実施の形態では、図３（Ｂ）に示すように、非晶質半導体膜１０３の表面が、絶縁膜１０５の表面より高くなるようにエッチングする（図５（Ｄ）参照）。
次いで実施の形態１と同様に、非晶質半導体膜を形成する。本実施の形態では、珪素を主成分とする非晶質珪素膜１０７を形成する。（図５（Ｅ）参照）。
その後、上述したように加熱炉、レーザ照射、又はランプアニール法により非晶質半導体膜１０７結晶化を行い、結晶性半導体膜を形成する。本実施の形態では、連続発振型のレーザを用いて結晶性半導体膜を形成する（図５（Ｆ）参照）。本実施の形態では、種結晶となる非晶質半導体膜１０３にシリコンゲルマニウムを用いるため、配向性の高い結晶性半導体膜を得ることができる。
その後、図２に示すように薄膜トランジスタを形成することができる。
以上のようにして、結晶性、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
本実施の形態は、上記実施の形態と自由に組み合わせることができる。特に錐状の種結晶を形成し、該種結晶を構成する非晶質半導体膜を、珪素を主成分とする半導体膜で形成し、絶縁膜１０５を酸化珪素膜の単層で形成してもよい。
（実施の形態３）
本実施の形態では、金属元素を有する半導体膜を用いず基板に金属元素を形成し種結晶とする場合について説明する。
本実施の形態では、図１１に示すように上記実施の形態１と異なり、金属元素、例えばＮｉをプラズマＣＶＤ法、スパッタリング法、又はイオン注入法により直接基板１００に形成する。また、スピンコーティング法やディップ法といった塗布方法によりＮｉ溶液（水溶液や酢酸溶液を含む）を基板１００上に塗布してもよい。本実施の形態では図１１（Ａ）に示すように、Ｎｉ含有酢酸溶液１１７をスピンコーティング法により形成する。なおＮｉ含有酢酸溶液１１７は非常に薄いため膜として観測できない場合もある。このとき基板１００上に下地膜１０１を形成することにより、基板の表面の濡れ性を改善し、基板の表面全体に金属元素含有水溶液を行き渡らせることができる。下地膜１０１としては、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、基板表面に１０〜５０Åの酸化膜を形成してもよい。
その後、図１１（Ｂ）に示すように、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法により、０．５〜１．５μｍの非晶質半導体膜１０３を形成する。非晶質半導体膜１０３は、珪素を主成分とする半導体膜、又はシリコンゲルマニウムにより形成することができる。
次いで図１１（Ｃ）に示すように、非晶質半導体膜１０３を錐状、又は柱状にパターニングする。その後、上記実施の形態と同様に、絶縁膜１０５を形成し、非晶質半導体膜１０７を形成し、加熱処理を行って結晶性半導体膜、該結晶性半導体膜を有する薄膜トランジスタを形成する。そして、結晶性、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。さらに該薄膜トランジスタを有する半導体装置を形成することができる。
このように直接基板に金属元素を形成する本実施の形態は、上記実施の形態と比較すると、金属元素を添加する非晶質半導体膜１０２の形成に要する時間を省くことができる。さらにはプラズマＣＶＤ法、スパッタリング法、又はイオン注入法により、金属元素を直接基板へ形成する場合、非晶質半導体の濡れ性を向上させるために形成する酸化膜の形成に要する時間を省くことができ好ましい。
本実施の形態は、上記実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、種結晶の結晶化を先に行う場合について説明する。
上記実施の形態のように種結晶を形成し、種結晶を結晶化させた後に絶縁膜を形成し、チャネル形成領域となる非晶質半導体膜を形成し、結晶化してもよい。種結晶は、珪素を主成分とする半導体膜だけではなくゲルマニウムを有するシリコン（シリコンゲルマニウムと表記する）からなる半導体膜から形成することができる。
例えば、錐状、又は柱状にパターニングした非晶質半導体膜１０３に加熱処理を施す。加熱処理とは、加熱炉、レーザ照射、又はレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）等を用いることができる。
加熱炉を用いる場合、徐々に高温となるように温度を５００〜５５０℃の範囲で多段階に設定するとよい。例えば、縦型炉を用いて５００℃で１時間熱処理後、５５０℃４時間で熱処理を行う。
またレーザ照射を用いる場合、線状に加工したパルス発振型のエキシマレーザー光を用いたり、ＣＷレーザであるアルゴンレーザー光やエキシマレーザー光を用いることもできる。
またランプアニールを用いる場合、赤外光（例えば波長１．２μｍ）を照射する。
このように種結晶を加熱し、結晶化した後に、絶縁膜１０５を形成し、適宜エッチングし、チャネル形成領域となる非晶質半導体膜１０７を形成する。
そして非晶質半導体膜１０７へ加熱し、結晶化を行う。この場合、上述したような加熱炉、レーザ照射、又はランプアニール等を用いることができる。特に、種結晶から横方向に結晶成長した大きな結晶粒を形成する場合、連続発振型のレーザ光を用いるとよい。また、基板と非晶質半導体膜１０７とに温度差がない方がより長く結晶成長が行われるため、基板を加熱するとよい。
以上のような加熱炉、レーザ照射又はランプアニールによる加熱を組み合わせて用いてもよい。例えば、加熱炉を用いて加熱処理を行った後、レーザ照射やランプアニールを行うことができる。その結果、結晶成長を助長することができ、より大きな粒径をもつ結晶粒を形成することができる。
本実施の形態は、上記実施の形態と自由に組み合わせることができる。すなわち、上記実施の形態において非晶質状態の種結晶と変えて、多結晶状態の種結晶とすることができる。
以上のように、種結晶を形成し、チャネル形成領域となる非晶質半導体膜を該種結晶から結晶成長させることにより、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
（実施の形態５）
本実施の形態では、実施の形態１と異なるときにゲッタリング工程を行う場合について説明する。
図１（Ｂ）、図５（Ｂ）に示すように、金属元素を有する半導体膜１０２、及び非晶質半導体膜１０３を錐状、または柱状１０４にパターニングし、結晶化した後にゲッタリング工程を行ってもよい。
例えば図９（Ａ）に示すように、錐状、または柱状１０４にパターニングし、結晶化した後、不活性元素、例えばＡｒが添加された非晶質半導体膜１２０をゲッタリングシンクとして形成し、加熱処理を行うゲッタリング工程を施す。
非晶質半導体膜１２０は、実施の形態１と同様に形成することができる。
なお非晶質半導体膜１２０を形成する場合、濡れ性を向上させ、膜剥がれがないように、錐状、または柱状１０４に、酸化膜を形成すると好ましい。酸化膜は、実施の形態１と同様に形成することができる。
このように不活性元素が添加された非晶質半導体膜１２０を形成した後、加熱処理を施す。すると、錐状、または柱状１０４にパターニングされた半導体膜１０２、及び非晶質半導体膜１０３から金属元素が拡散し、不活性元素が添加された非晶質半導体膜１２０へ捕獲される。その後、この不活性元素が添加された非晶質半導体膜１２０は、ＮＭＤ３溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等により除去する。
また種結晶を結晶化後、種結晶と接するように非晶質半導体膜１０６を形成する前に、ゲッタリング工程を行ってもよい。例えば図９（Ｂ）に示すように、金属元素を有する半導体膜１０２、及び非晶質半導体膜１０３を結晶化した後形成される絶縁膜１０５をエッチングし、錐状、または柱状１０４の先端が現れた状態で、不活性元素、例えばＡｒが添加された非晶質半導体膜１２０をゲッタリングシンクとして形成し、加熱処理を行うゲッタリング工程を施す。非晶質半導体膜１２０は、実施の形態１と同様に形成することができる。なお非晶質珪素膜１２０を形成する場合、絶縁膜に酸化珪素を用いているとき、濡れ性の問題はなく、酸化膜を形成せずにすむ。もちろん濡れ性を向上させたい場合は、酸化膜を形成してもよい。
このように薄膜トランジスタの半導体膜となる非晶質半導体膜１０７を形成する前に金属元素のゲッタリング工程を行うと、非晶質半導体膜１０７の結晶化には金属元素が低減された、又は存在しない状態となっているため、薄膜トランジスタへの金属汚染を考える必要性が低くなる。
また、種結晶を除去するように半導体膜１０７をパターニングし、ゲート電極１０９を用いて、不純物領１１０、１１１を形成し、該不純物領域をゲッタリングシンクとしてもよい。すなわち、種結晶を除去するようにパターニングしなくとも、種結晶上に不純物領域を形成し、該不純物領域をゲッタリングシンクとしてもよい。
以上のようにゲッタリング工程は、金属元素を有する半導体膜１０２、及び非晶質半導体膜１０３を結晶化した後であればいつ行っても構わない。本実施の形態は、上記実施の形態と自由に組み合わせることができる。
非晶質半導体膜１０７は、錐状、または柱状にパターニングされた半導体膜の結晶性をたどって結晶成長し、結晶性、更に配向性が制御された薄膜トランジスタを得ることができ、金属元素を低減、または除去することによりＴＦＴ特性を向上させることができる。
（実施の形態６）
本実施の形態では、画素部に形成する薄膜トランジスタの具体的な作製方法について説明する。
図６（Ａ）には、発光素子を有する画素部の上面図例を示す。信号線２０１と、走査線２０３に接続されたスイッチング用トランジスタ２０４と、スイッチング用トランジスタ２０４に接続され、発光素子を駆動するための駆動用トランジスタ２０５と、駆動用トランジスタ２０５のゲート・ソース間に設けられた容量素子２０６と、駆動用トランジスタ２０５の他端に接続される電源線２０２を有する。
図６（Ｂ）には、図６（Ａ）に対応する画素部の上面図を示す。上記実施の形態により得られた結晶性半導体膜１０７、走査線、及びゲート電極となる導電膜１０９、信号線、ソース配線、及びドレイン配線となる配線１１３、層間絶縁膜に形成される配線用のコンタクトホール２１０を示す。
このような画素部において、種結晶となる錐状又は柱状の半導体膜を形成する。具体的には、図６（Ｃ）に示すように一画素の中心部に種結晶１０４を形成し、種結晶から放射状へ双晶を成長させ、一つの結晶粒１１５を形成する。そして図６（Ｃ）に示すように、一つの結晶粒からスイッチング用ＴＦＴ２０４と、駆動用ＴＦＴ２０５の半導体膜をパターニングする。このとき種結晶を中心とし、一つの結晶粒において、一方の結晶粒界側にスイッチング用ＴＦＴ２０４、他の結晶粒界側に駆動用ＴＦＴ２０５を形成している。そのため、対応粒界の方向は、スイッチング用ＴＦＴ２０４、及び駆動用ＴＦＴ２０５の電流の流れる方向に沿うようにパターニングされない。しかし、上述したように対応粒界はＴＦＴ特性に悪影響を与えにくいので図６（Ｃ）のようなレイアウトでもよい。
このとき駆動用ＴＦＴのチャネル長を長くすると、飽和領域で確実に動作することができる。飽和領域で動作させると、経時劣化によるさらに駆動用ＴＦＴ間のバラツキを低減することができ好ましい。具体的には、駆動用ＴＦＴの半導体膜を、矩形状を繰り返したいわゆるジグザグ状態にパターニングすればよい。
図７には、図６とは異なるレイアウトで半導体膜をパターニングする場合を説明する。特に双晶粒界と、スイッチング用ＴＦＴ２０４、及び駆動用ＴＦＴ２０５の電流の流れる方向とが沿うようなレイアウト例を示す。
図７（Ａ）には、図６（Ｃ）と同様に画素部の上面図を示し、スイッチング用ＴＦＴ２０４と、駆動用ＴＦＴ２０５の配置を示す。また、種結晶１０４と、種結晶から成長した結晶粒１１５を示す。そしてそれらＴＦＴ、種結晶、結晶粒の位置関係は、種結晶から放射状に結晶成長した双晶粒界と、スイッチング用ＴＦＴ２０４、及び駆動用ＴＦＴ２０５の電流の流れる方向とが沿うようになっている。すなわち、種結晶の直左側にスイッチング用ＴＦＴ２０４を配置し、種結晶の直下側に駆動用ＴＦＴ２０５を配置している。その結果、双晶粒界と、スイッチング用ＴＦＴ２０４、及び駆動用ＴＦＴ２０５の電流の流れる方向とが沿うため、ＴＦＴの移動度を向上させることができる。
図７（Ｂ）には、一つの種結晶１０４から形成された結晶粒１１５内に、４つのスイッチング用ＴＦＴ２０４と、４つの駆動用ＴＦＴ２０５を有している。またそれら複数のＴＦＴの電流の流れる方向と、双晶粒界とを沿わすため、種結晶を中心として点対称に複数のＴＦＴが設けられている。
特に、表示装置の高精細化がすすむと、スイッチング用ＴＦＴ２０４、駆動用ＴＦＴ２０５の配置間隔、つまり画素間隔が狭くなってくる。そのような場合、一つの種結晶から成長した結晶粒内に、複数のスイッチング用ＴＦＴ２０４、駆動用ＴＦＴ２０５を有することができ好適である。
以上のようにして、結晶性、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを有する画素部を形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
本実施の形態は、上記実施の形態と自由に組み合わせることができる。
（実施の形態７）
本実施の形態では信号線駆動回路や走査線駆動回路を有する駆動回路部に適応する場合を説明する。
例えば、図８には駆動回路部に設けられるアナログスイッチを示す。図８（Ａ）に示すようにアナログスイッチは、ｐチャネル型ＴＦＴ３０１とｎチャネル型ＴＦＴ３０２とが接続されたスイッチＳＷ１と、ｐチャネル型ＴＦＴ３０３とｎチャネル型ＴＦＴ３０４とが接続されたスイッチＳＷ２とを有する。ＳＷ１と、ＳＷ２とは信号（Ｓｉｇｎａｌ）が入力される配線と、該信号の反転信号（Ｓｉｇｎａｌｂ）が入力される配線とにそれぞれ接続されている。またｐチャネル型ＴＦＴとｎチャネル型ＴＦＴの一方の接続箇所には入力電圧（Ｖｉｎ）が印加され、他方の接続箇所から信号の組み合わせにより該電圧が出力される（Ｖｏｕｔ）。
図８（Ｂ）には、図８（Ａ）に対応する画素部の上面図を示す。上記実施の形態により得られた結晶性半導体膜１０７、ゲート電極となる導電膜１０９、ソース配線、及びドレイン配線となる配線１１３、層間絶縁膜に形成される配線用のコンタクトホール３１０を示す。
このようなアナログスイッチにおいて、種結晶となる錐状又は柱状の半導体膜を形成する。
具体的には図８（Ｃ）に示すように、ｎチャネル型ＴＦＴ３０１、３０３との間に種結晶１０４を形成する。またｐチャネル型ＴＦＴ３０２、３０４との間に種結晶を形成する。それら種結晶から結晶成長させ、結晶粒１１５を形成する。各ＴＦＴの電流の流れる方向は、種結晶から結晶成長する双晶粒界に沿うように形成することができる。その結果、各ＴＦＴの移動を向上させることができる。また一つの結晶粒から同一極性のＴＦＴをパターニングしているため、アナログスイッチの特性バラツキを低減することができる。
以上のようにして、結晶性、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを有するアナログスイッチを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
本実施の形態は、上記実施の形態と自由に組み合わせることができる。
（実施の形態８）
本実施の形態では、上記実施の形態を用いた結晶性半導体膜からパネルを形成する方法について説明する。
図１２（Ａ）には、上記実施の形態に基づいて形成される結晶性半導体膜の斜視図を示す。絶縁表面を有する基板１００上に下地膜１０１を形成し、下地膜１０１上に種結晶となる金属元素を有する半導体膜１０２、非晶質半導体膜１０３を形成する。図１２（Ａ）において、種結晶を強調して記載したため種結晶の間隔は実際と異なる。実際の種結晶が設けられる間隔は上記実施の形態を参照すればよい。その後、絶縁膜１０５を形成する。
図１２（Ｂ）に示すように、絶縁膜１０５上に非晶質半導体膜１０７を形成し、上記実施の形態に基づいて結晶化を行う。その結果、結晶及び結晶粒界が制御された結晶性半導体膜を得ることができる。なお本実施の形態では、結晶及び結晶粒界が制御された結晶性半導体膜を用いて、画素部、信号線駆動回路、及び走査線駆動回路を形成する。そのため図１２（Ｂ）において、画素部となる領域（画素部領域）１５０、信号線駆動回路となる領域（信号線駆動回路領域）１５１、走査線駆動回路となる領域（走査線駆動回路領域）１５２を一点鎖線により示す。また画素部、信号線駆動回路、及び走査線駆動回路の形成箇所は本実施の形態に限定されず、画素部に対して対称な位置に複数の信号線駆動回路、或いは画素部に対して対称な位置に複数の走査線駆動回路を形成してもよい。
そして図１２（Ｃ）に示すように、結晶化された半導体膜１０７をパターニングする。このとき、種結晶を除去するようにパターニングすると好ましい。
そして図１２（Ａ）（Ｂ）（Ｃ）に示すように形成された結晶性半導体膜にＴＦＴの作製工程を施し、画素部、信号線駆動回路、及び走査線駆動回路を有するパネルを形成する。
以上のようにして、結晶性、及び結晶位置が制御された結晶性半導体膜を有する薄膜トランジスタを有するパネルを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
本実施の形態は、上記実施の形態と自由に組み合わせることができる。
（実施の形態９）
本実施の形態では、上記実施の形態に示したパネルFPCを介してプリント基板上に形成されたコントロール回路、電源回路、Ｉ／Ｆ等を含むＩＣを実装して完成するモジュール、及びそのシステムについて説明する。
図１３には、モジュールのシステムについて説明する。
モジュール外部の電源回路９３０から映像信号処理回路９０９へ電源が供給される。モジュール外部の電源回路９３０とは、電子機器に搭載される配線基板上に形成された電源回路である。また映像信号処理回路９０９は、インターフェース（Ｉ／Ｆ）部９０８から信号が入力される。さらに映像信号処理回路９０９はビデオＲＡＭ９１０と相互に信号のやりとりを行う。そして、映像信号処理回路９０９からコントロール回路９０１へ信号が入力される。コントロール回路９０１は電源回路９０２から電源が供給される。階調電源９１１を介して入力され、コントロール回路９０１には映像信号処理回路９０９から信号が入力され、電源回路９０２から電源が供給される。コントロール回路９０１から走査線駆動回路９０４、及び信号線駆動回路９０５へ信号が入力される。また階調電源９１１から、信号線駆動回路９０５へ電源が供給される。走査線駆動回路９０４、及び信号線駆動回路９０５と同一基板９００上に設けられた画素部９０３へ走査線駆動回路９０４、及び信号線駆動回路９０５から信号が入力される。
なお発光素子を有する発光装置において、階調電源９１１は陰極へ電圧を印加する電源となる。また液晶素子を有する液晶表示装置において、階調電源９１１は液晶層に電圧を印加する電極、いわゆる対向電極へ電圧を印加する電源となる。
モジュールは、画素部９０３、走査線駆動回路９０４、信号線駆動回路９０５、コントロール回路９０１、階調電源９１１、電源回路９０２、映像信号処理回路９０９、ビデオＲＡＭ９１０、Ｉ／Ｆ部９０８を含むシステムを有する。
図１２にコントロール回路９０１及び電源回路９０２がパネル８００に実装されたモジュールの外観図を示す。パネルには、基板９００上に形成された、発光素子又は液晶素子が各画素に設けられた画素部９０３と、前記画素部９０３が有する画素を選択する走査線駆動回路９０４と、選択された画素にビデオ信号を供給する信号線駆動回路９０５とが設けられている。このとき、画素部９０３、走査線駆動回路９０４、又は信号線駆動回路９０５とが有する半導体素子は、上記実施の形態のように結晶性及び結晶位置を制御して形成された結晶性半導体膜を有することができる。
なお、必ずしも走査線駆動回路９０４、及び信号線駆動回路９０５を同一基板に形成する必要はなく、例えば走査線駆動回路９０４のみを同一基板に形成し、信号線駆動回路９０５をＩＣチップにより形成し、実装してもよい。
またプリント基板９０７にはコントロール回路９０１、電源回路９０２が設けられており、コントロール回路９０１または電源回路９０２から出力された各種信号及び電源電圧は、ＦＰＣ９０６を介して画素部９０３、走査線駆動回路９０４、信号線駆動回路９０５に供給される。
プリント基板９０７の電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース（I/F）部９０８を介して供給される。
なお、本実施の形態ではパネルにプリント基板９０７がＦＰＣ９０６を用いて実装されているが、必ずしもこの構成に限定されない。ＣＯＧ(Chip on Glass)方式を用い、コントロール回路９０１、電源回路９０２をパネルに直接実装させるようにしても良い。
また、プリント基板９０７において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板９０７にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしても良い。
以上のようにして、結晶性、及び結晶位置が制御された結晶性半導体膜を有するパネルを有するモジュールを形成することができる。なお結晶位置を制御することにより結晶粒界の配置を制御することができる。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態１０）
本実施の形態では、実施の形態９と異なるモジュールの形態を説明する。
図１５に示すモジュールの形態は、基板９００上に、コントロール回路９０１、映像信号処理回路９０９、ビデオＲＡＭ９１０を形成することを特徴とする。
すなわち、上記実施の形態により結晶性及び結晶位置を制御して形成された結晶性半導体膜を有するＴＦＴにより基板９００上に、コントロール回路９０１、映像信号処理回路９０９、ビデオＲＡＭ９１０を形成する。その他の構成は、図１３と同様であるため説明を省略する。
なお、図１５に示したモジュールの形態のシステムは、図１４に示すシステムにおいてコントロール回路９０１、映像信号処理回路９０９、ビデオＲＡＭ９１０が基板９００上に設けられたシステムとなる。
このように、コントロール回路９０１、映像信号処理回路９０９、ビデオＲＡＭ９１０を基板９００上に一体形成することにより、モジュールを小型化、軽量化することができる。またさらに、その他の回路、例えば階調電源９１１を基板９００上に形成してもよい。
以上のように、を有する多様な構成を有するモジュールを形成することができる。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態１１）
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図１６に示す。
図１６（Ａ）は携帯端末のうちの携帯電話機であり、本体２１０１、筐体２１０２、表示部２１０３、音声入力部２１０４、音声出力部２１０５、操作キー２１０６、アンテナ２１０７等を含む。表示部２１０３は、画素部及び駆動回路部を有するモジュールが設けられている。画素部は、発光素子又は液晶素子を有し、本発明の結晶性、及び結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを有する。また駆動回路部に、本発明の結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを設けてもよい。またさらに表示部２１０３を多面取りにより形成することにより、携帯電話機のコストを低減することができる。
図１６(Ｂ)はモバイルコンピュータであり、本体２２０１、表示部２２０２、スライタス２２０３、操作ボタン２２０４、外部インターフェース２２０５等を含む。表示部２２０２は、画素部及び駆動回路部を有するモジュールが設けられている。画素部は、発光素子又は液晶素子を有し、本発明の結晶性、及び結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを有する。また駆動回路部に、本発明の結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを設けてもよい。またさらに表示部２２０２を多面取りにより形成することにより、モバイルコンピュータのコストを低減することができる。
図１６（Ｃ）はシート型の携帯電話機であり、本体２３０１、表示部２３０３、音声入力部２３０４、音声出力部２３０５、スイッチ２３０６、外部接続ポート２３０７等を含む。外部接続ポート２３０７を介して、別途用意したイヤホン２３０８を接続することができる。表示部２３０３には、センサを備えたタッチパネル式の表示画面が用いられており、表示部２３０３に表示されたタッチパネル式操作キー２３０９に触れることで、一連の操作を行うことができる。表示部２３０３は、画素部及び駆動回路部を有するモジュールが設けられている。画素部は、発光素子又は液晶素子を有し、本発明の結晶性、及び結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを有する。また駆動回路部に、本発明の結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを設けてもよい。またさらに表示部２３０３を多面取りにより形成することにより、シート型の携帯電話機のコストを低減することができる。
上記した以外の電子機器である、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（いわゆるＤＶＤ表示装置等）、ゴーグル型ディスプレイ、ビデオカメラ等における画素部、及び駆動回路部に結晶性及び結晶位置を制御して形成された結晶性半導体膜を有するように形成されたＴＦＴを設けることができる。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態１２）
本実施の形態では、結晶及び結晶粒界を制御する結晶方法により得られた薄膜トランジスタを有するＣＰＵの構成についてブロック図を用いて説明する。
図１７に示すＣＰＵは、基板６００上に、演算回路（ＡＬＵ：Arithmetic logic unit）６０１、演算回路用の制御部（ALU Controller）６０２、命令解析部（Instruction Decoder）６０３、割り込み制御部（Interrupt Controller）６０４、タイミング制御部（Timing Controller）６０５、レジスタ（Register）６０６、レジスタ制御部（Register Controller）６０７、バスインターフェース（Bus I/F）６０８、書き換え可能なＲＯＭ６０９、ＲＯＭインターフェース（ROM I／F）６２０とを主に有している。またＲＯＭ６０９及びROM I／F６２０は、別チップに設けても良い。
勿論、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
以上のような各種回路を、上記実施の形態に示した結晶及び結晶粒界を制御する結晶方法により形成された薄膜トランジスタ、特にガラス基板上に形成された薄膜トランジスタを用いて構成することができる。
Bus I/F６０８を介してＣＰＵに入力された命令は、Instruction Decoder６０３に入力され、デコードされた後、ALU Controller６０２、Interrupt Controller６０４、Register Controller６０７、Timing Controller６０５に入力される。
ALU Controller６０２、Interrupt Controller６０４、Register Controller６０７、Timing Controller６０５は、デコードされた命令に基づき、各種制御を行う。具体的にALU Controller６０２は、ＡＬＵ６０１の動作を制御するための信号を生成する。また、Interrupt Controller６０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Register Controller６０７は、Register６０６のアドレスを生成し、ＣＰＵの状態に応じてRegister６０６の読み出しや書き込みを行う。
またTiming Controller６０５は、ＡＬＵ６０１、ALU Controller６０２、Instruction Decoder６０３、Interrupt Controller６０４、Register Controller６０７の動作のタイミングを制御する信号を生成する。例えばTiming Controller６０５は、基準クロック信号ＣＬＫ１（６２１）を元に、内部クロック信号ＣＬＫ２（６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
特に薄膜トランジスタのゲート電極のチャネル長方向の長さ（いわゆるゲート長）を小さくすることにより、駆動電圧の低下が期待できる。
結晶及び結晶粒界を制御する結晶方法により形成されたガラス基板上の薄膜トランジスタにより、廉価な機械だけで実現できる低コストなＣＰＵを提供することができる。
本発明の結晶化工程を示した断面図である。 本発明の薄膜トランジスタ作製工程を示した断面図である。 本発明の結晶化工程を示した断面図である。 本発明の結晶粒を示した上面図である。 本発明の結晶化工程を示した断面図である。 本発明の結晶粒を画素部に適応したレイアウト例を示した上面図である。 本発明の結晶粒を画素部に適応したレイアウト例を示した上面図である。 本発明の結晶粒をアナログスイッチに適応したレイアウト例を示した上面図である。 本発明の薄膜トランジスタ作製工程を示した断面図である。 本発明の結晶粒を示した上面図である。 本発明の結晶化工程を示した断面図である。 本発明のパネルの作製工程を示した図である。 本発明のモジュールの形態を示した図である。 本発明の表示装置のシステムを示したフローチャートである。 本発明のモジュールの形態を示した図である。 本発明の結晶粒を有する電子機器を示した図である。 本発明の結晶粒を有するＣＰＵを示した図である。

Claims (18)

  1. 結晶化を促進する金属元素を有する半導体膜を形成し、
    前記半導体膜上に第１の非晶質半導体膜を形成し、
    前記半導体膜、及び前記第１の非晶質半導体膜を錐状または柱状にパターニングし、
    パターニングされた前記半導体膜、及び前記第１の非晶質半導体膜を覆って絶縁膜を形成し、
    前記第１の非晶質半導体膜の先端が現れるように前記絶縁膜をエッチングし、
    前記先端に接するように第２の非晶質半導体膜を形成し、
    前記第２の非晶質半導体膜を加熱することにより結晶性半導体膜を形成することを特徴とする結晶性半導体膜の作製方法。
  2. 基板上に結晶化を促進する金属元素を添加し、
    前記金属元素上に第１の非晶質半導体膜を形成し、
    前記第１の非晶質半導体膜を錐状または柱状にパターニングし、
    パターニングされた前記半導体膜、及び前記第１の非晶質半導体膜を覆って絶縁膜を形成し、
    前記第１の非晶質半導体膜の先端が現れるように前記絶縁膜をエッチングし、
    前記先端に接するように第２の非晶質半導体膜を形成し、
    前記第２の非晶質半導体膜を加熱することにより結晶性半導体膜を形成する
    ことを特徴とする結晶性半導体膜の作製方法。
  3. 請求項１又は２において、
    加熱炉、レーザ、ランプアニール、又はそれらを組み合わせて前記第２の非晶質半導体膜を加熱することを特徴とする結晶性半導体膜の作製方法。
  4. 請求項１乃至３のいずれか一において、前記第１の非晶質半導体膜を結晶化した後に前記絶縁膜を形成することを特徴とする結晶性半導体膜の作製方法。
  5. 請求項１乃至４のいずれか一において、
    ドライエッチング法、ウェットエッチング法、又はＣＭＰ法を用いて、前記第１の非晶質半導体膜の先端が現れるように前記絶縁膜をエッチングすることを特徴とする結晶性半導体膜の作製方法。
  6. 請求項１乃至５のいずれか一において、
    前記第１の非晶質半導体膜はゲルマニウムを有するシリコン膜から形成することを特徴とする結晶性半導体膜の作製方法。
  7. 請求項１乃至６のいずれか一において、
    前記半導体膜、及び前記第１の非晶質半導体膜を錐状又は柱状にパターニングし、前記パターニングされた半導体膜、及び第１の非晶質半導体膜を覆って、ゲッタリングシンクを形成し、加熱することにより前記金属元素の濃度を低減することを特徴とする結晶性半導体膜の作製方法。
  8. 請求項１乃至６のいずれか一において、
    前記第１の非晶質半導体膜の先端が現れるように前記絶縁膜をエッチングし、前記絶縁膜上にゲッタリングシンクを形成し、加熱することにより前記金属元素の濃度を低減することを特徴とする結晶性半導体膜の作製方法。
  9. 請求項１乃至６のいずれか一において、
    前記第２の非晶質半導体膜を加熱することにより結晶性半導体膜を形成し、前記結晶性半導体膜を覆って、ゲッタリングシンクを形成し、加熱することにより前記金属元素の濃度を低減することを特徴とする結晶性半導体膜の作製方法。
  10. 請求項１乃至９のいずれか一において、
    前記結晶化を促進する金属元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕ、Ａｇ、Ｉｎ、Ｓｎから選ばれた一種又は複数種であることを特徴とする結晶性半導体膜の作製方法。
  11. 請求項１乃至１０のいずれか一において、
    スピンコーティング法、ディップ法、イオン注入法、又はスパッタリング法により前記半導体膜又は前記基板に前記金属元素を添加することを特徴とする結晶性半導体膜の作製方法。
  12. 請求項１乃至１１のいずれか一に記載の結晶性半導体膜を用いた薄膜トランジスタの作製方法であって、
    前記結晶性半導体膜をパターニングするときに前記金属元素を有する半導体膜、及び前記第１の非晶質半導体膜を除去し、
    前記パターニングされた結晶性半導体膜上にゲート絶縁膜を介してゲート電極を形成し、
    前記ゲート電極をマスクとして不純物元素を添加して不純物領域を形成し、
    前記不純物領域に接続される配線を形成することを特徴とする薄膜トランジスタの作製方法。
  13. 請求項１乃至１１のいずれか一に記載の結晶性半導体膜を用いた薄膜トランジスタの作製方法であって、
    前記結晶性半導体膜をパターニングするときに前記金属元素を有する半導体膜、及び前記第１の非晶質半導体膜を残し、
    前記パターニングされた結晶性半導体膜上にゲート絶縁膜を介してゲート電極を形成し、
    前記ゲート電極をマスクとして不純物元素を添加して、前記前記金属元素を有する半導体膜、及び前記第１の非晶質半導体膜上方に不純物領域を形成し、
    前記不純物領域に接続される配線を形成することを特徴とする薄膜トランジスタの作製方法。
  14. 請求項１２または１３において、
    結晶粒界を除去するように前記結晶性半導体膜をパターニングすることを特徴とする薄膜トランジスタの作製方法。
  15. 請求項１２乃至１４のいずれか一に記載の薄膜トランジスタを有する半導体装置の作製方法であって、
    スイッチング用ＴＦＴと駆動用ＴＦＴを有する画素部において、
    前記スイッチング用ＴＦＴ、及び前記駆動用ＴＦＴの電流の流れる方向と、前記結晶性半導体膜の結晶成長の方向とを沿うように前記結晶性半導体膜をパターニングすることを特徴とする半導体装置の作製方法。
  16. 請求項１２乃至１４のいずれか一に記載の薄膜トランジスタを有する半導体装置の作製方法であって、
    スイッチング用ＴＦＴと駆動用ＴＦＴを有する画素部において、
    前記金属元素を有する半導体膜、及び前記第１の非晶質半導体膜を中心として複数のスイッチング用ＴＦＴと駆動用ＴＦＴを点対称に配置し、前記スイッチング用ＴＦＴ、及び前記駆動用ＴＦＴの電流の流れる方向と、前記結晶性半導体膜の結晶成長の方向とを沿うように前記結晶性半導体膜をパターニングすることを特徴とする半導体装置の作製方法。
  17. 請求項１５、又は１６において、前記スイッチング用ＴＦＴ、及び前記駆動用ＴＦＴの電流の流れる方向と、双晶粒界とを沿うように前記結晶性半導体膜をパターニングすることを特徴とする半導体装置の作製方法。
  18. 請求項１２乃至１４のいずれか一に記載の薄膜トランジスタを有する半導体装置の作製方法であって、
    複数のｎチャネル型ＴＦＴと、複数のｐチャネル型ＴＦＴを有するアナログスイッチを含む駆動回路部において、
    前記複数のｎチャネル型ＴＦＴは同一の結晶粒から形成し、
    前記複数のｐチャネル型ＴＦＴは同一の結晶粒から形成することを特徴とする半導体装置の作製方法。
JP2003305369A 2003-08-28 2003-08-28 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法 Expired - Fee Related JP4342876B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003305369A JP4342876B2 (ja) 2003-08-28 2003-08-28 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003305369A JP4342876B2 (ja) 2003-08-28 2003-08-28 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2005079198A true JP2005079198A (ja) 2005-03-24
JP2005079198A5 JP2005079198A5 (ja) 2006-08-03
JP4342876B2 JP4342876B2 (ja) 2009-10-14

Family

ID=34408803

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003305369A Expired - Fee Related JP4342876B2 (ja) 2003-08-28 2003-08-28 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4342876B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019689A (ja) * 2004-06-30 2006-01-19 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法
KR20130134154A (ko) * 2012-05-30 2013-12-10 삼성디스플레이 주식회사 박막 트랜지스터 및 그 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019689A (ja) * 2004-06-30 2006-01-19 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法
US7838352B2 (en) 2004-06-30 2010-11-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method for fabricating the same
US7935586B2 (en) 2004-06-30 2011-05-03 Samsung Mobile Display Co., Ltd. Thin film transistor and method for fabricating the same
KR20130134154A (ko) * 2012-05-30 2013-12-10 삼성디스플레이 주식회사 박막 트랜지스터 및 그 형성 방법
KR101961426B1 (ko) * 2012-05-30 2019-03-25 삼성디스플레이 주식회사 박막 트랜지스터 및 그 형성 방법

Also Published As

Publication number Publication date
JP4342876B2 (ja) 2009-10-14

Similar Documents

Publication Publication Date Title
JP6002814B2 (ja) 半導体装置
JP4854866B2 (ja) 半導体装置の作製方法
US7635866B2 (en) Semiconductor device and its manufacturing method
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
TWI303882B (en) Semiconductor device and method of manufacturing the same
JP2011142332A (ja) 発光装置及び電子機器
US7115488B2 (en) Method of manufacturing semiconductor device
JP5121145B2 (ja) 半導体装置の作製方法
JP5132169B2 (ja) 半導体装置の作製方法
US6919235B1 (en) Semiconductor device having semiconductor circuit comprising semiconductor element, and method for manufacturing same
JP4342876B2 (ja) 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法
JP4421242B2 (ja) 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法
JP4387144B2 (ja) 結晶性半導体膜の作製方法、該結晶性半導体膜を有する薄膜トランジスタの作製方法、該結晶性半導体膜を有する半導体装置の作製方法
JP2005197526A (ja) 半導体装置とその製造方法
JP5042133B2 (ja) 半導体装置の作製方法
JP2004048029A (ja) 半導体装置の作製方法
JP4353664B2 (ja) 表示装置の駆動回路、表示装置及び電子機器
JP5232346B2 (ja) 表示装置のソース信号線駆動回路及び電子機器
JP4387143B2 (ja) 半導体装置の作製方法
JP2002203787A (ja) 半導体装置の作製方法
JP4954497B2 (ja) 半導体装置及び半導体装置の作製方法
JP2003273124A (ja) 半導体装置の作製方法
JP2005101571A (ja) 半導体装置の作製方法
JP2004104110A (ja) 薄膜トランジスタ及びその作製方法
JP2000124131A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060620

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060620

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090707

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090708

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130717

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees