KR20130134154A - 박막 트랜지스터 및 그 형성 방법 - Google Patents

박막 트랜지스터 및 그 형성 방법

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Abstract

박막 트랜지스터를 제공한다. 본 발명의 한 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층과 중첩하여 위치하는 게이트 전극, 상기 산화물 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막 그리고 상기 산화물 반도체층과 적어도 일부가 중첩하고 서로 이격되어 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 제1 물질을 포함하는 산화물을 포함하고, 상기 산화물 반도체층은 상기 제1 물질과 제2 물질을 조합하여 형성되는 산화물을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제2 물질과 제3 물질을 조합하여 형성되는 산화물을 포함하고, 상기 게이트 절연막을 상기 제1 물질을 포함하는 용액 공정으로 형성하고, 상기 산화물 반도체층은 상기 제2 물질을 포함하는 용액 공정으로 형성하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제3 물질을 포함하는 용액 공정으로 형성한다.

Description

박막 트랜지스터 및 그 형성 방법{THIN FILM TRANSISTOR AND METHOD FOR FORMING THE SAME}
본 발명은 박막 트랜지스터 및 그 형성 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
일반적으로, 평판 표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가 받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전극을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이룬다. 또한 이러한 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극과 중첩되어 있는 액티브층을 채널층으로 포함하며, 액티브층은 반도체 재료로서 비정질 실리콘이 주로 사용되고 있다.
그러나, 디스플레이의 대형화가 이루어짐에 따라 초고속 구동이 가능한 박막 트랜지스터의 개발이 절실해지고 있다. 특히 액티브층으로 현재 주로 사용되고 있는 비정질 실리콘은 전자 이동도가 낮고 화학 기상 증착법(Chemical vapor deposition; CVD), 스퍼터링 방법 등을 적용하기 위한 고가의 진공 공정 기반의 증착 장비들을 필요로 한다.
따라서, 전자 이동도가 높고 코팅 공정 또는 초저가 프린팅 공정을 통하여 진행하기 위해 용액 공정이 가능한 산화물 반도체 재료의 개발이 요구되고 있다.
하지만, 용액 공정으로 액티브층을 형성하게 되면, 이웃하는 층과의 계면 특성이 떨어져 박막 트랜지스터의 특성이 떨어질 수 있다.
본 발명이 해결하고자 하는 과제는 이웃하는 층간 계면 특성이 향상되고 공정이 단순화된 박막 트랜지스터 및 그 형성 방법을 제공하는데 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층과 중첩하여 위치하는 게이트 전극, 상기 산화물 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막 그리고 상기 산화물 반도체층과 적어도 일부가 중첩하고 서로 이격되어 위치하는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 제1 물질을 포함하는 산화물을 포함하고, 상기 산화물 반도체층은 상기 제1 물질과 제2 물질을 조합하여 형성되는 산화물을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제2 물질과 제3 물질을 조합하여 형성되는 산화물을 포함하고, 상기 게이트 절연막을 상기 제1 물질을 포함하는 용액 공정으로 형성하고, 상기 산화물 반도체층은 상기 제2 물질을 포함하는 용액 공정으로 형성하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제3 물질을 포함하는 용액 공정으로 형성한다
상기 제1 물질은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함하는 전구체 물질이고, 상기 제2 물질은 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 전구체 물질이며, 상기 제3 물질은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 전구체 물질일 수 있다.
상기 게이트 절연막과 상기 산화물 반도체층 사이의 경계면에 그레인 바운더리(Grain Boundary)가 형성되지 않을 수 있다.
상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이의 경계면에 그레인 바운더리(Grain Boundary)가 형성되지 않을 수 있다.
상기 산화물 반도체층은 실리콘-인듐 산화물을 포함할 수 있다.
상기 산화물 반도체층은 하프늄-인듐 산화물을 포함할 수 있다.
상기 산화물 반도체층의 채널부와 동일층에 상기 소스 전극 및 상기 드레인 전극이 확장되어 형성될 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 형성 방법은 기판 위에 제1 전구체 물질을 코팅하여 제1 코팅층을 형성하는 단계, 상기 제1 코팅층 위에 제2 전구체 물질을 코팅하여 제2 코팅층을 형성하는 단계, 상기 제2 코팅층 위에 제3 전구체 물질을 코팅하여 제3 코팅층을 형성하는 단계 그리고 상기 제1 코팅층, 상기 제2 코팅층 및 상기 제3 코팅층을 동시에 열처리하는 단계를 포함하고, 상기 제1 코팅층, 상기 제2 코팅층 및 상기 제3 코팅층을 형성하는 단계는 모두 용액 공정을 수행하는 단계를 포함한다.
상기 열처리하는 단계에서 상기 제1 전구체 물질을 포함하는 산화물을 포함하는 절연막을 형성하고, 상기 제1 전구체 물질이 상기 제2 전구체 물질과 조합하여 산화물 반도체층을 형성하며, 상기 제2 전구체 물질이 상기 제3 전구체 물질과 조합하여 소스/드레인 층을 형성할 수 있다.
상기 제1 전구체 물질은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함하고, 상기 제2 전구체 물질은 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하며, 상기 제3 전구체 물질은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 열처리하는 단계에서 상기 제1 전구체 물질이 상기 제2 코팅층으로 확산하여 상기 제2 전구체 물질과 조합하여 산화물 반도체층을 형성하고, 상기 제2 전구체 물질이 상기 제3 코팅층으로 확산 또는 상기 제3 전구체 물질이 상기 제2 코팅층으로 확산하여 상기 소스/드레인 층을 형성할 수 있다.
상기 절연막과 상기 산화물 반도체층 사이의 경계면에 그레인 바운더리를 형성하지 않을 수 있다.
상기 산화물 반도체층과 상기 소스/드레인 층 사이의 경계면에 그레인 바운더리를 형성하지 않을 수 있다.
상기 산화물 반도체층은 실리콘-인듐 산화물을 포함하도록 형성할 수 있다.
상기 산화물 반도체층은 하프늄-인듐 산화물을 포함하도록 형성할 수 있다.
상기 열처리하는 단계 이전에 상기 제3 코팅층을 패터닝하여 소스 형성 영역과 드레인 형성 영역을 분리하는 단계를 더 포함할 수 있다.
상기 제3 코팅층을 패터닝하는 단계는 포토 리소그라피 방법 또는 리프트 오프(Lift Off) 방법을 포함할 수 있다.
상기 열처리하는 단계 이후에 상기 제3 전구체 물질이 상기 제2 코팅층으로 확산하여 상기 제2 전구체 물질과 조합함으로써 서로 분리된 소스 전극 및 드레인 전극을 형성하고, 상기 소스 전극 및 상기 드레인 전극은 상기 소스 영역 및 상기 드레인 영역이 상기 제2 코팅층으로 확장된 영역을 형성할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 절연층-반도체-소스/드레인 전구체 물질을 용액형 공정으로 진행 후, 한 번의 열처리 공정으로 처리함으로써, 층 간 물질 확산에 의해 절연막, 반도체층, 소스/드레인 전극을 형성하여 공정을 단순화하면서 층간 계면 특성을 향상시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 흐름도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 단면도들이다.
도 8 내지 도 10은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 단면도들이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 흐름도이다.
도 1을 참고하면, 본 실시예에서는 기판 위에 절연막 형성용 전구체를 증착하고, 증착된 절연막 형성용 전구체 위에 반도체막 형성용 전구체를 증착하며, 증착된 반도체막 형성용 전구체 위에 소스/드레인 형성용 전구체를 증착한다(S1).
구체적으로, 절연막 형성용 전구체 물질을 용매와 혼합하여 용액 공정으로 기판 위에 코팅한다. 마찬가지로, 반도체막 형성용 전구체 물질을 용매와 혼합하여 용액 공정으로 코팅된 절연막 형성용 전구체 물질과 용매의 혼합물 위에 코팅한다. 이후, 소스/드레인 형성용 전구체 물질을 용매와 혼합하여 용액 공정으로 코팅된 반도체막 형성용 전구체 물질과 용매의 혼합물 위에 코팅한다.
여기서, 코팅 방법은 스핀 코팅(spin coating), 딥 코팅(dip coating), 바 코팅(bar coating), 스크린 프린팅(screen printing), 슬라이드 코팅(slide coating), 롤 코팅(roll coating), 스프레이 코팅(spray coating), 슬롯 코팅(slot coating), 딥-펜(dip-pen), 잉크젯(ink jet), 나노 디스펜싱(nano dispensing) 중 하나의 방법을 이용할 수 있다.
용매로는 물, 에테르 및 알코올로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 실시예에서 절연막 형성용 전구체 물질은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함한다.
본 실시예에서 반도체막 형성용 전구체 물질은 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함한다.
본 실시예에서 소스/드레인 형성용 전구체 물질은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함한다.
그 다음, 기판 위에 코팅된 3종류의 혼합물을 동시에 열처리한다(S2).
3종류의 혼합물을 동시에 열처리하면, 절연막 형성용 전구체 물질은 산화물로 형성된 절연막을 형성한다. 또한, 절연막 형성용 전구체 물질이 반도체막 형성용 전구체 물질이 위치하는 영역까지 확산되면서 반도체막 형성용 전구체 물질과 반응하여 산화물 반도체층을 형성한다. 그리고, 반도체막 형성용 전구체 물질과 소스/드레인 형성용 전구체 물질이 각각 확산하여 서로 반응함으로써 반도체막 형성용 전구체 물질과 소스/드레인 형성용 전구체 물질이 조합된 소스/드레인 층을 형성한다.
구체적인 예로 절연막 형성용 전구체 물질이 실리콘(Si)을 포함하고, 반도체막 형성용 전구체 물질이 인듐(In)을 포함하며, 소스/드레인 형성용 전구체 물질이 주석(Sn)을 포함하는 경우, 열처리하면 산화 규소 절연막, 실리콘-인듐 산화물을 포함하는 산화물 반도체층 및 인듐-주석 산화물을 포함하는 소스/드레인이 형성된다. 이것은 하나의 예시이고, 앞서 언급한 전구체 물질을 조합하여 형성 가능한 물질은 다양하다. 또한, 언급되지 않은 전구체 물질 가운데 절연막, 산화물 반도체층, 소스/드레인을 형성할 수 있는 물질도 채택할 수 있다.
이와 같은 방법으로 형성된 박막 트랜지스터에서 각 층 간 계면은 기존에 어느 한 층만 용액 공정으로 형성하는 방법 대비하여 그레인 바운더리를 감소시키거나 그레인 바운더리를 거의 형성하지 않기 때문에 계면 특성이 우수하고, 공정을 단순화할 수 있다.
이하에서는 도 1의 실시예에 대해 도 2 내지 도 4, 도 5 내지 도 7 및 도 8 내지 도 10을 참고하여 좀 더 구체적으로 설명하기로 한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 단면도들이다.
도 2를 참고하면, 기판(110) 위에 게이트 전극(124)을 형성한다. 기판(110)은 유리 기판이나 플라스틱 기판 등을 사용할 수 있다. 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 전극(124)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막, 또는 티타늄 하부막과 구리 상부막을 들 수 있다.
다만, 본 발명은 이에 한정되지 않으며, 게이트 전극(120)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 전극(124) 위에 용액 공정을 사용하여 절연막 형성용 전구체 물질과 용매를 포함하는 혼합물, 반도체막 형성용 전구체 물질과 용매를 포함하는 혼합물 및 소스/드레인 형성용 전구체 물질과 용매를 포함하는 혼합물을 차례로 코팅하여 제1 코팅층(140P), 제2 코팅층(150P) 및 제3 코팅층(170P)을 형성한다.
용액 공정은 스핀 코팅(spin coating), 딥 코팅(dip coating), 바 코팅(bar coating), 스크린 프린팅(screen printing), 슬라이드 코팅(slide coating), 롤 코팅(roll coating), 스프레이 코팅(spray coating), 슬롯 코팅(slot coating), 딥-펜(dip-pen), 잉크젯(ink jet), 나노 디스펜싱(nano dispensing) 중 하나의 방법을 포함할 수 있다.
도 1에서 설명한 바와 같이, 절연막 형성용 전구체 물질은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함하고, 반도체막 형성용 전구체 물질은 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하며, 소스/드레인 형성용 전구체 물질은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함할 수 있다.
도 3을 참고하면, 포토 마스크(Mask)를 사용하여 제3 코팅층(170P)을 패터닝하여 소스 형성 영역(170S) 및 드레인 형성 영역(170D)을 형성한다.
도 4를 참고하면, 제1 코팅층(140P), 제2 코팅층(150P), 제3 코팅층(170P)을 동시에 열처리한다. 열처리를 하면, 제1 코팅층(140P)에 포함된 절연막 형성용 전구체 물질은 산화되어 산화물로 형성된 절연막(140)을 형성한다. 앞서 언급한 절연막 형성용 전구체 물질에 따르면, 산화 규소, 산화 하프늄, 산화 알루미늄, 산화 티타늄, 산화 지르코늄, 산화이트륨 또는 산화 탄탈늄 등이 형성될 수 있다. 이것은 몇 가지 예시에 불과하고, 여러 가지 조합으로 다양한 물질로 절연막(140)를 형성할 수 있다.
열처리를 하면, 제1 코팅층(140P)에 포함된 절연막 형성용 전구체 물질은 상부에 위치하는 제2 코팅층(150P)으로 확산하여 반도체막 형성용 전구체 물질과 반응하게 된다. 이 때, 절연막 형성용 전구체 물질과 반도체막 형성용 전구체 물질을 포함하는 새로운 산화물 반도체층(150)을 형성한다. 앞서 언급한 절연막 형성용 전구체 물질과 반도체막 형성용 전구체 물질에 따르면, 실리콘-인듐 산화물, 하프늄-인듐 산화물 또는 티타늄-인듐 산화물 등이 형성될 수 있다. 이것은 몇 가지 예시에 불과하고, 여러 가지 조합으로 다양한 물질로 산화물 반도체층(150)를 형성할 수 있다.
열처리를 하면, 제2 코팅층(150P)에 포함된 반도체막 형성용 전구체 물질은 상부에 위치하는 제3 코팅층(170P)으로 확산하며, 제3 코팅층(170P)에 포함된 소스/드레인 형성용 전구체 물질은 하부에 위치하는 제2 코팅층(150P)으로 확산한다. 확산된 물질은 서로 반응하여 서로 분리된 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이 때, 소스/드레인 형성용 전구체 물질이 하부에 위치하는 제2 코팅층(150P)까지 내려와 반도체막 형성용 전구체 물질과 반응하기 때문에 도 4에 도시한 바와 같이 소스 전극(173) 및 드레인 전극(175)은 제3 코팅층(170P)의 하부까지 확장된 영역을 포함할 수 있다.
소스 전극(173)과 드레인 전극(175) 사이에 대응하는 산화물 반도체층(150)이 위치하는 영역에 채널부(CH)가 형성될 수 있다.
이와 같이 박막 트랜지스터를 형성하면, 절연막(140), 산화물 반도체층(150) 및 소스/드레인 전극(173, 175) 사이의 경계면에서의 그레인 바운더리가 감소 또는 형성되지 않고, 실질적으로 여러 영역으로 나누어지는 하나의 층처럼 형성될 수 있다. 따라서, 계면에서 발생하는 표면 저항이 감소하기 때문에 박막 트랜지스터의 특성이 향상된다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 단면도들이다.
본 실시예는 도 2 내지 도 4에서 설명한 실시예와 유사하고 이하 차이가 있는 부분에 대해 설명하기로 한다.
도 5 및 도 6을 참고하면, 기판(110) 위에 게이트 전극(124)을 형성하고, 게이트 전극(124) 위에 용액 공정을 사용하여 절연막 형성용 전구체 물질과 용매를 포함하는 혼합물 및 반도체막 형성용 전구체 물질과 용매를 포함하는 혼합물을 차례로 코팅하여 제1 코팅층(140P) 및 제2 코팅층(150P)을 형성한다.
제2 코팅층(150P) 위에 포토 레지스트(PR)의 패턴 모양을 형성한 후 포토 레지스트(PR)를 덮도록 소스/드레인 형성용 전구체 물질과 용매를 포함하는 혼합물을 코팅하여 제3 코팅층(170P)을 형성한다.
도 7을 참고하면, 포토 레지스트(PR)를 리프트 오프(Lift Off)하여 포토 레지스트(PR)와 정반대의 모양을 갖는 소스 형성 영역(170S) 및 드레인 형성 영역(170D)을 형성한다.
이후의 방법은 도 4에서 설명한 것과 동일하다. 차이가 있는 부분 외에 도 2 내지 도 4에서 설명한 내용은 본 실시예에 모두 적용 가능하다.
도 8 내지 도 10은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 형성 방법을 나타내는 단면도들이다.
본 실시예는 도 2 내지 도 4에서 설명한 실시예와 유사하고 이하 차이가 있는 부분에 대해 설명하기로 한다.
도 8을 참고하면, 도 2 내지 도 4에서 설명한 것과 같이 기판(220) 위에 게이트 전극(224)을 형성하고, 게이트 전극(224) 위에 용액 공정을 사용하여 절연막 형성용 전구체 물질과 용매를 포함하는 혼합물, 반도체막 형성용 전구체 물질과 용매를 포함하는 혼합물 및 소스/드레인 형성용 전구체 물질과 용매를 포함하는 혼합물을 차례로 코팅하여 제1 코팅층(240P), 제2 코팅층(250P) 및 제3 코팅층(270P)을 형성한다.
도 9를 참고하면, 패터닝 과정 없이 코팅된 3개의 층을 동시에 열처리한다. 열처리를 하면, 제1 코팅층(140P)에 포함된 절연막 형성용 전구체 물질은 산화되어 산화물로 형성된 절연막(140)을 형성하고, 제1 코팅층(240P)에 포함된 절연막 형성용 전구체 물질은 상부에 위치하는 제2 코팅층(250P)으로 확산하여 반도체막 형성용 전구체 물질과 반응하여 절연막 형성용 전구체 물질과 반도체막 형성용 전구체 물질을 포함하는 새로운 산화물 반도체층(250)을 형성한다. 또한, 제2 코팅층(250P)에 포함된 반도체막 형성용 전구체 물질은 상부에 위치하는 제3 코팅층(270P)으로 확산하며, 제3 코팅층(270P)에 포함된 소스/드레인 형성용 전구체 물질은 하부에 위치하는 제2 코팅층(250P)으로 확산하여 서로 반응하여 소스/드레인 전극층(270)을 형성한다. 여기서, 소스/드레인 전극층(270)은 분리되어 있지 않고, 서로 연결된 하나의 층이다.
도 10을 참고하면, 포토 리소그래피 공정 등을 사용하여 소스/드레인 전극층(270)을 패터닝하여 서로 분리된 소스 전극(273) 및 드레인 전극9275)을 형성한다.
이하에서는 도 4를 다시 참조하여, 본 발명의 실시예에 따른 박막 트랜지스터 형성 방법에 의해 제조된 박막 트랜지스터에 대해 간략하게 설명하기로 한다.
본 발명의 실시예에 따른 박막 트랜지스터는 기판(110) 위에 게이트 전극(124)이 위치하고, 게이트 전극(124)을 덮는 절연막(140)이 위치한다. 절연막(140)은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함하는 산화물일 수 있다.
게이트 절연막(140) 위에 산화물 반도체층(150)이 위치한다. 산화물 반도체층(150)은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나와 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 산화물 반도체일 수 있다.
산화물 반도체층(150) 위에 서로 이격되어 위치하는 소스 전극(173) 및 드레인 전극(175)이 위치한다. 소스 전극(173) 및 드레인 전극(175)은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나와 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 전도성 물질일 수 있다.
소스 전극(173) 및 드레인 전극(175)은 산화물 반도체층(150)의 채널부(CH) 좌우에 확장된 영역을 포함한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 210 기판 124, 224 게이트 전극
140, 240 게이트 절연막 150 산화물 반도체층
173, 273 소스 전극 175, 275 드레인 전극

Claims (18)

  1. 기판,
    상기 기판 위에 위치하는 산화물 반도체층,
    상기 산화물 반도체층과 중첩하여 위치하는 게이트 전극,
    상기 산화물 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막 그리고
    상기 산화물 반도체층과 적어도 일부가 중첩하고 서로 이격되어 위치하는 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연막은 제1 물질을 포함하는 산화물을 포함하고,
    상기 산화물 반도체층은 상기 제1 물질과 제2 물질을 조합하여 형성되는 산화물을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 제2 물질과 제3 물질을 조합하여 형성되는 산화물을 포함하고,
    상기 게이트 절연막을 상기 제1 물질을 포함하는 용액 공정으로 형성하고, 상기 산화물 반도체층은 상기 제2 물질을 포함하는 용액 공정으로 형성하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제3 물질을 포함하는 용액 공정으로 형성한 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 물질은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함하는 전구체 물질이고,
    상기 제2 물질은 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 전구체 물질이며,
    상기 제3 물질은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 전구체 물질인 박막 트랜지스터.
  3. 제2항에서,
    상기 게이트 절연막과 상기 산화물 반도체층 사이의 경계면에 그레인 바운더리(Grain Boundary)가 형성되지 않는 박막 트랜지스터.
  4. 제3항에서,
    상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이의 경계면에 그레인 바운더리(Grain Boundary)가 형성되지 않는 박막 트랜지스터.
  5. 제1항에서,
    상기 산화물 반도체층은 실리콘-인듐 산화물을 포함하는 박막 트랜지스터.
  6. 제1항에서,
    상기 산화물 반도체층은 하프늄-인듐 산화물을 포함하는 박막 트랜지스터.
  7. 제1항에서,
    상기 산화물 반도체층의 채널부와 동일층에 상기 소스 전극 및 상기 드레인 전극이 확장되어 형성되는 박막 트랜지스터.
  8. 기판 위에 제1 전구체 물질을 코팅하여 제1 코팅층을 형성하는 단계,
    상기 제1 코팅층 위에 제2 전구체 물질을 코팅하여 제2 코팅층을 형성하는 단계,
    상기 제2 코팅층 위에 제3 전구체 물질을 코팅하여 제3 코팅층을 형성하는 단계 그리고
    상기 제1 코팅층, 상기 제2 코팅층 및 상기 제3 코팅층을 동시에 열처리하는 단계를 포함하고,
    상기 제1 코팅층, 상기 제2 코팅층 및 상기 제3 코팅층을 형성하는 단계는 모두 용액 공정을 수행하는 단계를 포함하는 박막 트랜지스터 형성 방법.
  9. 제8항에서,
    상기 열처리하는 단계에서 상기 제1 전구체 물질을 포함하는 산화물을 포함하는 절연막을 형성하고, 상기 제1 전구체 물질이 상기 제2 전구체 물질과 조합하여 산화물 반도체층을 형성하며, 상기 제2 전구체 물질이 상기 제3 전구체 물질과 조합하여 소스/드레인 층을 형성하는 박막 트랜지스터 형성 방법.
  10. 제9항에서,
    상기 제1 전구체 물질은 규소(Si), 하프늄(Hf), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 이트륨(Y) 및 탄탈늄(Ta) 중에서 선택된 적어도 하나를 포함하고,
    상기 제2 전구체 물질은 인듐(In), 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하며,
    상기 제3 전구체 물질은 주석(Sn), 아연(Zn), 은(Ag), 구리(Cu), 카드뮴(Cd) 및 금(Au) 중에서 선택된 적어도 하나를 포함하는 박막 트랜지스터 형성 방법.
  11. 제10항에서,
    상기 열처리하는 단계에서 상기 제1 전구체 물질이 상기 제2 코팅층으로 확산하여 상기 제2 전구체 물질과 조합하여 산화물 반도체층을 형성하고, 상기 제2 전구체 물질이 상기 제3 코팅층으로 확산 또는 상기 제3 전구체 물질이 상기 제2 코팅층으로 확산하여 상기 소스/드레인 층을 형성하는 박막 트랜지스터 형성 방법.
  12. 제9항에서,
    상기 절연막과 상기 산화물 반도체층 사이의 경계면에 그레인 바운더리를 형성하지 않는 박막 트랜지스터 형성 방법.
  13. 제12항에서,
    상기 산화물 반도체층과 상기 소스/드레인 층 사이의 경계면에 그레인 바운더리를 형성하지 않는 박막 트랜지스터 형성 방법.
  14. 제9항에서,
    상기 산화물 반도체층은 실리콘-인듐 산화물을 포함하도록 형성하는 박막 트랜지스터 형성 방법.
  15. 제9항에서,
    상기 산화물 반도체층은 하프늄-인듐 산화물을 포함하도록 형성하는 박막 트랜지스터 형성 방법.
  16. 제8항에서,
    상기 열처리하는 단계 이전에 상기 제3 코팅층을 패터닝하여 소스 형성 영역과 드레인 형성 영역을 분리하는 단계를 더 포함하는 박막 트랜지스터 형성 방법.
  17. 제16항에서,
    상기 제3 코팅층을 패터닝하는 단계는 포토 리소그라피 방법 또는 리프트 오프(Lift Off) 방법을 포함하는 박막 트랜지스터 형성 방법.
  18. 제16항에서,
    상기 열처리하는 단계 이후에 상기 제3 전구체 물질이 상기 제2 코팅층으로 확산하여 상기 제2 전구체 물질과 조합함으로써 서로 분리된 소스 전극 및 드레인 전극을 형성하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 소스 영역 및 상기 드레인 영역이 상기 제2 코팅층으로 확장된 영역을 형성하는 박막 트랜지스터 형성 방법.
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