JP2005069752A - 半導体装置試験回路及び半導体装置 - Google Patents
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Abstract
【解決手段】 複数段にわたって直列に接続されたフリップフロップ12a、13a、14aによって、第1のクロック信号に同期して、前段のフリップフロップ(例えば、フリップフロップ12a)にラッチされたシリアルのテストパターンデータが後段のフリップフロップ(例えば、フリップフロップ13a)にラッチされる。それぞれの段におけるフリップフロップ12a、13a、14aにラッチされたテストパターンデータは、フリップフロップ12b、13b、14bに入力される第2のクロック信号に同期して同時に機能マクロ回路11に出力される。
【選択図】 図1
Description
一方、テストパターンデータを入力する端子数を減少可能な方法として、ユーザロジックのスキャンフリップフロップ回路(以下SFF回路と称す)を用いる方法がある。特許文献2には、機能マクロ回路の単体検査とスキャンパス検査を併用して試験を行う回路が開示されている。
また、図4は、SFF回路の構成を示す回路図である。
図3では、簡単のため4つの入力端子を有する機能マクロ回路200に、テストパターンデータを入力する半導体装置試験回路を示している。このような回路の場合、4つのSFF回路210、211、212、213を有している。SFF回路210、211、212、213は、それぞれ直列に接続されており、ユーザロジックからの信号を入力する端子D、テストパターンデータを入力する端子SI、機能マクロ回路200に入力する信号をユーザロジックからの信号またはテストパターンデータの信号のいずれにするかを図4で示すセレクタ210aで選択するための制御信号を入力する端子SMと、クロック信号を入力する端子CKと、出力ポートとして、2つの端子Q、SO、リセット用の端子RSTを有する。
図1は、本発明の実施の形態の半導体装置試験回路の構成を示す回路図である。
なお、図1では、簡単のため機能マクロ回路11への入力及び出力が3端子ずつの場合について図示している。
ここで、フリップフロップ12a、13a、14aは、D型フリップフロップであり、第1のクロック信号に同期して、前段にラッチされたシリアルのテストパターンが後段ラッチされるように直列に接続されている。すなわち、初段のフリップフロップ12aの出力は、その後段のフリップフロップ13aに入力され、フリップフロップ13aの出力は、3段目のフリップフロップ14aに入力されるように接続されている。
半導体装置試験回路10は、さらに、外部の図示しない試験モード端子に入力された制御信号に応じて、フリップフロップ13b、14bから出力されるテストパターンまたは、ユーザロジック20からの信号の何れかを選択して機能マクロ回路11に出力するセレクタ回路18、19をさらに有する。
第2モジュール15、16、17は、それぞれ、セレクタ回路とフリップフロップを1つずつ有した回路である。すなわち、第2モジュール15はセレクタ回路15aとフリップフロップ15b、第2モジュール16はセレクタ回路16aとフリップフロップ16b、第2モジュール17はセレクタ回路17aとフリップフロップ17bを有している。
まず、ユーザロジック20、30を用いた通常動作時について説明する。
通常動作時には、制御信号によりセレクタ回路18、19は、第1モジュール13、14からのテストパターンではなく、ユーザロジック20からの信号を選択して、機能マクロ回路11に入力する。機能マクロ回路11は、入力された信号に応じて所定の動作を行い、信号を出力側のユーザロジック30に出力する。なお、ここで、入力側のユーザロジック20と、出力側のユーザロジック30と分けて図示しているが、同じであってもよい。
試験時には、制御信号によりセレクタ回路18、19は、ユーザロジック20からの信号ではなく、第1モジュール13、14からのテストパターンを選択して、機能マクロ回路11に入力する。
まず、機能マクロ回路11からの信号を取りこむモード(以下取りこみモードと称す)ではない場合について説明する。
取りこみモードの場合、例えば、図示しない取りこみモード端子により入力される制御信号がハイレベルとなり、各第2モジュール15、16、17のセレクタ回路15a、16a、17aは、機能マクロ回路11からの出力信号を選択する。これによって、入力されたテストパターンに応じた機能マクロ回路11の出力信号がフリップフロップ15b、16b、17bにパラレルに入力される。入力された出力信号は、第1のクロック信号に同期してフリップフロップ15b、16b、17bにラッチされる。出力信号が取り込まれると、制御信号は、例えば、ロウレベルになり取りこみモードが終了する。その後、再び第1のクロック信号に同期して、第2モジュール15、16、17のフリップフロップ15b、16b、17bにラッチされた出力信号がシフトされていき、最終的に最後段のフリップフロップ17bより、入力したテストパターンに応じた機能マクロ回路11の出力信号が、シリアル信号として図示しない試験データ出力端子に出力される。
なお、上記では機能マクロ回路11の入力及び出力が3端子ずつの場合について説明したが、実際は数百端子ある場合があり、その場合についても同様に適用できる。
図2は、本発明の実施の形態の半導体装置試験回路を制御する制御回路を含む半導体装置の回路図である。
図2では、図1で示したような機能マクロ回路11を試験する4つの半導体装置試験回路10a、10b、10c、10dを有した半導体装置100を図示している。また、図1で示した半導体装置試験回路10a、10b、10c、10dの機能マクロ回路11に接続されるユーザロジックについては図示を省略している。
11 機能マクロ回路
12、13、14 第1モジュール
12a、12b、13a、13b、14a、14b、15b、16b、17b フリップフロップ
15、16、17 第2モジュール
15a、16a、17a、18、19 セレクタ回路
20、30 ユーザロジック
Claims (8)
- 機能マクロ回路を試験する半導体装置試験回路において、
第1のクロック信号に同期して、前段でラッチされたシリアルのテストパターンデータが、後段でラッチされるように直列に接続された複数の第1のフリップフロップ回路と、
第2のクロック信号に同期して、前記第1のフリップフロップ回路にラッチされている前記テストパターンデータを前記機能マクロ回路に出力する第2のフリップフリップ回路と、
を有することを特徴とする半導体装置試験回路。 - 前記第1及び第2のフリップフロップ回路は、D型フリップフロップ回路であることを特徴とする請求項1記載の半導体装置試験回路。
- 制御信号に応じて、前記第2のフリップフロップ回路から出力される前記テストパターンデータまたは、ユーザロジックからの信号の何れかを選択して前記機能マクロ回路に出力するセレクタ回路をさらに有することを特徴とする請求項1記載の半導体装置試験回路。
- セレクタ回路と、第3のフリップフロップ回路からなる回路を複数段さらに有し、
前記セレクタ回路は、前記機能マクロ回路の出力信号及び、初段は最後段の前記第1のフリップフロップ回路からの前記テストパターンデータ、次段以降は前段の前記第3のフリップフロップ回路から出力された信号を入力し、
前記第3のフリップフロップ回路は、前記セレクタ回路で選択された信号を前記第1のクロック信号に同期してラッチすることを特徴とする請求項1記載の半導体装置試験回路。 - 前記第3のフリップフロップ回路は、D型フリップフロップ回路であることを特徴とする請求項4記載の半導体装置試験回路。
- 最後段の前記回路における前記第3のフリップフロップ回路は、前記テストパターンデータまたは前記機能マクロ回路の出力信号をシリアルに出力することを特徴とする請求項4記載の半導体装置試験回路。
- 複数の機能マクロ回路と、
第1のクロック信号に同期して、前段でラッチされたシリアルのテストパターンデータが、後段でラッチされるように直列に接続された複数の第1のフリップフロップ回路と、第2のクロック信号に同期して、前記第1のフリップフロップ回路にラッチされている前記テストパターンデータを対応する前記機能マクロ回路に出力する第2のフリップフリップ回路と、をそれぞれ有する複数の半導体装置試験回路と、
第3のクロック信号に同期して前記半導体装置試験回路を特定するための制御信号を出力する、前記半導体装置試験回路の数に応じて複数段、直列に接続された第3のフリップフロップ回路と、
前記制御信号に応じて前記第1のクロック信号を入力する前記半導体装置試験回路を選択する第1のセレクタ回路と、
前記制御信号に応じて前記第2のクロック信号を入力する前記半導体装置試験回路を選択する第2のセレクタ回路と、
前記制御信号に応じて複数の前記半導体装置試験回路からの出力信号の1つを選択する第3のセレクタ回路と、
を有することを特徴とする半導体装置。 - 初段の前記第3のフリップフロップ回路に入力される前記半導体装置試験回路を特定するための信号は、前記テストパターンデータを入力する試験データ入力端子により入力されることを特徴とする請求項7記載の半導体装置。
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