しかしながら、上記のような従来のEEPROM2には、次のような問題点があった。図17Aに示すように、従来のEEPROM2は、隣接する2列のソース領域、例えばS12〜S32およびS13〜S33を接続するための活性領域A23を設けなければならないため、X方向の寸法を小さくすることが困難であった。
また、活性領域A1、A23、A4を接地するためのグランドラインGL(図17B参照)を、所定ビット(例えば16ビット)ごとに、ビットラインBL間に設けなければならないため、Y方向の寸法を小さくすることが困難であった。このため、高集積化の要望にこたえることができないという問題があった。
この問題を解決するために、従来より、仮想グランドアレイ構造のEEPROM6が提案されている。
図18Aに、従来の仮想グランドアレイ構造のEEPROM6の平面構成を示す。図18Bは、図18Aに示す従来の仮想グランドアレイ構造のEEPROM6の結線図である。図18に示すように、EEPROM6の第1列を構成するメモリセルMC11〜MC31のコントロールゲートCG11〜CG31は連続して形成され、ワードラインWL1を構成している。第2列〜第3列も同様である。
第1行を構成するメモリセルMC11〜MC13のソース領域S11〜S13と、第2行を構成するメモリセルMC21〜MC23のドレイン領域D21〜D23とは同一の活性領域により形成され、この活性領域がビットラインBL2を構成している。第1行、第3行も同様である。
このように、仮想グランドアレイ構造のEEPROM6によれば、図17に示すEEPROM2のように、ワードライン間に活性領域A1、A23、A4を設ける必要がないため、X方向の寸法を小さくすることができる。また、グランドラインGLを、ビットラインBL間に設ける必要がないため、Y方向の寸法を小さくすることができる。このため、高集積化が可能となる。
しかし、この従来の仮想グランドアレイ構造のEEPROM6には次のような問題点があった。図19Aは、図18Aに示すEEPROM6を構成するメモリセルMC(図18AにおいてはMC31)のR−R断面を示す図である。
図18Aに示すように、EEPROM6においては、メモリセルMCのソース領域Sおよびドレイン領域Dは、コントロールゲートCGを接続して形成されるワードラインWLの真下にある。このため、製造工程において、図19Aに示すように、まずソース領域Sおよびドレイン領域Dが形成され、その後、トンネル酸化膜TF、フローティングゲートFG、層間膜LF、コントロールゲートCGすなわちワードラインWLが形成される。
したがって、不純物の拡散によりいったん形成されたソース領域Sおよびドレイン領域Dが、その後の加熱工程で再び熱拡散するおそれがある。このため、後の拡散を見越して、メモリセルMC間の寸法を大きく取らなければならず、高集積化に限界を生じていた。
また、ソース領域Sおよびドレイン領域Dを形成した後、トンネル酸化膜TFを形成するため、不純物濃度の高いソース領域Sおよびドレイン領域Dに接するトンネル酸化膜TFが厚くなる。このため、消去動作の際、フローティングゲートFGからソース領域Sに電子を引き抜きにくいという問題が生じていた。
この問題を解決するために、図19Bに示すメモリセル8が提案されている。このメモリセル8は、図18に示すEEPROM6において、図19Aに示すメモリセルMCの替りに用いる。メモリセル8は、トンネル酸化膜TF、フローティングゲートFG、層間膜LF、コントロールゲートCGを形成した後、これらをマスクとして、ソース領域Sおよびドレイン領域Dを形成する。
したがって、ソース領域Sおよびドレイン領域Dが、再拡散するおそれはない。また、セルフアラインによりソース領域Sおよびドレイン領域Dを形成することができるため、位置決め精度が高い。このため、高集積化が可能となる。
しかし、各メモリセルのコントロールゲートCGを相互に接続するために、別途配線を施し、これをワードラインWLとしなければならない。このため、工程が増し、製造コストが増大する。
さらに、メモリセルMC(図19A)、メモリセル8(図19B)のいずれを用いるにせよ、図18Aに示す構成のEEPROM6においては、ビットラインBL1〜BL4が埋め込み拡散層により形成されているため、電気抵抗が大きく、高速読み出しが困難であった。
この発明はこのような従来のEEPROMなど半導体記憶装置の問題点を改良し、集積度が高く、高速読取りが可能で、かつ、安価な半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法を提供することを目的とする。
本発明に係る半導体記憶装置、半導体記憶装置の製造方法ならびに半導体記憶装置の仮想グランドアレイ接続方法は、同一行を構成するメモリセルのソース領域相互を接続することにより1のビットラインを形成し、同一行を構成するメモリセルのドレイン領域相互を接続することにより他の1のビットラインを形成し、隣接する行の隣接するビットラインを共用するよう構成した構成、つまり、仮想グランドアレイを採用した構成であってもよい。
したがって、ソース領域を相互に接続するための活性領域をワードライン間に設ける必要はない。また、この活性領域を接地するためのグランドラインをビットライン間に設ける必要はない。このため、メモリセルの集積度を高めることができる。
また、隣接するワードライン間に独立活性領域を設けることを特徴とする。
したがって、ワードラインと、独立活性領域つまりソース領域およびドレイン領域とが重なり合うことはない。このため、ワードラインを形成した後、ソース領域およびドレイン領域を形成することができる。その結果、後の加熱工程によるソース領域およびドレイン領域の再拡散を考慮する必要がなく、メモリセルの集積度をさらに高めることができる。また、ワードラインをマスクとして、セルフアラインでソース領域およびドレイン領域を形成することができるため、チャネル領域とソース領域およびドレイン領域との位置合わせが正確になり、メモリセルの集積度をいっそう高めることができる。
さらに、コントロールゲートとワードラインとを兼用することができる。このため、コントロールゲートの形成工程とワードラインの形成工程とを別々に設ける必要がなく、半導体記憶装置を安価に製造することができる。また、2つのメモリセル間においてのみ供用される独立活性領域を複数個設けるとともに、各活性領域を導体で構成されたビットラインにより接続することを特徴とする。したがって、多数のメモリセル間において供用される活性層を設け、この活性層自体をビットラインとする場合に比べ、ビットラインの電気抵抗が少なく、高速読取りが可能となる。すなわち、集積度が高く、高速読取りが可能で、かつ、安価な半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法を提供することができる。
また、本発明に係る半導体記憶装置は、上述の半導体記憶装置において、同一列を構成するメモリセルの配置方向と同一行を構成するメモリセルの配置方向とが直交するようメモリセルを配置し、ワードラインとビットラインとが直交するよう構成であってもよい。したがって、ビットラインおよびワードラインにそれぞれ接続されるデコーダなど周辺回路の配置が容易になる。すなわち、さらに集積度の高い半導体記憶装置を提供することができる。
また、上述の半導体記憶装置、半導体記憶装置の製造方法ならびに半導体記憶装置の仮想グランドアレイ接続方法について、同一行を構成するメモリセルのソース領域相互を接続することにより1のビットラインを形成し、同一行を構成するメモリセルのドレイン領域相互を接続することにより他の1のビットラインを形成し、隣接する行の隣接するビットラインを共用するようにした構成であってもよい。すなわち、仮想グランドアレイを採用した構成であってもよい。
したがって、ソース領域を相互に接続するための活性領域をワードライン間に設ける必要はない。また、この活性領域を接地するためのグランドラインをビットライン間に設ける必要はない。このため、メモリセルの集積度を高めることができる。
また、隣接するワードライン間に独立活性領域を設けることを特徴とする。したがって、ワードラインと、独立活性領域つまりソース領域およびドレイン領域とが重なり合うことはない。このため、ワードラインを形成した後、ソース領域およびドレイン領域を形成することができる。
その結果、後の加熱工程によるソース領域およびドレイン領域の再拡散を考慮する必要がなく、メモリセルの集積度をさらに高めることができる。また、ワードラインをマスクとして、セルフアラインでソース領域およびドレイン領域を形成することができるため、チャネル領域とソース領域およびドレイン領域との位置合わせが正確になり、メモリセルの集積度をいっそう高めることができる。
さらに、コントロールゲートとワードラインとを兼用することができる。このため、コントロールゲートの形成工程とワードラインの形成工程とを別々に設ける必要がなく、半導体記憶装置を安価に製造することができる。
また、2つのメモリセル間においてのみ供用される独立活性領域を複数個設けるとともに、各活性領域を導体で構成されたビットラインにより接続することを特徴とする。
したがって、多数のメモリセル間において供用される活性層を設け、この活性層自体をビットラインとする場合に比べ、ビットラインの電気抵抗が少なく、高速読取りが可能となる。
また、本発明に係る半導体記憶装置は、上述の半導体記憶装置において、同一列を構成するメモリセルの配置方向と同一行を構成するメモリセルの配置方向とが直交するようメモリセルを配置し、ワードラインとビットラインとが直交するようにした構成であってもよい。
したがって、ビットラインおよびワードラインにそれぞれ接続されるデコーダなど周辺回路の配置が容易になる。
図1に、この発明の一実施例による半導体記憶装置であるEEPROM20の平面構成を示す。図2は、図1における断面P−P、断面Q−Qを示す図である。また、図3は、図1に表されたEEPROM20を模式的に表した斜視図であり、図4は、その結線図である。
EEPROM20は、メモリセルMC11〜MC74を半導体基板22に行列配置することにより、構成される。図1に示す実施例においては、16個のメモリセルMC11〜MC74を7行4列の行列に配置している。行列の列内要素はY方向に配置されており、行内要素はU方向に配置されている。
ただし、図3に示すように、メモリセルMC11〜MC74が形成される素子形成領域28は、いずれも、X方向に長手寸法を有する直線状に形成されている。したがって、行列の行内要素の配置方向Uと、1つの素子形成領域28に形成されるメモリセルの配置方向Xとが交差する関係になっている。すなわち、同一行を構成するメモリセルが、それぞれ異なる素子形成領域28に形成されている。なお、図2Aに示す断面P−Pは、ひとつの素子形成領域28の縦断面を表している。
メモリセルMC11〜MC74の構造を、MC53を例に説明する。図1における断面P−Pを表す図2Aに示すように、半導体基板22の上部には、ソース領域S53とドレイン領域D53が形成されている。ソース領域S53とドレイン領域D53との間に形成されたチャネル領域CH53の上部には、トンネル酸化膜TF53、フローテイングゲートFG53、層間膜LF53、コントロールゲートを兼ねるワードラインWL3が、この順に積み上げられている。これらで、メモリセルMC53を構成している。
図1における断面Q−Qを表す図2Bに示すように、第3列を構成するメモリセルMC33〜MC63のコントロールゲートは、連続的に形成されワードラインWL3を形成している。第1列、第2列、第4列についても同様である。
図2Aに示すように、ワードラインWL2、WL3間には、ワードラインWL2、WL3にそれぞれ接続される2つのメモリセルMC42、MC53のソース領域S42、S53が、連続的に設けられ、1つの独立活性領域K42を形成している。また、ワードラインWL3、WL4間には、ワードラインWL3、WL4にそれぞれ接続される2つのメモリセルMC53、MC64のドレイン領域D53、D64が、連続的に設けられ、1つの独立活性領域K53を形成している。このように、図1に示す実施例においては、20個の独立活性領域K00〜K74が形成されている。
図1に示すように、第4行を構成するメモリセルMC41〜MC44のドレイン領域D41〜D44が形成されている独立活性領域K30〜K33を、ポリシリコンなど導体により接続することによりビットラインBL3を形成している。ここで、独立活性領域K31〜K33は、それぞれ、第3行を構成するメモリセルMC31〜MC33のドレイン領域D31〜D33を含んでいるから、ビットラインBL3は、第3行を構成するメモリセルMC31〜MC33のドレイン領域D31〜D33を相互に接続するビットラインでもある。
また、第4行を構成するメモリセルMC41〜MC44のソース領域S41〜S44が形成されている独立活性領域K41〜K44を、導体により接続することによりビットラインBL4を形成している。ビットラインBL3の場合同様、ビットラインBL4は、第5行を構成するメモリセルMC52〜MC54のソース領域S52〜S54を相互に接続するビットラインでもある。ビットラインBL0〜BL2、BL5〜BL7も同様に形成されている。
つぎに、EEPROM20の動作を、図4の結線図を参照しつつ図5に基づいて説明する。図4に示す第5行第3列のメモリセルMC53に情報”1”を書込む場合、図5(a)欄に示すように、ワードラインWL3にのみ12Vの高電位を与え、その他のワードラインWL1、WL2、WL4には接地電位0Vを与える。また、ビットラインBL5に6.5Vの高電位を与えるとともに、ビットラインBL4に接地電位0Vを与える。その他のビットラインBL0〜BL3、BL6、BL7は開放する。また、半導体基板22(図2A参照)には接地電位0Vを与える。
このように接続することにより、メモリセルMC53は、図16Aに示すメモリセルMCと同様の状態になる。したがって、加速された電子の一部が、メモリセルMC53のトンネル酸化膜TF53を飛び越えて、フローティングゲートFG53に取込まれる(図2A参照)。これにより、メモリセルMC53は”1”の状態になる。このようにして、メモリセルMC53にのみ”1”を書込むことができる。
メモリセルMC53に書込まれた情報”1”を消去する場合は、図5(b)欄に示すように、ワードラインWL3にのみ接地電位0Vを与え、その他のワードラインWL1、WL2、WL4は開放する。また、ビットラインBL4にのみ12Vの高電位を与え、その他のビットラインBL0〜BL3、BL5〜BL7は開放する。また、半導体基板22には接地電位を与える。
このように接続することにより、メモリセルMC53は、図16Bに示すメモリセルMCと同様の状態になる。したがって、メモリセルMC53のフローティングゲートFG53に取込まれていた電子が、トンネル酸化膜TF53を飛び越えて、ソース領域S53に引き抜かれる(図2A参照)。これにより、メモリセルMC53は”0”の状態に戻る。このようにして、メモリセルMC53に書込まれた”1”のみを消去することができる。
なお、消去時にワードラインWL1、WL2、WL4(図中*1)を開放するよう構成したが、これらに、高電位たとえば5Vを印加するよう構成することもできる。このように構成すれば、確実にメモリセルMC53の情報のみを消去することができ、好都合である。
また、ワードラインWL1〜WL4の印加電圧Vwを、0V≦Vw≦12Vの範囲で適当に選択することにより、同一行内のメモリセルMC52〜MC54のうち任意のメモリセルを選択的に消去することができる。たとえば、ビットラインBL0〜BL7の条件を図5(b)欄と同一にし、ワードラインWL1、WL2に5Vの電圧を印加するとともに、ワードラインWL3、WL4に0Vの電圧を印加すると、同一行内のメモリセルMC52〜MC54のうち、メモリセルMC53、MC54の情報のみを選択的に消去することができる。
また、図5(b)欄の例では、ワードラインWL3に接地電位0Vを与えるとともに、ビットラインBL4に12Vの高電位を与えるよう構成したが、これらの電位を負側にシフトさせることもできる。たとえば、ワードラインWL3に−10Vの負の高電位を与えるとともに、ビットラインBL4に5Vの電位を与えるよう構成することができる。
このように構成すると、消去時における高電位側(半導体基板22に対する電位の絶対値の大きい側)が、リーク電流を生じにくいワードライン側となる。このため、昇圧回路を用いて、5V電源から高圧(−10V)をつくりだすことが可能となる。したがって、5V電源のみを用いる単一電源化が可能となる。
メモリセルMC53の記憶内容を読み出す場合は、図5(c)欄に示すように、ワードラインWL3にのみ5Vの電位を与え、その他のワードラインWL1、WL2、WL4には接地電位0Vを与える。また、ビットラインBL5に1Vの電位を与えるとともに、ビットラインBL6は開放するか1Vの電位を与えるかしておく。その他のビットラインBL0〜BL4、BL7には接地電位を与える。また、半導体基板22には接地電位を与える。
このように接続すると、メモリセルMC53が”0”のときは、図2Aに示すチャネル領域CH53にチャネルが形成されるため、メモリセルMC53のソース領域S53とドレイン領域D53の間、すなわち、ビットラインBL4、BL5間に電流が流れる。一方、メモリセルMC53が”1”のときは、チャネル領域CH53にはチャネルが形成されないため、メモリセルMC53のソース領域S53とドレイン領域D53の間、すなわち、ビットラインBL4、BL5間には電流が流れない。したがって、ドレイン電流すなわちビットラインBL5に流れる電流を検出することにより、メモリセルMC53の記憶内容を読み出すことができる。
図5(c)欄において、その他のビットラインBL0〜BL4、BL7と異なり、ビットラインBL6については、開放するか1Vの電位を与えるかするよう構成したのは、次の理由による。もしビットラインBL6に接地電位を与えると、メモリセルMC63が”0”状態である場合は、図4に示すように、ビットラインBL5、BL6間の電位差によりメモリセルMC63がオン状態となり、ビットラインBL5、BL6間に電流が流れる。このため、仮にメモリセルMC53が”1”状態であったとしても、ビットラインBL5に流れる電流を検出して、メモリセルMC53が”0”状態であると判断してしまうおそれがあるからである。
なお、図5(c)欄において、その他のワードラインWL1、WL2、WL4には接地電位0Vを与えるよう構成したが、ワードラインWL1、WL2、WL4に負電圧たとえば−3Vを印加するよう構成することもできる。このように構成すると、同一行の他のメモリセルMC52またはMC54が過剰消去されている(しきい値が0V以下になっている)場合であっても、メモリセルMC52またはMC54の影響を排除することができ、好都合である。
このようにして、メモリセルMC53に対して、書込み、消去、読み出し動作を行なわせることができる。すべてのメモリセルMC11〜MC74に対して同様な動作を行なわせることができる。なお、上述の電圧のかけかたは一例であり、本発明はこれに限定されるものではない。
つぎに、EEPROM20の製造方法を、図6〜図10および図1、図2に基づいて説明する。まず、図6に示すように、P型半導体で構成された半導体基板22の素子分離領域24にLOCOS膜26を形成する。LOCOS膜26は、1000℃程度の水蒸気雰囲気中で、素子分離領域24のシリコン酸化膜のみを選択的に7000オングストローム程度まで成長させることにより形成する。なお図6Aは、EEPROM20の、この工程における平面図を表し、図6B、Cは、それぞれ、図6Aにおける断面P−P、断面Q−Qを表す。
つぎに、図7に示すように、素子分離領域24間に挟まれた素子形成領域28に、厚さが100オングストローム程度のトンネル酸化膜TFを形成し、その上部にポリシリコンにより構成されたフローティングゲートFGを形成する。フローティングゲートFGは、CVD法により半導体基板22の上部全面を覆うように形成したポリシリコン膜にリンを拡散ドープし、その後、ポリシリコン膜をフォトリソグラフィー法を用いてパターニングすることにより形成する。
つぎに、図8に示すように、半導体基板22の上部全面を覆うように層間膜LFを形成する。この実施例においては層間膜LFとして、熱酸化法やCVD法により形成されたONO膜(シリコン酸化膜+シリコン窒化膜+シリコン酸化膜の3層構造の膜)が用いられている。
つぎに、図9に示すように、コントロールゲートすなわちワードラインWLを形成する。まず、CVD法により半導体基板22の上部全面を覆うように、ワードラインWLとなるポリシリコン膜を形成する。この場合、ポリシリコン膜の厚さは4000オングストローム程度に設定される。なお、ポリシリコン膜の替りにポリサイド膜(ポリシリコン+シリサイドの2層構造の膜)を用いることもできる。つぎに、導電性を確保するために、形成したポリシリコン膜にリンを拡散ドープする。
つぎに、形成されたポリシリコン膜の上部を覆うように、シリコン酸化膜などにより構成された絶縁膜30を形成する。この絶縁膜30は、ワードラインWLと、後述するコンタクト用のポリシリコン34との絶縁性を確保するためのものである。
その後、ポリシリコン膜などをフォトリソグラフィー法を用いてパターニングすることによりワードラインWLを形成する。この工程において、ワードラインWLと同時に、層間膜LFおよびフローティングゲートFGもパターニングされる。
つぎに、図10に示すソース領域S、ドレイン領域Dなどの独立活性領域Kを形成するために、トンネル酸化膜TF越しにイオンインプランテーションにより、N型不純物であるリン、ヒ素を打込む。この実施例では、n-部を形成するために、ソース領域SにのみリンPを1x1014個/cm2程度打込むとともに、n+部を形成するために、ソース領域Sおよびドレイン領域にヒ素Asを5x1015個/cm2程度打込む。
これらの不純物を打込む際、図9Aに示すように、ワードラインWLとLOCOS膜26とがマスクとなるため、図1に示す独立活性領域K00〜K74となるべき部分にのみ不純物が到達することとなる。したがって、図10に示すように、チャネル領域CHに対し、ソース領域S、ドレイン領域Dなどの独立活性領域Kが、セルフアラインで形成されることとなる。
つぎに、図1に示すように、同一行たとえば第4行を構成するメモリセルMC41〜MC44の独立活性領域K30〜K33およびK41〜K44をそれぞれ接続するように、ビットラインBL3およびBL4を形成する。他のビットラインBL0〜BL2、BL5〜BL7も同様に形成される。この工程を、以下にやや詳しく説明する。
図2Aに示すように、まず、絶縁性を有するシリコン酸化物などによりサイドウォール32を形成するとともに、各独立活性領域K00〜K74と接するように、コンタクト用のポリシリコン34を形成する。
つぎに、CVD法によりBPSGにより構成された層間絶縁膜36を、半導体基板22の上部全面を覆うように形成するとともに、平滑化等のためリフローを行なう。なお、リフロー工程における加熱により、前工程においてイオン注入されていたN型不純物であるリン、ヒ素が熱拡散され、図10に示すソース領域S、ドレイン領域Dなどの独立活性領域Kが形成される。
つぎに、層間絶縁膜36に、ポリシリコン34に到達するコンタクトホール38を設ける。なお、コンタクトホール38は、層間絶縁膜36をフォトリソグラフィー法を用いてパターニングし、RIE法によりエッチングすることにより形成する。
つぎに、コンタクトホール38を介してポリシリコン34と接するように、ポリシリコンにより構成されたビットラインBL0〜BL7を形成する。このようにして、各独立活性領域K00〜K74とビットラインBL0〜BL7とが接続される。
なお、この実施例においては、図2に示すように、コンタクト用のポリシリコン34を介して、各独立活性領域K00〜K74とビットラインBL0〜BL7とを接続したが、各独立活性領域K00〜K74とビットラインBL0〜BL7との距離が小さい場合には、コンタクト用のポリシリコン34を設けることなく、各独立活性領域K00〜K74とビットラインBL0〜BL7とを、直接、接続することもできる。
最後に、シリコン窒化膜により構成されたパッシベーション膜(図示せず)を、半導体基板22の上部全面を覆うよう、プラズマCVD法により形成する。このようにして、EEPRON20を製造する。
つぎに、図11Aに、この発明の他の実施例によるEEPROM40の平面構成を示す。図11Bは、その結線図である。EEPROM40は、図2Aに示すような断面構造のメモリセルを、半導体基板22に行列配置しており、行列の列内要素はY方向に配置されており、かつ、同一行を構成するメモリセルが、それぞれ異なる素子形成領域42に形成されたものである点で、図1に示すEEPROM20と共通する。
しかし、EEPROM40においては、行列の行内要素がX方向に配置されており、かつ、素子形成領域42は、いずれも、V1方向に長手寸法を有する直線状に形成されている点で、行列の行内要素がU方向に配置されており、かつ、素子形成領域28は、いずれも、X方向に長手寸法を有する直線状に形成されているEEPROM20(図1参照)と異なる。
このように、行列の行内要素をX方向に配置することにより、ビットラインBL1〜BL4がX方向に長手寸法を持つよう設定することができる。このため、ビットラインBL1〜BL4とワードラインWL1〜WL4とが直交するよう構成することができ、デコーダ(図示せず)など周辺回路の配置が容易になる。
つぎに、図12Aに、この発明のさらに他の実施例によるEEPROM50の平面構成を示す。図12Bは、その結線図である。EEPROM50は、行列の行内要素をX方向に配置することにより、ビットラインBL1〜BL4とワードラインWL1〜WL4とが直交するよう構成している点で、図11に示すEEPROM40と共通する。
しかし、同一行を構成するメモリセルが、同一の素子形成領域52に形成されたものである点で、同一行を構成するメモリセルが、それぞれ異なる素子形成領域42に形成されたものであるEEPROM40(図11参照)と異なる。
つぎに、図13Aに、この発明のさらに他の実施例によるEEPROM60の平面構成を示す。図13Bは、その結線図である。EEPROM60は、同一行を構成するメモリセルが、同一の素子形成領域62に形成されたものである点で、図12に示すEEPROM50と共通する。
しかし、素子形成領域62が、X方向に長手寸法を有する直線状に形成されている点で、素子形成領域52が、V1方向に長手寸法を有する直線とV2方向に長手方向を有する直線とを交互に連結した波状に形成されているEEPROM50(図12参照)と異なる。
つぎに、図14に、この発明のさらに他の実施例によるEEPROM100の断面構成を示す。EEPROM100の平面構成は、図1に示すEEPROM20と同様である。結線図も図3と同様である。また、ワードラインWL1〜WL4間に合計20個の独立活性領域K00〜K74が形成されている点で、EEPROM20と共通する。
しかし、EEPROM100は、隣接する2つのメモリセルMC42、MC53のドレイン領域D42とソース領域S53とが、連続的に設けられ、1つの独立活性領域K42を形成している点で、隣接する2つのメモリセルMC42、MC53のソース領域S42、S53相互が、連続的に設けられて1つの独立活性領域K42を形成し、また、隣接する2つのメモリセルMC53、MC64のドレイン領域D53、D64相互が、連続的に設けられて1つの独立活性領域K53を形成しているEEPROM20(図2A参照)と異なる。
なお、このように、隣接するメモリセルのドレイン領域とソース領域とを連続的に設けて1つの独立活性領域を形成する構造は、上述の図1に示すEEPROM20に適用することができる他、図11に示すEEPROM40にも適用することができる。
また、EEPROM100は、各フローティングゲートFG11〜FG74に、あらかじめ電子が注入されている点で、各フローティングゲートFG11〜FG74に、あらかじめ電子が注入されていないEEPROM20と異なる。
したがって、EEPROM100においては、フローティングゲートFG11〜FG74に電子が注入された状態が”0”であり、フローティングゲートFG11〜FG74から電子が引き抜かれた状態が”1”である点で、フローティングゲートFG11〜FG74に電子が注入されていない状態が”0”であり、フローティングゲートFG11〜FG74に電子が注入された状態が”1”であるEEPROM20と異なる。
このため、EEPROM100に対し、書込み、消去、読み出しを行なう場合の条件も、EEPROM20に対する条件(図5参照)と異なる。たとえば、EEPROM100のメモリセルMC53に対し、書込み、消去、読み出しを行なう場合の条件を、図15に示す。
メモリセルMC53に対し、情報”1”を書込む場合は、図15(d)欄に示す電圧を各ワードラインWL1〜WL4、ビットラインBL0〜BL7に印加する。これにより、図14Aに示すメモリセルMC53のフローティングゲートFG53に注入されていた電子が、トンネル酸化膜TF53を飛び越えて、ドレイン領域D53に引き抜かれ、”1”状態となる。
メモリセルMC53に書込まれた情報”1”を消去する場合は、図15(e)欄に示す電圧を各ワードラインWL1〜WL4、ビットラインBL0〜BL7に印加する。これにより、メモリセルMC53のチャネル領域CH53から、電子がトンネル酸化膜TF53を飛び越えて、フローティングゲートFG53に注入され、”0”状態にもどる。
メモリセルMC53の記憶内容を読み出す場合は、図15(f)欄に示す電圧を各ワードラインWL1〜WL4、ビットラインBL0〜BL7に印加する。これにより、メモリセルMC53が”0”のときは、図14Aに示すチャネル領域CH53にはチャネルが形成されないため、メモリセルMC53のソース領域S53とドレイン領域D53の間、すなわち、ビットラインBL4、BL5間には電流が流れない。一方、メモリセルMC53が”1”のときは、チャネル領域CH53にチャネルが形成されるため、メモリセルMC53のソース領域S53とドレイン領域D53の間、すなわち、ビットラインBL4、BL5間に電流が流れる。この関係は、図1に示すEEPROM20の場合と逆である。
このようにして、メモリセルMC53に対して、書込み、消去、読み出し動作を行なわせることができる。すべてのメモリセルMC11〜MC74に対して同様な動作を行なわせることができる。
なお、上述の各実施例においては、コントロールゲートとワードラインとを兼用する場合を例に説明したが、この発明は、コントロールゲートとワードラインとを別個に設ける場合にも適用することができる。ただし、コントロールゲートとワードラインとを兼用すると、製造コストを低減することができるため好都合である。
また、ビットラインをポリシリコンで形成したが、ビットラインは、アルミニウム、アルミ・シリコン合金、アルミ・シリコン・銅合金など、埋め込み拡散層に比べて電気抵抗の小さい材質であればよい。
なお、上述の各実施例においては、フローティングゲート型のメモリセルを有するEEPROMに、この発明を適用した場合を例に説明したが、この発明は、フローティングゲート型のメモリセルを有するEEPROMに限定されるものではない。たとえば、絶縁性を有するトラップ膜に電子を捕獲することにより情報を記憶するMNOS型のメモリセルを有する不揮発性メモリ(特開平5−326893号公報参照)などに適用することもできる。さらに、この発明は、不揮発性メモリに限定されるものではなく、揮発性メモリを含む半導体記憶装置全般に適用される。