JP2005064381A - 電界効果トランジスタ - Google Patents
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Abstract
【課題】 ゲートとチャンネル層間の距離が比較的短く、且つ高いゲート順方向耐圧を有するエンハンスメント型FETを提供する。
【解決手段】 チャンネル層4の上面には、スペーサ層5を介して、n型のAl0.5 Ga0.5 Asからなる第2キャリア供給層6を形成する。この第2キャリア供給層6の上層には、第2キャリア供給層のAlモル比よりも高いAlモル比のノンドープのAl0.75Ga0.25Asからなる下層バリア層7と、該下層バリア層7のAlモル比よりも低いAlモル比のノンドープのAl0.25Ga0.75Asからなる上層バリア層8とから構成されるバリア層78を形成する。このバリア層78の上面にゲート電極100を形成し、その一部を上層バリア層8に拡散させて、下層バリア層7に接触する拡散層100’を形成する。
【選択図】 図1
【解決手段】 チャンネル層4の上面には、スペーサ層5を介して、n型のAl0.5 Ga0.5 Asからなる第2キャリア供給層6を形成する。この第2キャリア供給層6の上層には、第2キャリア供給層のAlモル比よりも高いAlモル比のノンドープのAl0.75Ga0.25Asからなる下層バリア層7と、該下層バリア層7のAlモル比よりも低いAlモル比のノンドープのAl0.25Ga0.75Asからなる上層バリア層8とから構成されるバリア層78を形成する。このバリア層78の上面にゲート電極100を形成し、その一部を上層バリア層8に拡散させて、下層バリア層7に接触する拡散層100’を形成する。
【選択図】 図1
Description
この発明は、電界効果トランジスタ、特にノーマリーオフとなるエンハンスメント型電界効果トランジスタに関するものである。
従来、化合物半導体からなる電界効果トランジスタ(以下、単に「FET」という)には、ノーマリーオンとなるデプレッション型FETと、ノーマリーオフとなるエンハンスメント型FETとが存在する。ところが、デプレッション型FETはゲート電極に負電圧を供給しなければならず、別途負電圧生成回路が必要となるため、このFETを備える機器を小型化およびコストダウンすることが難しい。このため、近年では、化合物半導体としてIII−V族化合物半導体で形成されるエンハンスメント型FET、特に、AlGaAsを用いたエンハンスメント型FETが多く使用されている。
エンハンスメント型FETは、通常、ゲート耐圧を高めるためにチャンネル層(電子走行層ともいう)の上層にバリア層(ショットキー層、または障壁層ともいう)を積層し、このバリア層の上層にゲート電極を形成した構造を備えている。
このようなエンハンスメント型FETとして、バリア層にチャンネル層よりもバンドギャップが広い材料として、Asに対するAlのモル比(以下、単に「Alモル比」という)が大きい、すなわち、Alx Ga1-x Asであれば、x(0≦x≦1)の値が大きい、ノンドープAlGaAsを使用することで、ゲートの順方向耐圧を向上させたFETが提案されている(例えば、特許文献1参照)。
また、前記エンハンスメント型FETではゲートとチャンネル層との距離を短くするため、バリア層が直接空気に触れる構造のものもある。この場合、バリア層にAlモル比の大きいAlGaAsを用いるとバリア層が空気に触れてAlが酸化するので、バリア層を二層で形成し、上層バリア層のAlモル比を下層バリア層のAlモル比よりも小さくすることで酸化を防止するエンハンスメント型FETが提案されている(例えば、特許文献2参照)。
このような特許文献2に示すエンハンスメント型FETでは、バリア層が二層となることで、バリア層全体が厚くなってしまう。一般に、エンハンスメント型FETでは、ゲートにバイアス電圧を印加しない状態で空乏層がチャンネル層を塞ぐように存在することでピンチオフ状態となって、ノーマリーオフになる。しかしながら、特許文献2の構成のようにバリア層が厚くなると、バイアス電圧が印加されない状態で、空乏層がチャンネル層を完全に塞ぐことができなくなり、ピンチオフ状態にすることができなくなってしまうという問題が生じる。
このため、ゲート電極の組成金属を上層バリア層内に拡散させることで、実質的にゲート電極を上層バリア層に埋め込んで下層バリア層に接触させる構造のエンハンスメント型FETが提案されている(例えば、特許文献3参照)。
特開平9−270522号公報
特開平9−246525号公報
特開2003−68770公報
ところが、特許文献3に開示された構造のエンハンスメント型FETでは、ゲート電極が下層バリア層に接触する位置まで形成されているため、ゲートの順方向耐圧(以下、単に「ゲート耐圧」という)が低下してしまう。特に、エンハンスメント型FETを実現するために、下層バリア層を薄くすると、ゲート耐圧の低下が大きくなってしまう。
そこで、この発明の目的は、化合物半導体を積層形成してなる、高いゲート耐圧を有するエンハンスメント型FETを提供することにある。
この発明は、支持基板上にチャンネル層を備え、該チャンネル層上に、少なくともキャリア供給層、下層バリア層、および上層バリア層の順に層をなすAlGaAsからなる積層部を備えるとともに、上層バリア層に埋め込まれて下層バリア層に接触するゲート電極と該ゲート電極を挟むように配置されたソース電極およびドレイン電極を形成してなり、ゲート電極に電圧を印加してソース電極とドレイン電極との間の電流制御を行うエンハンスメント型の電界効果トランジスタにおいて、下層バリア層およびキャリア供給層におけるAlGaAsのAlモル比を、上層バリア層におけるAlGaAsのAlモル比よりも高く、且つ、下層バリア層におけるAlGaAsのAlモル比をキャリア供給層におけるAlGaAsのAlモル比以上とすることを特徴としている。
この構成では、下層バリア層とチャンネル層との間のキャリア供給層におけるAlGaAsのAlモル比を高くすることで、キャリア供給層のバンドギャップが広くなり、キャリア供給層はチャンネル層にキャリアを供給する機能とともに、バリア機能、すなわちゲート耐圧を向上させる機能を果たす。これにより、ゲート電極が上層バリア層に埋め込まれた構造のエンハンスメント型FETであっても、下層バリア層とキャリア供給層とでバリア層の機能を果たすので、十分なゲート耐圧が得られる。
また、この発明は、下層バリア層およびキャリア供給層におけるAlGaAsのAlモル比(Asに対するAlのモル比)を0.5以上、1.0以下とすることを特徴としている。
この構成では、Alモル比が高いAlGaAsはバンドギャップが広いことを利用して、Alモル比を0.5以上、1.0以下とすることで、層厚が薄くても高性能なバリア機能を有する下層バリア層およびキャリア供給層が形成される。したがって、Alモル比が1.0の場合は実質的にAlAsになるが、それでも構わない。
また、この発明は、下層バリア層とキャリア供給層とからなる層厚みを5nm以上10nm以下としたことを特徴としている。
この構成では、AlGaAsのAlモル比が高い層の厚みにより、ゲート耐圧が決定されることを利用し、AlGaAsのAlモル比が高い層(以下、「高Alモル比層」という)、すなわち、下層バリア層とキャリア供給層との二層の厚みを前述のように設定する。図3は、高Alモル比層の厚みとゲート耐圧(順方向耐圧)との関係を示した図であり、図に示すように、FETとして通常必要とするゲート耐圧である1.15V以上を得るには、高Alモル比層の厚みを5.0nm以上にする。また、前記関係では、高Alモル比層の厚みを厚くしてもゲート耐圧は飽和する。このため、Al化合物半導体でエンハンスメント型FETを実現できる空乏層を得られる、高Alモル比層の厚みである10nmを上限とする。
これにより、十分なゲート耐圧を有するエンハンスメント型FETが実現できる。
また、この発明は、ドレイン電極およびソース電極を、キャリア供給層、下層バリア層、および上層バリア層に埋め込まれるように形成することを特徴としている。
この構成では、ドレイン電極およびソース電極がチャネル層に近接することで、ドレイン電極とソース電極との間に流れる電流に対するバリア層およびキャリア供給層による影響が抑制され、ドレイン電極とソース電極との間の直列抵抗が低減される。
この発明によれば、ゲート電極が上層バリア層に埋め込まれた構造のエンハンスメント型FETであっても、下層バリア層とキャリア供給層とでバリア層の機能を果たすので、ゲートとチャンネル層間の距離がエンハンスメント型FETが実現し得る短い距離であっても、ゲートリーク電流を抑止し、十分なゲート順方向耐圧を得ることができる。
また、この発明によれば、各層がGaAsの化合物半導体で形成されているので、エンハンスメント型FETをヘテロ結合で実現することができる。
また、この発明によれば、ドレイン電極およびソース電極がチャネル層に近接することで、ドレイン電極とソース電極との間の直列抵抗が低減されたエンハンスメント型FETを実現することができる。
本発明の第1の実施形態に係るエンハンスメント型電界効果トランジスタ(FET)について、図1〜図3を参照して説明する。
図1は、本実施形態に係るエンハンスメント型FETの構造を示す断面図である。
図1は、本実施形態に係るエンハンスメント型FETの構造を示す断面図である。
図1において、1は半絶縁性を有するGaAsからなる支持基板であり、該支持基板1の上層にノンドープのGaAsとAl0.25Ga0.75Asとの超格子からなる、厚さが略500nmのバッファ層2が形成されている。ここで、Al0.25Ga0.75Asとは、Asを1としたときのAlとGaのモル比を付して表した化合物AlGaAsの化学式であり、Alx Gay Asとすれば、x+yは1となる。この場合、AlとGaとがAsを1として、0.25:0.75であることを示す。
このバッファ層2の上層には、n型のAl0.25Ga0.75Asからなる厚さが略5nmの第1キャリア供給層3と、n型のIn0.2 Ga0.8 Asからなる厚さが略10nmのチャンネル層4と、ノンドープのGaAsからなる厚さが略3nmのスペーサ層5が下層から順に積層形成されている。このスペーサ層5の上層には、n型のAl0.5 Ga0.5 Asからなる厚さが略4nmの第2キャリア供給層6が形成されている。
そして、この第2キャリア供給層6の上層には、ノンドープのAl0.75Ga0.25Asからなる厚さが略3nmの下層バリア層7と、ノンドープのAl0.25Ga0.75Asからなる厚さが略6nmの上層バリア層8とから構成されるバリア層78が形成されている。
さらに、このバリア層78の上層バリア層8の上層には、n型のGaAsからなる厚さが略25nmのキャップ層9と、n型のAl0.25Ga0.75Asからなる厚さが略4nmのエッチングストッパ層10と、n型のGaAsからなる厚さが略50nmのコンタクト層11とが下層から順に積層形成されている。ここで、コンタクト層11をFETの中心を通る所定幅でエッチングして、除去することで、テラス30が形成されている。また、このテラス30の下方のエッチングストッパ層10およびキャップ層9をFETの中心を通る所定幅でエッチングして、除去することで、溝20が形成されている。
このコンタクト層11の上層の所定部分には、AuGe,Ni,Auの順に積層されたドレイン電極101およびソース電極102が形成されている。これらドレイン電極101およびソース電極102は、形成後熱処理により、その最下層の金属(AuGe)が電極の下方に形成された、コンタクト層11、エッチングストッパ層10、キャップ層9、バリア層78、第2キャリア供給層6に拡散して、合金層101’,102’がそれぞれ形成されている。これら合金層101’、102’の下方の先端はスペーサ層5に接触している。
ここで、図2は、ドレイン電極101およびソース電極102の層厚みとコンタクト抵抗との関係を表した図であり、横軸に膜厚の規格値、縦軸にコンタクト抵抗を示す。ここで、膜厚の規格値とはコンタクト抵抗が極小値となる膜厚を1として規格化した値である。
このように、ドレイン電極101とソース電極102の厚みに対して、コンタクト抵抗は極小値が存在するが、これは、ドレイン電極101およびソース電極102を形成後に熱拡散させることで形成される合金層101’、102’の大きさがコンタクト層11上に形成された電極の厚みに影響されるからである。ここで、コンタクト抵抗が極小値となるのは、合金層101’、102’がスペーサ層5に接触する場合であり、このように合金層101’、102’が形成されるようにドレイン電極101およびソース電極102の厚みを設定する。その結果、ドレイン電極とソース電極との間の直列抵抗を抑制することができる。
また、溝20の底面を形成する上層バリア層8の上面には、Pt,Ti,Pt,Auの順に積層されたゲート電極100が形成されている。このゲート電極100も、形成後熱処理により、その最下層の金属(Pt)が上層バリア層8に拡散して合金層100’が形成されている。この合金層100’の先端は、下層バリア層7に接触して、ショットキー接合を構成している。このようにゲート電極100のPtが拡散することで、ゲートとチャンネル層との距離が実質的に狭くなり、エンハンスメント型FETを実現するに必要な空乏層を得られる。
また、このような構成では、第2キャリア供給層6におけるAlGaAsのAlモル比が高くなるため、第2キャリア供給層6は、キャリア供給機能とともに、バリア機能を有することができる。これにより、AlGaAsのAlモル比が0.75である下層バリア層7とAlGaAsのAlモル比が0.5であるキャリア供給層6とで高Alモル比層(Alモル比が0.5以上、1.0以下である層)が形成される。
図3は、Al化合物半導体を用いたエンハンスメント型FETにおける高Alモル比層の厚みとゲート耐圧(順方向耐圧)との関係を示した図である。
図に示すように、高Alモル比層の厚みを5.0nm以上にすることで、前述の従来構造のFETのゲート耐圧0.9Vよりも高い、1.15V以上のゲート耐圧を得ることができる。なお、高Alモル比層の厚みを厚くしてもゲート耐圧は飽和するとともに、エンハンスメント型FETを形成するための空乏層が得られなくなってしまう。このように、空乏層が得られなくなる高Alモル比層の厚みは10nmであるため、これを高Alモル比層、すなわち、下層バリア層と第2キャリア供給層との合計厚みの上限とする。
本実施形態では、下層バリア層7の厚みを3nmとし、キャリア供給層6の厚みを4nmとすることで、高Alモル比層の厚みを7nmとした。この場合のゲート耐圧は約1.2Vとなる。
なお、前記高Alモル比層の構成では、下層バリア層7におけるAlGaAsのAlモル比とキャリア供給層6におけるAlGaAsのAlモル比との関係を変化させることにより、ゲート耐圧が変化する。具体的には、前述のように、下層バリア層7におけるAlGaAsのAlモル比を0.75にし、キャリア供給層6におけるAlGaAsのAlモル比を0.5とした場合、ゲート耐圧は略1.2Vであるが、下層バリア層7におけるAlGaAsのAlモル比とキャリア供給層6におけるAlGaAsのAlモル比とを同じ0.75にした場合、ゲート耐圧は1.1V程度となる。すなわち、下層バリア層におけるAlGaAsのAlモル比を、キャリア供給層6におけるAlGaAsのAlモル比より高く設定することにより、同じ構造でありながらゲート耐圧をさらに向上させることができる。
このように、第2キャリア供給層6におけるAlGaAsのAlのモル比を高くすることで、ゲート電極100のPtが上層バリア層まで拡散されて、ドレインとチャンネル層との距離が短くなっても、ゲートリーク電流が十分に抑制される。すなわち、エンハンスメント型として必要な空乏層を形成でき、且つ、十分なゲート耐圧(順方向耐圧)を備えるFETを実現することができる。
また、バリア層78を二層に分け、上層バリア層におけるAlGaAsのAlのモル比を低くすることにより、AlGaAsのAlのモル比の低い上層バリア層で、酸化しやすいAlGaAsのAlのモル比の高い下層バリア層の酸化保護を行うことができる。これにより、バリア層の特性劣化を防止でき、高信頼性を有するエンハンスメント型FETを実現することができる。さらには、PtのAlGaAsに対する拡散度がAlGaAsのAlのモル比に反比例することを利用し、バリア層78を二層とし、上層バリア層のAlのモル比を低くすることで、ゲート電極を形成するPtの拡散を上層と下層との間で停止させることができる。これにより、ゲートとチャンネル層との距離が高精度に決定されるので、ピンチオフ電圧のバラツキが少なくなり、優れた制御性を備えるエンハンスメント型FETを実現できる。
次に、図1に示したエンハンスメント型FETの製造方法について説明する。
まず、GaAsからなる支持基板1の上面に、有機金属化学気相成長法(MOCVD:MetalOrganic Chemical Vapor Deposition)により、バッファ層2からコンタクト層11までの各層を順に積層形成する。ここで、この有機金属化学気相成長法に用いる原料ガスは、例えば、トリメチルアルミニウム(TMAl)、トリメチルガリウム(TMGa)、トリメチルインジウム(TMIn)、アルシン((AsH3 )を、形成する層の組成に応じて組み合わせて使用する。また、n型ドーピングを行う層の形成には、n型ドーパントガスとして、ジシラン(Si2 H6 )を使用する。
このようにして、支持基板1からコンタクト層11までを下層から順に積層したヘテロ接合型多層半導体基板を形成する。
次に、この多層半導体基板の上面に、フォトリソグラフィ(露光)、蒸着、およびリフトオフ(現像・剥離)を順次行うことにより、ドレイン電極101およびソース電極102を積層形成する。ここで、ドレイン電極101およびソース電極102は、前述のように、AuGeをコンタクト層11の上面に積層した後、Ni,Auの順に積層して形成される。このように積層形成されたドレイン電極101およびソース電極102を熱処理することで、AuGeがコンタクト層11から下方の各層に拡散していき、各層内のGaAsと合金化して、合金層101’、102’を形成する。
次に、フォトリソグラフィ(露光)とエッチングとを用いて、コンタクト層11の一部を除去し、テラス30を形成する。テラス30は、単体のFETの中心を含む所定幅範囲に形成される。ここで、このエッチングには、AlGaAsとGaAsとを選択してエッチングできる選択性エッチング液を用い、GaAsからなるコンタクト層11のみをエッチングする。前記選択性エッチング液としては、具体的に、GaAsとAlGaASとのエッチング選択比が100以上であるクエン酸系のエッチング液を用い、GaAsのみをエッチングする。
次に、フォトリソグラフィ(露光)とエッチングとを用いて、テラス30の底面のエッチングストッパ層10と、キャップ層9とを順に除去し、溝20を形成する。溝20は、テラス30における単体のFETの中心を含み所定幅に形成される。そして、この溝20の底面である上層バリア層8の上面にフォトリソグラフィ(露光)と蒸着とリフトオフ(現像・剥離)と順次行うことにより、ゲート電極100を積層形成する。ここで、ゲート電極100は、前述のように、Ptを上層バリア層8の上面に形成した後、Ti,Pt,Auの順に形成される。このように積層形成されたゲート電極100を熱処理することで、Ptが上層バリア層8に拡散していき、上層バリア層8内のGaAsとPtとで合金層100’を形成して、下層バリア層7とショットキー接合する。ここで、ゲート電極100についても、前述のドレイン電極101やソース電極102とともに、所定の厚みに合金層100’が形成されるように電極形成厚みが設定されている。
このような製造方法により、ゲート電極がバリア層まで埋め込まれた、ヘテロ接合のエンハンスメント型FETを形成することができる。
なお、前述の構成および製造方法で形成したエンハンスメント型FETは、ゲート耐圧が約1.2Vであり、従来構成のFETのゲート耐圧の0.9Vよりも高くなった。また、最大ドレイン電流は320mA/mmであり、従来構成の250mA/mmより高くなった。さらには、ピンチオフ電圧は、平均が+0.25V、バラツキが0.02Vとなった。このように、前述の製造方法で図1に示す構造のFETを製造することで、高ゲート耐圧(順方向耐圧)で、直列抵抗成分が少なく、さらには制御性に優れるヘテロ接合のエンハンスメント型FETを形成することができる。
次に、第2の実施形態に係るエンハンスメント型FETについて、図4を参照して説明する。
図4は本実施形態に係るエンハンスメント型FETの構造を示す断面図である。
図4に示すエンハンスメント型FETは、第1の実施形態に示したエンハンスメント型FETの第1キャリア供給層3と、エッチングストッパ層10と、コンタクト層11とを省略し、キャップ層9の上面にドレイン電極101およびソース電極102を形成したものである。
このような構成を用いても、第1の実施形態と同じ効果を得ることができる。さらには、積層する層数が減少するため、FETを低背化することができる。
なお、前述の各実施形態では、下層バリア層におけるAlGaAsのAlのモル比を0.75とし、第2キャリア供給層におけるAlGaAsのAlのモル比を0.5としたが、下層バリア層におけるAlGaAsのAlのモル比が第2キャリア供給層におけるAlGaAsのAlのモル比以上となるようにすれば、その組み合わせは、必要とする特性に応じて設定することができる。
また、ゲート電極は最下層がPtであればよく、例えば、Pt,W,Ti,Pt,Auの順に積層形成したゲート電極を用いてもよい。
また、ゲート電極のPtが拡散してなる合金層は、下層バリア層に接触しなくても、エンハンスメント型を実現できる程度に近接していればよい。
また、前述の実施形態では、バリア層が上層および下層の二層からなる場合を説明したが、三層以上からなるバリア層や、下層から上層にかけて徐々にAlのモル比が減少していく構造のバリア層を形成してもよい。
また、前述の実施形態では、チャネル層にn型のInGaASを用いたが、ノンドープのInGaAsを用いてもよい。
1−支持基板
2−バッファ層
3−第1キャリア供給層
4−チャンネル層
5−スペーサ層
6−第2キャリア供給層
7−下層バリア層
8−上層バリア層
67−高Alモル比層
78−バリア層
9−キャップ層
10−エッチングストッパ層
11−コンタクト層
20−溝
30−テラス部
100−ゲート電極
101−ドレイン電極
102−ソース電極
101’,102’,103’−合金層
2−バッファ層
3−第1キャリア供給層
4−チャンネル層
5−スペーサ層
6−第2キャリア供給層
7−下層バリア層
8−上層バリア層
67−高Alモル比層
78−バリア層
9−キャップ層
10−エッチングストッパ層
11−コンタクト層
20−溝
30−テラス部
100−ゲート電極
101−ドレイン電極
102−ソース電極
101’,102’,103’−合金層
Claims (5)
- 支持基板上にチャンネル層を備え、該チャンネル層上に、少なくとも、キャリア供給層、下層バリア層、および上層バリア層の順に層をなすAlGaAsからなる積層部を備えるとともに、前記上層バリア層に埋め込まれて前記下層バリア層に接触するゲート電極と該ゲート電極を挟むように配置されたソース電極およびドレイン電極を備えてなり、
前記ゲート電極に電圧を印加して前記ソース電極と前記ドレイン電極との間の電流制御を行うエンハンスメント型の電界効果トランジスタにおいて、
前記下層バリア層および前記キャリア供給層におけるAlGaAsのAsに対するAlのモル比が、前記上層バリア層におけるAlGaAsのAsに対するAlのモル比よりも高く、
且つ、前記下層バリア層におけるAlGaAsのAsに対するAlのモル比が前記キャリア供給層におけるAlGaAsのAsに対するAlのモル比以上であることを特徴とする電界効果トランジスタ。 - 前記下層バリア層および前記キャリア供給層におけるAlGaAsのAsに対するAlのモル比が0.5以上、1.0以下である請求項1に記載の電界効果トランジスタ。
- 前記下層バリア層と前記キャリア供給層とからなる層厚みが5nm以上10nm以下である請求項2に記載の電界効果トランジスタ。
- 前記チャンネル層はInGaAsまたはGaAsからなる請求項1〜3のいずれか一項に記載の電界効果トランジスタ。
- 前記ドレイン電極およびソース電極は、前記キャリア供給層、前記下層バリア層、および前記上層バリア層に埋め込まれて形成されている請求項1〜4のいずれか一項に記載の電界効果トランジスタ。
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