JP2005062157A - 自動伝送ラインパルスシステム - Google Patents

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Abstract


【課題】伝送ラインパルス（ＴＬＰ）技術を用いて静電放電（ＥＳＤ）を３点以上の測定点に増やすことができるようにする。
【解決手段】ＥＳＤスケールパルスを発生する少なくとも１つのパルス発生器と、そのパルス発生装置から第１のＥＳＤスケールパルスを受取る半導体装置上の第１の点と、パルス発生装置から第１のＥＳＤスケールパルスを受取る半導体装置上の第２の点と、パルス発生装置から第２のＥＳＤスケールパルスを受取る半導体装置上の第３の点と、半導体装置のＥＳＤ特性についてのデータを収集するデータ収集装置とを備え、多端子装置の静電放電（ＥＳＤ）を測定可能とする。
【選択図】図４

Description

本発明は、一般的に半導体装置の電気特性の測定に関し、特に、半導体装置のＥＳＤ特性の測定のためのシステムおよび方法に関する。
この出願は２００３年８月８日に出願された米国特許プロビジョナル出願６０／４９３３５５号について優先権を主張しており、その出願はここで参考文献とされる。
従来技術
１）米国特許第５，４１０，２５４号
２）米国特許第５，５１９，３２７号
３）米国特許第５，８０４，９７７号
４）米国特許第６，４２９，６７４号
５）バース(Barth) 電子会社によるバースパルス曲線トレーサ
６）ＣＭＯＳ技術の静電放電（ＥＳＤ）頑強性基準のための試験構造
Sematech Technology Transfer Document ＴＴ98013452Ａ- ＴＲ 1998年２月
（ｗｗｗ．sematech．org/public/docubase/abstructs/wrapper29 ．htm)
７）オリックス(Oryx)インスツルメント社によるＴＬＰ Ｃｅｌｅａｓｒｏｎ １
８）ＵＳ2002/0145432Ａ１，２００２年１０月
半導体集積回路（ＩＣ）は一般的に静電放電（以下“ＥＳＤ”という）事故を受けやすく、それはＩＣを損傷または破壊する可能性がある。ＥＳＤ事故は短時間の電流（正または負）の放電であり、大量の電流がＩＣに与えられる。大きな電流は人体や機械のような種々のソースから成長する可能性があり、それぞれ人体モデル（“ＨＢＭ”）および機械モデル（“ＭＭ”）と呼ばれている。ＩＣは特に製造中、輸送中、または取扱い中に生成されるＨＢＭおよびＭＭを受ける。
相補型の金属・酸化物・半導体（ＣＭＯＳ）プロセスにより製造された通常のＥＳＤ保護装置は一般的に、ＮＭＯＳ／ＰＭＯＳトランジスタ、シリコン制御整流器（ＳＣＲ）、フィールド酸化物装置（ＦＯＤ）、および寄生垂直／ラテラルバイポーラ接合トランジスタ（ＢＪＴ）のような幾つかの形式のＥＳＤ保護装置を含んでいる。これらのＥＳＤ保護装置はＥＳＤ検出回路によりＥＳＤ事故中にオンに切換えられ、そのＥＳＤ検出回路はＥＳＤ保護装置のゲートまたは基板にＥＳＤパルスのエネルギの一部を結合する。例示的な回路構造は図１の（Ａ）および（Ｂ）に示されているようなＥＳＤ保護装置およびＥＳＤ検出回路を含んでいる。
図１の（Ａ）はゲート駆動技術を使用する通常のＥＳＤ保護回路の回路図である。図１の（Ａ）を参照すると、回路構造10は、パッド12、ＥＳＤ検出回路14、ＥＳＤ保護装置として機能するＮＭＯＳトランジスタ16、およびＩＣ（符号なし）の内部回路18を具備している。ＥＳＤ保護装置16はゲート16-2、ドレイン16-4、ソース16-6および基板16-8を含んでいる。ゲート26-2とソース26-6とは接地点または基準電圧Ｖssに接続されている。基板26-8はＥＳＤ検出回路14に結合されている。ドレイン16-4はパット12と内部回路18との間に結合されている。ソース16-6と基板16-8とは接地点または基準電圧Ｖssに接続されている。正のＥＳＤパルスがパット12上に現れると、ＥＳＤパルスのエネルギの一部分はＥＳＤ検出回路14によりゲート16-2に結合される。ＥＳＤ保護装置16はそのときオンに切換えられてＥＳＤ電流をパッド12からＶss電力端子に導く。
図１の（Ｂ）は基板トリガー技術を使用する通常のＥＳＤ保護回路構造20の回路図である。図１の（Ｂ）を参照すると、回路構造20は、パッド22、ＥＳＤ検出回路24、ＥＳＤ保護装置として機能するＮＭＯＳトランジスタ26、およびＩＣ（符号なし）の内部回路28を含んでいる。ＥＳＤ保護装置26はゲート26-2、ドレイン26-4、ソース26-6および基板26-8を含んでいる。ゲート26-2とソース26-6とは接地点または基準電圧Ｖssに接続されている。基板26-8はＥＳＤ検出回路24に結合されている。ドレイン26-4はパット22と内部回路28との間に結合されている。正のＥＳＤパルスがパット22上に現れると、ＥＳＤパルスのエネルギの一部分はＥＳＤ検出回路24により基板26-8に結合される。ＥＳＤ保護装置26中に形成された寄生ラテラルｎｐｎバイポーラトランジスタ30はそのときオンに切換えられ、ＥＳＤ電流をパッド22からＶss電力端子に導く。
ＩＣのＥＳＤ保護回路の設計において、回路構造のＥＳＤ保護装置のＥＳＤ特性は、ＥＳＤ相補型が製造される前に測定または試験されることが有効である。ＥＳＤ保護装置のＥＳＤ特性は、ＥＳＤパルスに対するＥＳＤ保護装置の応答として一般的に示される。例えば、ＥＳＤ保護装置が高い２次破壊電流を含んでいる場合には、ＥＳＤ保護装置は高いＥＳＤストレスをサポートする可能性があることが認められている。ＥＳＤ保護装置の２次破壊電流のようなＥＳＤ特性は伝送ラインパルス（“ＴＬＰ”）技術を使用することにより測定されることが可能であり、ＥＳＤの生じた場合に同じ時間および電流スケールの方形波パルスを生成する。
しかしながら、ＴＬＰ技術を使用する通常の試験システムの測定は通常２つの点で行われる。それ故、例えば測定がＥＳＤ保護装置のドレインとソースで行われたとき、ゲートまたは基板のＥＳＤ特性はそれと結合されることができない。ゲートおよび基板のＥＳＤ特性は上述のようにＥＳＤ保護回路構造の設計において重要であるから、ＥＳＤ保護装置のＥＳＤ特性に関するさらに別の情報を得るためにＥＳＤ保護装置の少なくとも３つの点で測定するシステムおよび方法が望まれている。
本発明は従来の技術の制限および欠点による１以上の問題を回避するＥＳＤ保護装置を得ることを目的としている。
本発明の付加的な特徴および利点は以下説明する本発明の実施形態から明らかにされるであろう。本発明の目的よびその他の利点は添付図面を参照にした以下の説明および特許請求の範囲の記載により特に指摘された装置および方法により実現されることができるであろう。
上記の目的およびその他の利点を達成するために、本発明の目的にしたがって、半導体装置の静電放電（ＥＳＤ）特性を測定するシステムが提供される。そのシステムは、ＥＳＤスケールパルスを発生する少なくとも１つのパルス発生装置と、その少なくとも１つのパルス発生装置から第１のＥＳＤスケールパルスを受取る半導体装置上の第１の点と、前記少なくとも１つのパルス発生装置から第１のＥＳＤスケールパルスを受取る半導体装置上の第２の点と、前記少なくとも１つのパルス発生装置から第２のＥＳＤスケールパルスを受取る半導体装置上の第３の点と、半導体装置のＥＳＤ特性についてのデータを収集するデータ収集装置とを備えている。
また、本発明によれば、多端子装置の静電放電（ＥＳＤ）特性を測定するシステムが提供される。そのシステムは、第１のＥＳＤスケールパルスを出力する第１のパルス発生装置と、第２のＥＳＤスケールパルスを出力する第２のパルス発生装置と、前記第１のパルス発生装置に結合されて第１のＥＳＤスケールパルスを受取る多端子装置の第１の端子と、前記第１のパルス発生装置に結合されて第１のＥＳＤスケールパルスを受取る多端子装置の第２の端子と、前記第２のパルス発生装置に結合されて第２のＥＳＤスケールパルスを受取る多端子装置の第３の端子と、多端子半導体装置の漏洩電流を検出する検出器とを備え、多端子装置のＥＳＤ特性は、検出器が多端子半導体装置の漏洩電流を検出てたとき決定される。
さらに、本発明によれば、半導体装置の静電放電（ＥＳＤ）特性を測定する方法が提供される。その方法は、ＥＳＤスケール信号を発生する少なくとも１つのパルス発生装置を設け、半導体装置上の第１の点を識別し、半導体装置上の第２の点を識別し、半導体装置上の第３の点を識別し、半導体装置上の第１および第２の点に第１のＥＳＤスケール信号を供給し、半導体装置上の第３の点に第２のＥＳＤスケール信号を供給するステップを含んでいる。
さらに、本発明によれば、静電放電（ＥＳＤ）試験方法が提供される。その方法は、多端子装置を設け、少なくとも１つのＥＳＤスケールパルスを発生し、多端子装置の第１および第２の端子に少なくとも１つのＥＳＤスケールパルスの第１のＥＳＤスケールパルスを供給し、 多端子装置の少なくとも第３の端子に少なくとも１つのＥＳＤスケールパルスの第２のＥＳＤスケールパルスを供給し、第１および第２のＥＳＤスケールパルス下における多端子装置のＥＳＤ特性を収集し、多端子半導体装置における漏洩電流が流れるか否かを検出する。
上述した一般的な説明および後述する詳細な説明は共に例示的な、説明のためのものであり、特許請求の範囲に記載された本発明の説明として記載されたものである。
添付図面に示された本発明の例示的な実施形態について詳細に説明する。同じ参照符号は図面全体を通して同一または類似する部分を示している。
図２は本発明の１実施形態による半導体装置60のＥＳＤ特性を測定するシステム50の概略図である。図２を参照すると、システム50は半導体装置60および１以上のパルス発生器70を備えている。半導体装置60は少なくとも第１の端子62と、第２の端子64と、第３の端子66とを備えた多端子装置である。１実施形態では、半導体装置60は、金属・酸化物・半導体（ＭＯＳ）トランジスタ、シリコン制御整流器（ＳＣＲ）、低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）、フィールド酸化物装置（ＦＯＤ）、またはバイポーラ接合トランジスタ（ＢＪＴ）の１つである。パルス発生器70はＥＳＤ現象を模擬する信号を発生する。例えば、パルス発生器70は、ＥＳＤ電流または電圧と同じ立上がり時間、期間および大きさを有する方形波パルス信号を発生する。１実施形態では、パルス発生器70によって出力されるＥＳＤスケール信号は約２ナノ秒（ｎｓ）乃至５００ナノ秒の時間幅を有している。
特に、パルス発生器70は、1985ＥＳＤシンポジウムでインテル社のＴ．Ｊ．ＭaloneyおよびＮ．Ｋhuranaにより発表された文献（Transmission Line Pulsing qtechniques for Circuit Modeling）に記載されている伝送ラインパルス（“ＴＬＰ”）発生器によって構成されることができる。
１実施形態では、パルス発生器70は、ＴＬＰ発生器（図示せず）およびバイアスソース（図示せず）を備えている。ＴＬＰ発生器は第１のＥＳＤスケールパルスを半導体装置60の第１の端子62および第２の端子64に供給する。バイアスソースは第２のＥＳＤスケールパルスを半導体装置60の第３の端子66に供給する。半導体装置60がＭＯＳトランジスタである実施形態においては、第１の端子62および第２の端子64はそれぞれＭＯＳトランジスタのソースとドレインであり、第３の端子66はＭＯＳトランジスタのゲートまたは基板である。半導体装置60がＳＣＲまたはＬＴＶＳＣＲである実施形態では、第１の端子62および第２の端子64はそれぞれＳＣＲまたはＬＴＶＳＣＲのアノードとカソードであり、第３の端子66はＳＣＲまたはＬＴＶＳＣＲの基板または半導体ウエル領域である。半導体装置60がＢＪＴまたはＦＯＤである実施形態においては、第１の端子62および第２の端子64はそれぞれＢＪＴまたはＦＯＤのコレクタとエミッタであり、第３の端子66はＢＪＴまたはＦＯＤのベースである。
本発明の別の実施形態では、バイアスソースは第２のＥＳＤスケールパルスを半導体装置60の第３および第４の端子に供給する。ＥＳＤ保護装置がＭＯＳトランジスタである実施形態においては、第２のＥＳＤスケールパルスはＭＯＳトランジスタのゲートおよび基板へ与えられる。ＥＳＤ保護装置がＳＣＲまたはＬＴＶＳＣＲである実施形態では、第２のＥＳＤスケールパルスはＳＣＲまたはＬＴＶＳＣＲの基板または半導体ウエル領域へ与えられる。
さらに別の実施形態では、バイアスソースは第２のＥＳＤスケールパルスを半導体装置60の第５の端子に供給する。ＥＳＤ保護装置がＬＴＶＳＣＲである実施形態においては、第２のＥＳＤスケールパルスはＬＴＶＳＣＲ中に形成された寄生ＭＯＳトランジスタのゲートに与えられる。
図３は、本発明の別の実施形態による半導体装置60のＥＳＤ特性を測定するためのシステム90の概略ブロック図である。図３を参照すると、システム90は、半導体装置60、スイッチング装置92、パルス発生器70、検出器94、データ収集装置96およびコンピュータ98を含んでいる。１実施形態では、スイッチング装置92はスイッチングマトリックスであり、検出器94とパルス発生器70との間で半導体装置60の接続を切換える。検出器94はヒューレットパッカード社により製造されているＨＰ4155型アナライザのような電気的アナライザを含んでいる。検出器94がスイッチング装置92により半導体装置60に電気的に接続されたとき検出器94は例えば直流（ＤＣ）信号のような信号を半導体装置60に与えて、半導体装置60中に漏洩電流が流れているか否かを検出する。検出器94が漏洩電流を検出した場合には、半導体装置60は故障を有していると決定される。漏洩電流が検出されない場合には、パルス発生器70は次の測定のために半導体装置60へ切換えられる。
データ収集装置96は例えばオシロスコープを備え、半導体装置60のＥＳＤ特性に関する電圧および電流データを収集する。コンピュータ98はパルス発生器70、検出器94、データ収集装置96の間で共同して動作する。図３に示された特定された実施形態では、データ収集装置96は半導体装置60へ電気的に接続されている。別の実施形態では、データ収集装置96は半導体装置60とスイッチング装置92との間に電気的に接続されている。
それ故、本発明はまた半導体装置60の静電放電（ＥＳＤ）特性を測定する方法を提供する。
再度図２を参照すると、パルス発生器70はＥＳＤスケール信号を生成するために設けられている。第１のＥＳＤスケール信号は半導体装置60の第１の点62と第２の点64に与えられる。第２のＥＳＤスケール信号は半導体装置60の第３の点66に与えられる。１実施形態では、第２のＥＳＤスケール信号は半導体装置60の第３および第４の点の少なくとも１つに与えられる。別の実施形態では、第２のＥＳＤスケール信号は半導体装置60の第５の点に与えられる。
図４は本発明の１実施形態による方法のフロー図である。図４を参照すると、ステップ100 で少なくとも第１、第２、および第３の端子を有する半導体装置60が準備される。その後、半導体装置60はステップ102 で漏洩電流が流れているか否かを決定するために検査される。漏洩電流が検出された場合には、半導体装置60は故障を有していると決定され、本発明の方法はさらに進行はしない。
しかしながら、漏洩電流が存在しないことが検出された場合には、ステップ104 でＥＳＤスケールパルスが発生される。ステップ106 において、第１のＥＳＤスケールパルスが半導体装置60の第１および第２の端子に供給され、第２のＥＳＤスケールパルスが半導体装置60の第３の端子に供給される。１実施形態では、第１および第２のＥＳＤスケールパルスはＴＬＰパルス発生器によって発生される。別の実施形態では、第１のＥＳＤスケールパルスはＴＬＰパルス発生器によって発生され、第２のＥＳＤスケールパルスはバイアスソースによって発生される。また本発明によれば、別の実施形態では、ステップ106 において、半導体装置60の動作点の決定を助けるために、第１のＥＳＤスケールパルスが第１および第２の端子に与えられる前に第２のＥＳＤスケールパルスが第３の端子に供給される。さらに別の実施形態では、ステップ106 において、第２のＥＳＤスケールパルスは第１のＥＳＤスケールパルスが第１および第２の端子に与えられるのとほぼ同時に第３の端子に供給される。
ＥＳＤスケールパルス下の半導体装置60の電圧および電流データのようなＥＳＤ特性はその後ステップ108 で収集される。次に、半導体装置60はステップ110 において、漏洩電流が流れているか否かを決定するために検査される。漏洩電流が検出された場合には、本発明の方法はさらに進行はしない。漏洩電流が存在しないことが検出された場合には、ステップ112 において第１および第２のＥＳＤスケールパルスの少なくとも一方の大きさが増加される。高いレベルのＥＳＤスケールパルスはその後、次の測定のため発生される。ステップ104, 106, 108, 112は半導体装置60中で漏洩電流が検出されるまで反復され、それによりそのＥＳＤ特性が測定できる。
当業者には本発明の技術的範囲を逸脱することなく種々の変形、変更が開示されたプロセスに対して行われることができることは明らかであろう。本発明のその他の実施形態はここに開示された明細書の記載から当業者には明らかであろう。したがって、明細書および実施形態の説明は単なる例示のためであり、本発明の技術的範囲は特許請求の範囲によって規定されることを意図している。
図の（Ａ）はゲート駆動技術を使用する静電放電（ＥＳＤ）保護のための通常の回路構造を示し、図の（Ｂ）は基板トリガー技術を使用するＥＳＤ保護のための通常の回路構造を示す図。 本発明の１実施形態による半導体装置のＥＳＤ特性を測定するシステムの概略図。 本発明の別の実施形態による半導体装置のＥＳＤ特性を測定するシステムの概略ブロック図。 本発明の１実施形態による方法のフロー図。

Claims (35)

  1. 半導体装置の静電放電（ＥＳＤ）特性を測定するシステムにおいて、
    ＥＳＤスケールパルスを発生する少なくとも１つのパルス発生装置と、
    前記少なくとも１つのパルス発生装置から第１のＥＳＤスケールパルスを受取る半導体装置における第１の点と、
    前記少なくとも１つのパルス発生装置から第１のＥＳＤスケールパルスを受取る半導体装置における第２の点と、
    前記少なくとも１つのパルス発生装置から第２のＥＳＤスケールパルスを受取る半導体装置における第３の点と、
    半導体装置のＥＳＤ特性についてのデータを収集するデータ収集装置とを具備している測定システム。
  2. 半導体装置は、金属・酸化物・半導体（ＭＯＳ）トランジスタ、シリコン制御整流器（ＳＣＲ）、低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）、フィールド酸化物装置（ＦＯＤ）、およびバイポーラ接合トランジスタ（ＢＪＴ）の１つを含んでいる請求項１記載の補償システム。
  3. 前記少なくとも１つのパルス発生装置は、ＥＳＤスケールパルスを発生するために伝送ラインパルス（ＴＬＰ）発生器を備えている請求項１記載のシステム。
  4. 前記少なくとも１つのパルス発生装置は、第１のＥＳＤスケールパルスを発生するために伝送ラインパルス（ＴＬＰ）発生器を備えている請求項１記載のシステム。
  5. 前記少なくとも１つのパルス発生装置は、第２のＥＳＤスケールパルスを発生するためにバイアスソースを備えている請求項１記載のシステム。
  6. ＭＯＳトランジスタは第１のＥＳＤスケールパルスを受取るためのソースおよびドレインと、第２のＥＳＤスケールパルスを受取るためのゲートおよび基板少なくとも一方とを備えている請求項２記載のシステム。
  7. ＳＣＲおよびＬＶＴＳＣＲの１つは、第１のＥＳＤスケールパルスを受取るためのアノードおよびカソードと、第２のＥＳＤスケールパルスを受取るための基板および半導体ウエル領域の少なくとも一方とを備えている請求項２記載のシステム。
  8. ＬＶＴＳＣＲは、第２のＥＳＤスケールパルスを受取るためのゲートを備えている請求項２記載のシステム。
  9. ＦＯＤおよびＢＪＴの１つは、第１のＥＳＤスケールパルスを受取るためのエミッタおよびコレクタと、第２のＥＳＤスケールパルスを受取るためのベースとを備えている請求項２記載のシステム。
  10. さらに、半導体装置中の漏洩電流を検出するための検出器を備えている請求項１記載のシステム。
  11. さらに、前記少なくとも１つのパルス発生装置と検出器とに結合されて前記少なくとも１つのパルス発生装置と検出器との間の接続を切換えるスイッチング装置を具備している請求項１記載のシステム。
  12. 多端子装置の静電放電（ＥＳＤ）特性を測定するシステムにおいて、
    第１のＥＳＤスケールパルスを出力する第１のパルス発生装置と、
    第２のＥＳＤスケールパルスを出力する第２のパルス発生装置と、
    前記第１のパルス発生装置に結合されて第１のＥＳＤスケールパルスを受取る多端子装置の第１の端子と、
    前記第１のパルス発生装置に結合されて第１のＥＳＤスケールパルスを受取る多端子装置の第２の端子と、
    前記第１のパルス発生装置に結合されて第２のＥＳＤスケールパルスを受取る多端子装置の第３の端子と、
    多端子半導体装置の漏洩電流を検出する検出器とを具備し、
    多端子装置のＥＳＤ特性は、検出器が多端子装置の漏洩電流を検出することにより決定される測定システム。
  13. 第１および第２のパルス発生装置は、第１および第２のＥＳＤスケールパルスを発生する伝送ラインパルス（ＴＬＰ）発生器を備えている請求項１２記載のシステム。
  14. 第１のパルス発生装置は、第１のＥＳＤスケールパルスを発生するＴＬＰ発生器を備えている請求項１２記載のシステム。
  15. 第２のパルス発生装置は、第２のＥＳＤスケールパルスを発生するバイアスソースを備えている請求項１２記載のシステム。
  16. さらに、前記第１および第２のパルス発生装置と検出器とに結合されて前記第１および第２のパルス発生装置と検出器との間で多端子装置の接続を切換えるスイッチング装置を具備している請求項１２記載のシステム。
  17. 多端子装置は、金属・酸化物・半導体（ＭＯＳ）トランジスタ、シリコン制御整流器（ＳＣＲ）、低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）、フィールド酸化物装置（ＦＯＤ）、およびバイポーラ接合トランジスタ（ＢＪＴ）の１つを含んでいる請求項１２記載の補償システム。
  18. 半導体装置の静電放電（ＥＳＤ）特性を測定する方法において、
    ＥＳＤスケール信号を発生する少なくとも１つのパルス発生装置を設け、
    半導体装置上の第１の点を識別し、
    半導体装置上の第２の点を識別し、
    半導体装置上の第３の点を識別し、
    半導体装置上の第１および第２の点に第１のＥＳＤスケール信号を供給し、
    半導体装置上の少なくとも第３の点に第２のＥＳＤスケール信号を供給することにより半導体装置の静電放電特性を測定する測定方法。
  19. さらに、第１および第２のＥＳＤスケール信号を発生する伝送ラインパルス（ＴＬＰ）発生器を設けるステップを含んでいる請求項１８記載の方法。
  20. さらに、第１のＥＳＤスケール信号を発生するＴＬＰ発生器を設けるステップを含んでいる請求項１８記載の方法。
  21. さらに、第２のＥＳＤスケール信号を発生するためのバイアスソースを設けるステップを含んでいる請求項１８記載の方法。
  22. さらに、半導体装置として機能するために、金属・酸化物・半導体（ＭＯＳ）トランジスタ、シリコン制御整流器（ＳＣＲ）、低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）、フィールド酸化物装置（ＦＯＤ）、およびバイポーラ接合トランジスタ（ＢＪＴ）の１つを設けるステップを含んでいる請求項１８記載の方法。
  23. さらに、第１のＥＳＤスケール信号をＭＯＳトランジスタのソースおよびドレインに供給し、第２のＥＳＤスケール信号をＭＯＳトランジスタのゲートおよび基板の少なくとも一方に供給するステップを含んでいる請求項２２記載の方法。
  24. さらに、第１のＥＳＤスケール信号をＳＣＲのアノードおよびカソードに供給し、第２のＥＳＤスケール信号をＳＣＲの基板および半導体ウエル領域の少なくとも一方に供給するステップを含んでいる請求項２２記載の方法。
  25. さらに、第１のＥＳＤスケール信号をＬＶＴＳＣＲのアノードとカソードに供給し、第２のＥＳＤスケール信号をＬＶＴＳＣＲの基板と半導体ウエル領域の少なくとも一方に供給するステップを含んでいる請求項２２記載の方法。
  26. さらに、第１のＥＳＤスケール信号をＦＯＤのエミッタおよびコレクタに供給し、第２のＥＳＤスケールパルスをＦＯＤのベースに供給するステップを含んでいる請求項２２記載の方法。
  27. さらに、第１のＥＳＤスケール信号をＢＪＴのエミッタおよびコレクタに供給し、第２のＥＳＤスケールパルスをＢＪＴのベースに供給するステップを含んでいる請求項２２記載の方法。
  28. さらに、半導体装置のＥＳＤ特性についてのデータを収集するデータ収集装置を設けるステップを含んでいる請求項１８記載の方法。
  29. さらに、半導体装置中の漏洩電流を検出するための検出器を設けるステップを含んでいる請求項１８記載の方法。
  30. さらに、前記少なくとも１つのパルス発生装置と検出器とに結合されて前記少なくとも１つのパルス発生装置と検出器との間で半導体装置の接続を切換えるスイッチング装置を具備している請求項１８記載の方法。
  31. 静電放電（ＥＳＤ）試験方法において、
    多端子装置を設け、
    少なくとも１つのＥＳＤスケールパルスを発生し、
    多端子装置の第１および第２の端子に少なくとも１つのＥＳＤスケールパルスの第１のＥＳＤスケールパルスを供給し、
    多端子装置の少なくとも第３の端子に少なくとも１つのＥＳＤスケールパルスの第２のＥＳＤスケールパルスを供給し、
    第１および第２のＥＳＤスケールパルス下の多端子装置のＥＳＤ特性を収集し、
    多端子半導体装置に漏洩電流が流れているか否かを検出する試験方法。
  32. さらに、多端子装置として機能するために、金属・酸化物・半導体（ＭＯＳ）トランジスタ、シリコン制御整流器（ＳＣＲ）、低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）、フィールド酸化物装置（ＦＯＤ）、およびバイポーラ接合トランジスタ（ＢＪＴ）の１つを設けるステップを含んでいる請求項３１記載の方法。
  33. さらに、第１のＥＳＤスケールパルスを第１および第２の端子に供給する前に第２のＥＳＤスケールパルスを供給するステップを含んでいる請求項３１記載の方法。
  34. さらに、第１および第２のＥＳＤスケールパルスを供給する前に漏洩電流が多端子装置中を流れるか否かを検出するステップを含んでいる請求項３１記載の方法。
  35. さらに、第１および第２のＥＳＤスケールパルスを伝送ラインパルス（ＴＬＰ）発生器によって発生させる請求項３４記載の方法。
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