JP2005051214A - 電気的相互接続構造およびその形成方法 - Google Patents

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Abstract

【課題】第１の低ｋ誘電体層と、第１の低ｋ誘電体層へ共有結合したスピンオン低ｋＣＭＰ保護層と、ＣＶＤ付着ハードマスク／ＣＭＰ研磨停止層とを含む基板上の電気的相互接続構造を提供する。
【解決手段】電気的バイア１３および配線１１を第１の低ｋ誘電体層３内に形成できる。スピンオン低ｋＣＭＰ保護層５は、中央部からエッジへのまたは金属密度が変化する領域におけるＣＭＰプロセスの非均一性のために生じ得る低ｋ誘電体３へのダメージを阻止する。低ｋＣＭＰ保護層５の厚さを調節して当該構造９の有効誘電率に著しい影響を与えることなしにＣＭＰプロセス内の大きな変化に対応できる。
【選択図】図２

Description

本発明は、高速マイクロプロセッサ，特定用途向け集積回路（ＡＳＩＣ），および関連した高速ＩＣのための相互接続構造に関する。より詳細には、本発明は、高められた回路速度と、導体抵抗の正確な値と、改良された機械的完全性とを備えた低誘電率（ｋ）または超低誘電率（ｋ）相互接続構造を提供する。
デュアルダマシン・タイプの低ｋ誘電体とＣｕとの多くの相互接続構造が知られている。ＳｉＬＫ（Ｒ）が低ｋ誘電体材料として使用されているデュアルダマシン・プロセスの例については、本発明と同一の譲受人へ譲渡された特許文献１が参照され、その全体が本明細書において完全に説明されるように明細書の内容として引用される。
低誘電率（ｋ）および超低誘電率（ｋ）材料との集積は、下にある誘電体を保護し、低ｋ誘電体の浸食およびディッシング（dishing）を阻止するための化学機械平坦化（ＣＭＰ）研磨停止層を必要とする。一般的には、著しく高い誘電率（レベル間誘電体絶縁体材料と比べて）を有する化学的蒸着（ＣＶＤ）材料を配線レベルの誘電体材料に直接付着させて、ハードマスクを形成する。
ＣＭＰの後、ＣＶＤ ＣＭＰ研磨停止層の連続的な層が構造内に残留して、誘電体への後続のダメージを阻止する必要がある。加えて、中央部からエッジへのＣＭＰの不均一性または金属充填材が変化する領域のＣＭＰの不均一性が、ピンホールすなわちＣＭＰ研磨停止層が完全に浸食された領域を引き起こさないように、この層の厚さが十分である必要がある。したがって、高い誘電率の材料（一般的にｋ＝４．１のＳｉＣ）が構造内に残留して有効誘電率の増加をもたらすことになる。
米国特許第６，３８３，９２０号明細書 米国特許第５，９６５，６７９号明細書 国際公開第００／３１１８３号パンフレット 米国特許第６，２１８，０２０号明細書 米国特許第６，１７７，１９９号明細書 国際公開第０２／０８３３２７Ａ１号パンフレット 国際公開第００／１９５０８号パンフレット
本発明の目的は、Ｃｕ導体抵抗の正確かつ均一な制御を備え、低下した有効誘電率と改善された信頼性および製造の容易性とを備えるシングルダマシン・タイプまたはデュアルダマシン・タイプの超低ｋ誘電体とＣｕとの相互接続構造を提供することである。
本発明の他の目的は、改善されたＣＭＰ後のハードマスク保持力（retention）と、改善された信頼性と、低下した有効誘電率とを備え、プロセス実時間（raw process time）の増加が最低限である低ｋまたは多孔性超低ｋ誘電体スタックを提供することである。
本発明のさらなる目的は、ここで述べた本発明の構造を製造する方法を提供することである。
本発明は基板上の電気的相互接続構造を提供する。この電気的相互接続構造は、第１の低ｋまたは超低ｋ誘電体層と、第１の低ｋ誘電体層の上に配置された低ｋＣＭＰ保護層と、ＣＶＤハードマスク／ＣＭＰ研磨停止層とを含む。
本発明は、基板上に電気的相互接続構造を形成する方法を提供する。この方法は、基板上に配置された第１の低ｋ誘電体または超低ｋ誘電体層の上に低ｋＣＭＰ保護層を形成してＣＭＰ保護層を第１の低ｋ誘電体または超低ｋ誘電体層と共有結合させる工程と、低ｋＣＭＰ保護層の上にハードマスク／ＣＭＰ研磨停止層を形成する工程とを含む。
本発明のこれらのおよび他の目的，利点および特徴は、以下の詳細な説明および添付の図面を参照して理解できる。
本発明は、第１の低ｋまたは超低ｋ誘電体層と、第１の低ｋ誘電体層の上に配置された低ｋＣＭＰ保護層と、ＣＶＤハードマスク／ＣＭＰ研磨停止層とを含む基板上の電気的相互接続構造を提供する。
好ましくは、電気的相互接続構造は、スピンオン有機配線レベル誘電体層（あるいは埋め込みエッチストップを備える若しくは備えないデュアルダマシン・バイアおよび配線レベル誘電体）と、スピンオン有機配線レベル誘電体層の上に配置されたスピンオン無機シルセスキオキサン（silsesquioxane）またはスピンオン無機−有機ハイブリッド・シルセスキオキサンＣＭＰ保護層と、一般的なプラズマＣＶＤ（ＰＥＣＶＤ）ハードマスク／ＣＭＰ研磨停止層とを含む。
好ましくは、第１の低ｋ誘電体層は、ｂ段階（b-staged）ポリマを含むポリマベースの低ｋ誘電体材料のクラスを代表するDow Chemical Companyの登録商標であるＳｉＬＫ（Ｒ）（例えば、http://www.dow.com/silk/feature.htmおよび先に引用した特許文献１を参照されたい）、ＧＸ−３（ウェブサイトhttp://www.electronicmaterials.com/na/products_services/thin_films/dielectrics/low_k_dielectrics.htmlで説明されるHoneywell Electronic Materialsの商標）、多孔性ＳｉＬＫ（Ｒ）（Dow Chemical Companyの登録商標）、ＧＸ−３ｐ（Honeywell Electronic Materialsの商標）、Ｓｉ，Ｃ，ＯおよびＨを含有するJSR LKD 5109（JSR Micro Corpの商標）スピンオン低ｋ誘電体材料、多孔性スピンオンＳｉw Ｃx Ｏy Ｈz 材料、スピンオン誘電体材料、低ｋスピンオン誘電体材料あるいは多孔性低ｋスピンオン誘電体材料のようなスピンオン誘電体材料で構成される。
配線レベル誘電体層は、ＳｉＬＫ（Ｒ），ＧＸ−３（商標），多孔性ＳｉＬＫ（Ｒ），ＧＸ−３ｐ（商標）または他の非多孔性もしくは多孔性の有機低ｋ誘電体材料で構成できる。
この種の材料は、Dow Chemical Companyへ譲渡されたJames P. Godschalx等の“Polyphenylene Oligomers and Polymers”と名付けられた特許文献２と、Dow Chemical Companyへ譲渡されたKenneth J. Bruza等の“A Composition Containing a Cross-linkable Matrix Precursor and a Porogen, and a Porous Matrix Prepared Therefrom”と名付けられた特許文献３とに説明され、これらの内容の全てが本明細書において完全に説明されるように明細書の内容として引用される。
好ましくは、スピンオン低ｋＣＭＰ保護層は、第１の低ｋ誘電体層へ共有結合される。好ましくは、スピンオン低ｋＣＭＰ保護層は、研磨傷を生じさせることなくまたは他の欠陥を生じさせることなく直接研磨できる低いＣＭＰ研磨速度を有し、約２．２から約３．５までの誘電率を有する材料で構成される。
一般的には、スピンオン低ｋＣＭＰ保護層は、ＣＭＰ研磨スラリ内に含有された化学物質に対して不活性であり、低い誘電率と低いＣＭＰ研磨速度とを有する。スピンオン低ｋＣＭＰ保護層は、分子レベル自由体積または約５％から約８０％までの体積百分率を有する分子レベル多孔度を有する。好ましくは、分子レベル自由体積は、約２Åから約５０Åまでの範囲の大きさを有する。
スピンオン低ｋＣＭＰ保護層は、スポンジのように物理的に機能し、研磨の際に下方への力が加えられた状態で減衰力を与える。スピンオン低ｋＣＭＰ保護層は、微細かつ均一に分散した細孔または自由体積を有し、ＨＯＳＰ（Honeywell Electronic Materialsの商標）、ＡＰ６０００（Dow Chemicalの商標）、ＨＯＳＰ ＢＥＳｔ（Honeywell Electronic Materialsの商標）、Ensemble（Dow Chemicalの商標）エッチストップ、Ensemble（Dow Chemicalの商標）ハードマスク、オルガノシルセスキオキサン（organo silsesquioxane）、ヒドリドシルセスキオキサン（hydrido silsesquioxane）、ヒドリドオルガノシルセスキオキサン共重合体、シロキサン、シルセスキオキサン、または低誘電率（好ましくは３．５未満、より好ましくは３．０未満）および標準ライナ研磨プロセスにおいて比較的低いＣＭＰ研磨速度（好ましくは３５０Å／ｍｉｎ未満、より好ましくは１５０Å／ｍｉｎ未満）を備える他のスピンオン材料のようなスピンオン材料で構成される。
この種の材料は下記の文献で説明される。
（１）Allied Signal Incへ譲渡されたNigel P. Hacker等の“Dielectric Films from Organohydridosiloxane Resins with High Organic Content”と名付けられた特許文献４。
（２）Allied Signal Incに譲渡されたNigel P. Hacker等の“Dielectric Films from Organohydridosiloxane Resins with High Organic Content”と名付けられた特許文献５。
（３）Honeywell International Incに譲渡されたMichael Thomas等の“Layered Stacks and Methods of Production Thereof”と名付けられた特許文献６。
これらの文献の内容の全てが、本明細書において完全に説明されるように明細書の内容として引用される。
一般的には、ＣＶＤハードマスク／ＣＭＰ研磨停止層は一般的なＣＶＤハードマスク／ＣＭＰ研磨停止層であり、この一般的なＣＶＤハードマスク／ＣＭＰ研磨停止層は、ＢＬＯＫ（Applied Materials, Incの商標）バリア誘電体膜、窒化シリコン、炭化シリコン、Ｓｉx Ｃy Ｎz 付着材料およびＣＶＤ付着材料、あるいは低いＣＭＰ研磨速度を備える他のＳｉ含有ＰＥＣＶＤ付着材料で構成できる。
この種の材料が、Applied Materials, Incに譲渡されたSudha Rathi等の“Silicon Carbide Deposition Method and use as a Barrier Layer and Passivation Layer”と名付けられた特許文献７で説明される。この公報の内容の全てが、本明細書において完全に説明されるように明細書の内容として引用される。
１つの実施の形態において、相互接続構造は、基板上の誘電体層内部に形成された複数のパターニングされた金属導体を含むことができる。パターニングされた金属導体のうちの少なくとも１つを電気配線とすることができ、デュアルダマシン構造の場合には、パターニングされた金属導体のうちの少なくとも１つをバイアとすることができる。
本発明は、また、基板上に電気的相互接続構造を形成する方法を提供し、この方法は、シングルダマシンまたはデュアルダマシン厚さの第１の誘電体（または埋め込みエッチストップを含む多層誘電体スタック）を形成する工程と、第１の誘電体層の上にスピンオン低ｋＣＭＰ保護層を形成する工程と、誘電体層と低ｋＣＭＰ保護層とを硬化させる工程とを含む。その後、少なくともＣＭＰ研磨停止層を含む一般的なハードマスク・スタックを付着してもよい。
好適な実施の形態において、誘電体層は、ＳｉＬＫ（Ｒ），ＧＸ−３（商標），多孔性ＳｉＬＫ（Ｒ），ＧＸ−３ｐ（商標）または他の非多孔性もしくは多孔性スピンオン低ｋ誘電体材料で構成でき、スピンオン低ｋＣＭＰ保護層は、ＡＰ６０００（商標），ＨＯＳＰ（商標），ＨＯＳＰ ＢＥＳｔ（商標），Ensemble（商標）エッチストップ，Ensemble（商標）ハードマスク，オルガノシルセスキオキサン，ヒドリドシルセスキオキサン，ヒドリドオルガノシルセスキオキサン共重合体，シロキサン，シルセスキオキサン，または、低い誘電率（好ましくは３．５未満、より好ましくは３．０未満）および標準ライナ研磨プロセスにおいて比較的低いＣＭＰ研磨速度（好ましくは３５０Å／ｍｉｎ未満、より好ましくは１５０Å／ｍｉｎ未満）を備える他のスピンオン材料で構成できる。
好適な実施の形態において、第１の低ｋ誘電体は多孔性有機誘電体とすることができ、スピンオン低ｋＣＭＰ保護層は無機材料または無機／有機ハイブリッド材料とすることができる。
相互接続構造内の第１の低ｋ誘電体は、埋め込みエッチストップを含む誘電体のスタックとすることができる。
好ましくは、第１の低ｋ誘電体層は、約６００Åから約８０００Åまでの厚さを有し、スピンオン低ｋＣＭＰ保護層は約５０Åから約５００Åまでの厚さを有する。
この構造は、ＣＭＰ研磨スラリ内に含有される化学物質に対して不活性である低ｋＣＭＰ保護層を使用する。物理的に、この層はスポンジのように機能し、研磨の際に下方への力が加えられた状態で減衰力を与える。この化学的不活性と物理的減衰との組み合せは、ＣＭＰの際の化学的攻撃（chemical attack）と物理的磨耗（mechanical abrasion）それぞれを低減させ、低い研磨速度につながる。このような減衰メカニズムは、また、異なったパターン・サイズに渡る局所的な圧力変動の緩和を促進し、したがって、研磨速度のパターン・サイズ／密度依存性を低減するという追加の利点を提供する。
この材料の分子レベル自由体積のために、この多孔質（spongy）または多孔性の低ｋＣＭＰ保護層は、材料内部に微細かつ均一に分散した細孔を含む。それにもかかわらず、この低ｋＣＭＰ保護層は、ＣＭＰによって課されたせん断応力に耐えるために十分高い接着力とせん断強さとをさらに備える。この材料の多孔質または多孔性の構造は、また、より低い誘電率（低ｋ）を生じさせる。その結果、本発明の構造は、従来の低ｋ有機誘電体構造を上回って有効誘電率を低下させる。というのは、ＣＭＰ後に残る層が、炭化シリコン層のような従来のハードマスク／ＣＭＰ研磨停止層よりも著しく低い誘電率を有するからである。
加えて、スピンオン誘電体とスピンオン低ｋＣＭＰ保護層との間の共有結合の結果として誘電体材料への優れた接着力を有するようにこの層を選択することができる。
本発明の構造は、この構造が当該構造の有効誘電率に著しい影響を与えることなしに誘電体よりも高いｋのＣＭＰ研磨停止層の使用を可能にするという点において無比である。というのは、ＣＭＰ研磨停止層が、研磨の際に完全に除去されて低ｋＣＭＰ保護層のみを残すからである。
加えて、ＣＭＰ保護層またはＣＭＰ研磨停止層の厚さを増加させて、当該構造の有効誘電率に影響を与えることなしに、ＣＭＰプロセス内の非均一性を補償できる。これは、ＣＭＰの際の誘電体へのダメージを阻止することにより、より“製造し易い（manufacturable）”ＣＭＰプロセス・ウィンドウと改良された歩留りおよび信頼性とを可能にする。
相互接続構造の好適な実施の形態において、基板は、その上に形成された接着促進剤（adhesion promoter）の層を有する半導体ウェハとすることができる。
相互接続構造の好適な実施の形態において、当該構造は、基板上の誘電体層のスタックをさらに含んでもよい。このスタックは、少なくとも第１の低ｋ誘電体層とスピンオン低ｋＣＭＰ保護層とを含むことができ、さらに、第１の低ｋ誘電体層とスピンオン低ｋＣＭＰ保護層とのスタック内部に形成された複数のパターニングされた金属導体を含むことができる。
パターニングされた金属導体のうちの少なくとも１つは電気的バイアとすることができ、パターニングされた金属導体のうちの少なくとも１つはバイアに接続された配線とすることができる。
相互接続構造の他の好適な実施の形態において、当該構造は、基板上の誘電体層のスタック内部に形成された単一レベルのパターニングされた金属導体をさらに含んでもよい。また、パターニングされた金属導体は、配線もしくはバイアとすることができる。
本発明は、さらに、基板上に配置された第１の低ｋ誘電体もしくは超低ｋ誘電体層の上に低ｋＣＭＰ保護層を形成してＣＭＰ保護層を第１の低ｋ誘電体もしくは超低ｋ誘電体層と共有結合させる工程と、低ｋＣＭＰ保護層の上にハードマスク／ＣＭＰ研磨停止層を形成する工程と、を含む基板上に電気的相互接続構造を形成する方法を提供する。
第１の低ｋ誘電体層もしくは超低ｋ誘電体層と、低ｋＣＭＰ保護層と、ハードマスク／ＣＭＰ研磨停止層と、基板とは、本明細書において上述したのと同様である。
この方法は、さらに、基板上の１つまたは複数の誘電体層内部に複数のパターニングされた金属導体を形成する工程を含んでもよい。追加の誘電体層を加えてもよく、導体を追加することによって構造を完成させてもよい。
１つの実施の形態において、本方法は、さらに、第１の誘電体層内に金属配線を形成する工程かまたは第１の誘電体層内に金属バイアを形成する工程を含んでもよい。
他の実施の形態において、この方法は、さらに、追加の誘電体層を加える工程と導体を追加して電気的相互接続構造を完成させる工程とを含んでもよい。
さらに他の実施の形態において、この方法は、少なくとも第１の誘電体層と低ｋＣＭＰ保護層とを含む誘電体層のスタックを基板上に形成する工程と、誘電体層内部に複数のパターニングされた金属導体を形成する工程とを、さらに含んでもよい。
さらに他の実施の形態において、この方法は、さらに、誘電体層を硬化させて第１の低ｋ誘電体層へのＣＭＰ保護層の橋かけ結合を促進し、ＣＭＰ保護層のＣＭＰ研磨速度を低下させる工程を含んでもよい。誘電体層がスタック状である場合には、誘電体層は、高温ホット・プレート・ベーキング・チャンバ（high temperature hot plate baking chambers）を含むスピンコーティング・ツールのような単一ツールでの順次的付着の後で硬化されてもよい。
好ましくは、第１の誘電体層およびＣＭＰ保護層は、一般的には約１５分から約３時間までの時間の範囲内で約３００℃から約５００℃までの温度で、炉内の単一工程で硬化される。
この方法は、さらに、１つまたは複数の誘電体層とＣＭＰ保護層とを硬化させる工程を含む。スタック内のスピンオン層は、好ましくは、単一ツールでの順次的付着の後に単一工程で硬化される。誘電体付着ツールは、高温ホット・プレート・ベーキング・チャンバを含むスピンコーティング・ツールであってもよく、硬化工程は、約１５分から約３時間までの間に約３００℃から約５００℃までの温度で実行される炉による硬化工程（furnace curing step）であってもよい。
（本発明に係る構造）
図１を参照すると、シリコン基板１は、その上に、第１の低ｋ誘電体層３とハードマスク／ＣＭＰ研磨停止層７とを備える。一般的なハードマスク／ＣＭＰ研磨停止層は、誘電体を硬化させた後にＰＥＣＶＤ付着手法によって付着され、約３．５以上の誘電率を有する。この層の厚さの増加によって、より制御し易いＣＭＰプロセスがＣＭＰスラリに対する誘電体の露出を阻止するのを可能にするが、これは、全有効誘電率に否定的な影響を与えることになる。
図２および図３を参照して、以下に詳細に述べるように、ハードマスク／ＣＭＰ研磨停止層と誘電体との間にスピンオン低ｋＣＭＰ保護層５を含むことによって、より低い全有効誘電率と共に信頼性の改善が達成される。このＣＭＰ保護層の厚さを調節して高ｋハードマスク／ＣＭＰ研磨停止層の完全な除去を可能にしながらＣＭＰスラリに対する誘電体の露出を阻止することができる。これは、低い有効誘電率を保持しながら誘電体へのダメージを阻止する。
図２および３を参照すると、基板１は、例えば、トランジスタ、および導体素子のアレイのような電子デバイスを含むことができる。本発明に係る相互接続構造９が基板１上に形成される。相互接続構造９は、６００Å〜８０００Åの厚さを有し高度な芳香族構造（highly aromatic structure）を有し得るＳｉＬＫ（Ｒ）誘電体層３で構成され、ＳｉＬＫ（Ｒ）誘電体層３は、およそ４２５℃まで熱的に安定しており、４５０℃より高いガラス転移温度と２．６５という低い誘電率とを備える。
厚さが５０Å〜５００Å（より好ましくは５０Å〜２００Å）であり、約２００Å／ｍｉｎ未満のＣＭＰ研磨速度を与える原子組成を有するＨＯＳＰ（商標）ＣＭＰ保護層５をＳｉＬＫ（Ｒ）層３の上に配置する。この材料は、ＳｉＬＫ（Ｒ）への良好な接着力と、４２５℃より高い温度までの熱的安定性と、３．２以下の低い誘電率とを有する。
３００Å〜１０００Åの厚さであり、約３００Å／ｍｉｎ未満のＣＭＰ研磨速度と約４．１の誘電率とを備えるシリコン含有ＰＥＣＶＤ付着材料であるハードマスク／ＣＭＰ研磨停止層７をＣＭＰ保護層５の上に配置する。
デュアルダマシン・プロセスによって形成されたパターニングされた金属配線１１およびバイア１３を、上述した誘電体多層構造内部に形成する。
他の低ｋスピンコート材料を、誘電体層３およびＣＭＰ保護層５として使用でき、他のＰＥＣＶＤ付着材料をハードマスク／ＣＭＰ研磨停止層７として使用できる。層３として使用できるこのような材料の例は、多孔性ＳｉＬＫ（Ｒ），ＧＸ−３（商標），ＧＸ−３ｐ（商標），ＪＳＲ ＬＫＤ ５１０９（商標），多孔性スピンオンもしくはＣＶＤベースのＳｉw Ｃx Ｏy Ｈz あるいは他の低ｋもしくは多孔性低ｋ誘電体材料である。層５として使用できる他の材料の例は、ＡＰ６０００（商標），ＨＯＳＰ ＢＥＳｔ（商標），Ensemble（商標）エッチストップ，Ensemble（商標）ハードマスク，オルガノシルセスキオキサン，ヒドリドシルセスキオキサン，ヒドリド−オルガノシルセスキオキサン共重合体，シロキサン，シルセスキオキサンまたは低誘電率と低ＣＭＰ研磨速度とを備える他のスピンオン材料である。
（本発明に係る方法）
（Ａ．誘電体層のスタック）
本発明に係る相互接続構造９をスピンオン手法によって基板１またはウェハへ付着させることができる。相互接続構造９内の第１の層３は、好ましくは、６００Å〜８０００Åの所望の厚さを有する低ｋ誘電体である。この低ｋ誘電体を、１０００ｒｐｍ〜４０００ｒｐｍのスピン速度でスピンオン手法により付着させる。スピンオン工程（spinning）の後、基板１を１００℃〜３５０℃で３０秒〜１２０秒間ホット・プレート・ベーキングして低ｋ誘電体の溶媒を除去する。次に、基板１を酸素制御された（oxygen-controlled）ホット・プレート上に配置して３５０℃〜４００℃で１分〜７分間硬化させる。この時間と温度とは、第１の層３の膜を不溶性にするために十分である。冷却工程の後、５０Å〜５００Åの所望の厚さを有するスピンオンＣＭＰ保護層５を、１０００ｒｐｍ〜４０００ｒｐｍのスピン速度でスピンオン手法によって付着させる。続いて、ウェハを酸素制御されたホット・プレート上に配置して１５０℃〜３５０℃で３０秒〜１２０秒間ベーキングして溶媒を乾燥させる。
（Ｂ．単一硬化工程で硬化された誘電体層のスタック）
この時点で、ウェハを純Ｎ2 （極めて低いＯ2 およびＨ2 Ｏ濃度）の雰囲気の炉内に配置し、３５０℃〜４５０℃で１時間〜３時間硬化させて誘電体とＣＭＰ保護層とを橋かけ結合させる。この硬化工程の際、ＣＭＰ保護層は、また、誘電体の表面へ化学的に結合して、２つの層間に優れた接着をもたらす。誘電体層が多孔性材料である場合、細孔形成剤（porogen）が、低ｋＣＭＰ保護層の自由体積を通した熱的分解および拡散によって硬化の際に誘電体層から除去される。
（Ｃ．デュアルダマシン・パターニングのために付加される追加の誘電体層（分散ハードマスク））
上述したように、例えば特許文献１で述べられたデュアルダマシン・プロセスを、追加の層を加える時に使用できる。同様の層を、シングルダマシン・プロセスのために追加できる。
（Ｄ．標準のプロセス工程を使用して完成された図３のデュアルダマシン構造）
誘電体内にトレンチおよびバイアを形成する工程と、少なくとも導電金属でトレンチを充填する工程と、導電金属を平坦化してハードマスク／ＣＭＰ研磨停止層上で停止し、不均一ＣＭＰの一部の領域において平坦化がスピンオン低ｋＣＭＰ保護層上で停止する工程と、を含む標準のデュアルダマシンＢＥＯＬプロセスによってデュアルダマシン構造を完成させる。シングルダマシン・プロセスも使用できる。
（実施例）
（ＳｉＬＫ（Ｒ）／ＨＯＳＰ ＢＥＳｔ（商標）／ＢＬＯＫ（商標）構造の製造）
（Ａ．図２に示されたように形成された誘電体層のスタック）
Figure 2005051214
上記の表１および図２を参照すると、直径２００ｍｍのシリコン・ウェハ基板へＡＰ６０００（商標）の溶液を付着させ、続いて３０００ｒｐｍで３０秒間スピンさせることにより、直径２００ｍｍのシリコン・ウェハ基板を接着促進剤で処理する。次に、ウェハをホット・プレート上に配置して３１０℃で９０秒間第１のホット・プレート・ベーキングを行う。
ウェハを室温まで冷却した後、低ｋ誘電体（ＳｉＬＫ（Ｒ））の第１の層を付着させる（図２の層３）。ＳｉＬＫ（Ｒ）溶液をウェハ上に配置してウェハを３０００ｒｐｍで３０秒間スピンさせる。スピン工程の後、ウェハを３１０℃のホット・プレート上に２分間配置して溶媒を部分的に乾燥させる。次に、ウェハを４００℃のホット・プレートへ移して３分間硬化させる。この時間および温度スケジュールは、膜を不溶性にするために十分とする必要がある。
次に、ウェハを冷却してスピンナ（spinner）へ戻す。２０００ｒｐｍのスピン速度で１００Åの膜厚を達成するように希釈されたＨＯＳＰ ＢＥＳｔ（商標）の溶液をウェハへ付着させ、２０００ｒｐｍで３０秒間スピンさせ、ＣＭＰ保護層５（図２）を生じさせる。スピン工程の後、ウェハを３１０℃で２分間ホット・プレート上に配置して溶媒を部分的に乾燥させる。
ウェハを、酸素制御された炉（oven）内に配置して４１５℃で６０分間硬化させてＳｉＬＫ（Ｒ）とＣＭＰ保護層とを硬化させ、層間の橋かけ結合を促進し、ＣＭＰ保護層の力学的性質を向上させてこの層のＣＭＰ研磨除去速度を低下させる。
上述した層を含む硬化したウェハをＰＥＣＶＤ反応炉内に配置し、炭化シリコンの５００Åの層を付着させる。これは、本実施例の誘電体多層構造の形成を完成させる。
（Ｂ．完成した図２のデュアルダマシン構造）
続いて、追加のパターニング層の付着，リソグラフィおよびエッチング・プロセスを、例えば特許文献１に述べられたように実行する。続いて、当業界において周知の標準プロセス方法（エッチングされたトレンチおよびバイア開口をライナで充填し、次にＣｕで充填し、ＣｕをＣＭＰによって平坦化する）を使用して、デュアルダマシン構造を完成させる。
最後のＣＭＰプロセスの際に、付着した炭化シリコン層の大部分を除去して、図２に示された構造を残す。
代わりに、炭化シリコン層の全てを除去して図３に示された構造を残してもよい。
付着、続いてＣＭＰに至るまでの後続のプロセスの後の誘電体層とハードマスク／ＣＭＰ停止層とを示す概略図である。この図は、中央部からエッジへのまたは金属密度が変化する領域におけるＣＭＰの非均一性によってハードマスク／ＣＭＰ研磨停止層が突破されるという起こり得る結果を説明する。 付着、続いてＣＭＰに至るまでの後続のプロセスの後の、誘電体とスピンオン低ｋＣＭＰ保護層とハードマスク／ＣＭＰ停止層とを含む本発明の構造を示す概略図である。この図は、中央部からエッジへのまたは金属密度が変化する領域におけるＣＭＰの非均一性によってハードマスク／ＣＭＰ研磨停止層が突破されるという起こり得る結果を説明する。 付着、続いてＣＭＰに至るまでの後続のプロセスの後の、誘電体とスピンオン低ｋＣＭＰ保護層とハードマスク／ＣＭＰ停止層とを含む本発明の構造を示す概略図である。この構造において、ＣＭＰ後の残留材料の全てが低ｋ材料となるようにより厚いＣＭＰ保護層を使用することができる。保護層の厚さは、有効誘電率に影響を与えることなしに増加させることができる。 図２または図３の構造を製造する方法のプロセス・フロー・チャートである。
符号の説明
１ 基板
３ 低ｋ誘電体層
５ 低ｋＣＭＰ保護層
７ ハードマスク／ＣＭＰ研磨停止層
９ 相互接続構造
１１ 金属配線
１３ 金属バイア

Claims (50)

  1. 基板上の電気的相互接続構造であって、
    第１の低ｋまたは超低ｋ誘電体層と、
    前記第１の低ｋ誘電体層の上に配置された低ｋＣＭＰ保護層と、
    ＣＶＤハードマスク／ＣＭＰ研磨停止層と、を備える電気的相互接続構造。
  2. 前記第１の低ｋ誘電体層は、第１のスピンオン低ｋ誘電体層である請求項１に記載の電気的相互接続構造。
  3. 前記第１の低ｋ誘電体層は、有機誘電体材料で構成される請求項１に記載の電気的相互接続構造。
  4. 前記スピンオン低ｋ誘電体層は、ＳｉＬＫ（Ｒ），ＧＸ−３（商標），多孔性ＳｉＬＫ（Ｒ），ＧＸ−３ｐ（商標），ＪＳＲ ＬＫＤ ５１０９（商標），多孔性スピンオンＳｉw Ｃx Ｏy Ｈz 材料，スピンオン誘電体材料，低ｋスピンオン誘電体材料および多孔性低ｋスピンオン誘電体材料より成るグループから選択される請求項２に記載の電気的相互接続構造。
  5. 前記低ｋＣＭＰ保護層は、スピンオン低ｋＣＭＰ保護層である請求項１に記載の電気的相互接続構造。
  6. 前記低ｋＣＭＰ保護層は、前記第１の低ｋ誘電体層へ共有結合される請求項１に記載の電気的相互接続構造。
  7. 前記スピンオン低ｋＣＭＰ保護層は、研磨傷を生じさせることなくまたは他の欠陥を生じさせることなく直接研磨できる低いＣＭＰ研磨速度の材料で構成される請求項５に記載の電気的相互接続構造。
  8. 前記スピンオン低ｋＣＭＰ保護層は、２．２から３．５までの誘電率を有する請求項５に記載の電気的相互接続構造。
  9. 前記スピンオン低ｋＣＭＰ保護層は、ＣＭＰ研磨スラリ内に含有された化学物質に対して不活性である請求項５に記載の電気的相互接続構造。
  10. 前記スピンオン低ｋＣＭＰ保護層は、分子レベル自由体積または分子レベル多孔度を有する請求項５に記載の電気的相互接続構造。
  11. 前記分子レベル自由体積は、２Åから５０Åまでの範囲の大きさを有する請求項１０に記載の電気的相互接続構造。
  12. 前記分子レベル多孔度は、５％から８０％までの体積百分率を有する請求項１０に記載の電気的相互接続構造。
  13. 前記スピンオン低ｋＣＭＰ保護層は、スポンジのように物理的に機能し、研磨の際に下方への力が加えられた状態で減衰力を与える請求項５に記載の電気的相互接続構造。
  14. 前記スピンオン低ｋＣＭＰ保護層は、微細かつ均一に分散した細孔を含む請求項５に記載の電気的相互接続構造。
  15. 前記スピンオン低ｋＣＭＰ保護層は、ＨＯＳＰ（商標），ＡＰ６０００（商標），ＨＯＳＰ ＢＥＳｔ（商標），Ensemble（商標）エッチストップ，Ensemble（商標）ハードマスク，オルガノシルセスキオキサン，ヒドリドシルセスキオキサン，ヒドリド−オルガノシルセスキオキサン共重合体，シロキサン，およびシルセスキオキサンより成るグループから選択されたスピンオン材料で構成される請求項５に記載の電気的相互接続構造。
  16. 前記スピンオン材料は、低い誘電率と低いＣＭＰ研磨速度とを有する請求項１５に記載の電気的相互接続構造。
  17. 前記ＣＶＤハードマスク／ＣＭＰ研磨停止層は、一般的なＣＶＤハードマスク／ＣＭＰ研磨停止層である請求項１に記載の電気的相互接続構造。
  18. 前記ハードマスク／ＣＭＰ研磨停止層は、ＢＬＯＫ（商標），窒化シリコン，炭化シリコン，Ｓｉx Ｃy Ｎz または低いＣＭＰ研磨速度を備えるＣＶＤ付着材料で構成される請求項１７に記載の電気的相互接続構造。
  19. 前記第１の低ｋ誘電体は有機誘電体であり、前記スピンオン低ｋＣＭＰ保護層は無機材料または無機／有機ハイブリッド材料である請求項１に記載の電気的相互接続構造。
  20. 前記第１の低ｋ誘電体は多孔性である請求項１に記載の電気的相互接続構造。
  21. 前記第１の低ｋ誘電体は、埋め込みエッチストップを含む誘電体のスタックである請求項１に記載の電気的相互接続構造。
  22. 前記第１の低ｋ誘電体層は、６００Åから８０００Åまでの厚さを有する請求項１に記載の電気的相互接続構造。
  23. 前記低ｋＣＭＰ保護層は、５０Åから５００Åまでの厚さを有する請求項１に記載の電気的相互接続構造。
  24. 前記基板は、前記基板の上に形成された接着促進剤の層を有する半導体ウェハである請求項１に記載の電気的相互接続構造。
  25. 少なくとも前記第１の低ｋ誘電体層と前記低ｋＣＭＰ保護層とを含む前記基板上の誘電体層のスタックをさらに備える請求項１に記載の電気的相互接続構造。
  26. 前記第１の低ｋ誘電体層と前記低ｋＣＭＰ保護層との前記スタック内部に形成された複数のパターニングされた金属導体をさらに備える請求項２５に記載の電気的相互接続構造。
  27. 前記パターニングされた金属導体のうちの少なくとも１つは電気的バイアである請求項２６に記載の電気的相互接続構造。
  28. 前記パターニングされた金属導体のうちの少なくとも１つは前記バイアへ接続された配線である請求項２７に記載の電気的相互接続構造。
  29. 前記基板上の誘電体層の前記スタック内部に形成された単一レベルのパターニングされた金属導体をさらに備える請求項２５に記載の電気的相互接続構造。
  30. 前記パターニングされた金属導体は配線である請求項２９に記載の電気的相互接続構造。
  31. 前記パターニングされた金属導体はバイアである請求項２９に記載の電気的相互接続構造。
  32. 基板上に電気的相互接続構造を形成する方法であって、
    基板上に配置された第１の低ｋ誘電体または超低ｋ誘電体層の上に低ｋＣＭＰ保護層を形成し、前記ＣＭＰ保護層を前記第１の低ｋ誘電体または超低ｋ誘電体層と共有結合させる工程と、
    前記低ｋＣＭＰ保護層の上にハードマスク／ＣＭＰ研磨停止層を形成する工程と、を含む方法。
  33. 前記第１の低ｋ誘電体層は第１のスピンオン低ｋ誘電体層である請求項３２に記載の方法。
  34. 前記スピンオン低ｋ誘電体層は、ＳｉＬＫ（Ｒ），ＧＸ−３（商標），多孔性ＳｉＬＫ（Ｒ），ＧＸ−３ｐ（商標），ＪＳＲ ＬＫＤ ５１０９（商標），多孔性スピンオンＳｉw Ｃx Ｏy Ｈz 材料，スピンオン誘電体材料，低ｋスピンオン誘電体材料および多孔性低ｋスピンオン誘電体材料より成るグループから選択される請求項３３に記載の方法。
  35. 前記第１の低ｋ誘電体層は多孔性である請求項３２に記載の方法。
  36. 前記第１の低ｋ誘電体層は、６００Åから８０００Åまでの厚さを有する請求項３２に記載の方法。
  37. 前記低ｋＣＭＰ保護層は、５０Åから５００Åまでの厚さを有するスピンオン低ｋＣＭＰ保護層である請求項３２に記載の方法。
  38. 前記ＣＭＰ保護層は、ＨＯＳＰ（商標），ＡＰ６０００（商標），ＨＯＳＰ ＢＥＳｔ（商標），Ensemble（商標）エッチストップ，Ensemble（商標）ハードマスク，オルガノシルセスキオキサン，ヒドリドシルセスキオキサン，ヒドリド−オルガノシルセスキオキサン共重合体，シロキサンおよびシルセスキオキサンより成るグループから選択されたスピンオン材料で構成される請求項３２に記載の方法。
  39. 前記第１の誘電体層内に金属配線を形成する工程をさらに含む請求項３２に記載の方法。
  40. 前記第１の誘電体層内に金属バイアを形成する工程をさらに含む請求項３２に記載の方法。
  41. 追加の誘電体層を付加する工程と、
    導体を追加して前記電気的相互接続構造を完成させる工程と、をさらに含む請求項３２に記載の方法。
  42. 少なくとも前記第１の誘電体層と前記低ｋＣＭＰ保護層とを含む誘電体層のスタックを、前記基板上に形成する工程と、
    前記誘電体層の内部に複数のパターニングされた金属導体を形成する工程と、をさらに含む請求項４１に記載の方法。
  43. 前記誘電体層を硬化させて前記第１の低ｋ誘電体層への前記ＣＭＰ保護層の橋かけ結合を促進させ、前記ＣＭＰ保護層のＣＭＰ研磨速度を低下させる工程をさらに含む請求項４２に記載の方法。
  44. 前記第１の誘電体層と前記ＣＭＰ保護層とは、単一工程で硬化される請求項４３に記載の方法。
  45. 前記第１の誘電体層と前記ＣＭＰ保護層とは、３００℃から５００℃までの温度で１５分から３時間までの時間の範囲内で炉内で硬化される請求項４４に記載の方法。
  46. 前記スタック内の前記誘電体層は、単一ツールでの順次的付着の後に硬化される請求項４３に記載の方法。
  47. 前記付着ツールは、高温ホット・プレート・ベーキング・チャンバを含むスピンコーティング・ツールである請求項４６に記載の方法。
  48. 前記第１の低ｋ誘電体層はスピンオン低ｋ誘電体層であり、前記低ｋＣＭＰ保護層はスピンオン低ｋＣＭＰ保護層である請求項３２に記載の方法。
  49. 前記スピンオン低ｋＣＭＰ保護層は、微細かつ均一に分散した細孔を含む請求項４８に記載の方法。
  50. 前記ＣＶＤハードマスク／ＣＭＰ研磨停止層は、一般的なＣＶＤハードマスク／ＣＭＰ研磨停止層である請求項３２に記載の方法。
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