JP2005032750A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】シリコン基板2上に低誘電率膜4としてのポーラスMSQを形成し、低誘電率膜4上にハードマスク6を形成する。ハードマスク6上にレジストパターン8を形成し、このレジストパターン8をマスクとしてハードマスク6と低誘電率膜4をパターニングし、開口10を形成する。水素とヘリウムガスとを含む混合ガス12を用いて、200℃〜400℃の温度でアッシングを行い、レジストパターン8を除去する。
【選択図】 図1
Description
【発明が属する技術分野】
本発明は、低誘電率膜を有する半導体装置の製造方法に係り、特に低誘電率膜にダメージを与えないアッシング技術に関する。
【0002】
【従来の技術】
近年の配線の微細化に伴い、配線の信号遅延が問題となっている。この問題を解決する方法の1つとして、層間絶縁膜に低誘電率膜(Low−k膜)を用いて、静電容量を低減する技術が提案されている。
【0003】
従来、低誘電率膜上に形成されたレジストパターンのアッシングには、RF(高周波)型のアッシング装置が用いられ、アッシングガスとして酸素ガス、窒素/水素混合ガスまたはアンモニアガス等が用いられていた。さらに、アッシング温度は常温(25℃)以下の低温であり、圧力は1.33×10−2Pa(0.1Torr)程度の低圧であった。
【0004】
【発明が解決しようとする課題】
しかしながら、上述したアッシング条件では、レジストパターンの下層に形成された低誘電率膜がダメージを受けてしまい、低誘電率膜の比誘電率が増大してしまうという問題があった。この問題は、比誘電率kが2.5以下であるポーラスMSQのような低誘電率膜において特に顕著であった。
【0005】
図3は、従来のアッシングによる低誘電率膜の比誘電率の変化を説明するための図である。
本発明者の調査により、初期比誘電率kが2.34である低誘電率膜上のレジストパターンを、酸素ガス、窒素/水素混合ガス、アンモニアガスの何れかのガスを用いてアッシングすると、図3に示すように、低誘電率膜がダメージを受けて、それぞれ比誘電率kが初期値より13.9%、21.5%、42.6%も増大することが分かった。
【0006】
以上のように、従来の低温・低圧のアッシング条件でレジストパターンをアッシングした場合、低誘電率膜の比誘電率が10%以上も増加してしまい、半導体装置の特性が劣化してしまうという問題があった。
【0007】
本発明は、上記従来の課題を解決するためになされたもので、レジストアッシングによる低誘電率膜の比誘電率の増加を抑制することを目的とする。
【0008】
【課題を解決する為の手段】
本発明に係る半導体装置の製造方法は、基板上に低誘電率膜を形成する工程と、
前記低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記ハードマスクと前記低誘電率膜とをパターニングする工程と、
水素と希ガスとを含む混合ガスを用いて、200℃以上400℃以下の温度で、前記レジストパターンをアッシングする工程と、を含むことを特徴とするものである。
【0009】
本発明に係る製造方法において、前記希ガスは、ヘリウムガス又はアルゴンガスであることが好適であり、望ましくはヘリウムガスである。
【0010】
本発明に係る製造方法において、前記低誘電率膜は、シリコン、炭素、酸素および水素を含有する膜、または炭化水素ポリマー膜であり、
前記レジストパターンは、炭化水素系ポリマー系のレジスト材料を用いて形成されたことが好適である。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
図1は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【0012】
先ず、図1(a)に示すように、基板2としてのシリコン基板上に低誘電率膜4を形成する。低誘電率膜4としては、例えば、シリコン、炭素、酸素および水素を含有する膜であるSiOC膜、MSQ(methyl silsesquioxane)膜、ポーラスMSQ膜等を用いることができる。これ以外にも、低誘電率膜4として、炭化水素ポリマー膜のような有機膜を用いることができる。かかる低誘電率膜4の形成方法としては、例えば、CVD(chemical vapor deposition)法又はSOD(spin on dielectric)法を用いることができる。なお、本発明は、比誘電率kが3以下の低誘電率膜に対して好適であり、特に比誘電率kが2.5以下の低誘電率膜に対して好適である。
【0013】
次いで、低誘電率膜4上にハードマスク6を形成する。ハードマスク6としては、例えば、炭素または窒素を含むシリコン系絶縁膜を用いることができる。ハードマスク6の形成方法としては、例えば、CVD法を用いることができる。
【0014】
次に、図1(b)に示すように、ハードマスク6上にリソグラフィ技術を用いてレジストパターン8を形成する。より詳細には、炭化水素ポリマー系のレジスト組成物をハードマスク6上に回転塗布した後、マスクを用いてパターンを露光し、さらに現像液を用いて現像処理を行うことにより、レジストパターン8を形成する。
【0015】
次に、図1(c)に示すように、レジストパターン8をマスクとして、ハードマスク6と低誘電率膜4とを順次ドライエッチングする。これにより、ハードマスク6と低誘電率膜4とがパターニングされ、例えば、ハードマスク6と低誘電率膜4とを連通する開口10が形成される。
【0016】
次に、図1(d)に示すように、レジストパターン8をアッシングにより除去する。このアッシングは、例えば、プラズマアッシング装置のようなRF(高周波)を利用したアッシング装置を用いて行うことができる。
図1(d)中の矢印で示すアッシングガス12は、水素と希ガスとを含む混合ガスである。希ガスとしては、例えば、ヘリウムガスやアルゴンガスを用いることができる。ヘリウムガスに対する水素の比率は、1%〜10%であることが好適である。これは、水素比率が1%未満では、本発明の効果が得られず、水素比率が10%を超えると製造上の安定性から好ましくないからである。
【0017】
また、詳細は後述するが、アッシング温度は、少なくとも常温(25℃)以上である必要があり、200℃以上400℃以下の温度が好適である。400℃よりも高い温度では低誘電率膜4の膜質が劣化するためである。
また、アッシング工程の圧力は、1.33×10−2Pa(0.1Torr)以上、1.33Pa(10Torr)以下であることが好適である。
【0018】
本発明者は、アッシング温度を25、150、200、230℃と変化させ、低誘電率膜4としてのポーラスMSQの比誘電率kの変化をそれぞれ調査した。アッシング温度以外のアッシング条件は、圧力:1.33×10−1Pa(1Torr)、RF電力:2000W、アッシングガス:水素とヘリウムガスの混合ガス、ヘリウムガスに対する水素の比率:5%、アッシングするレジスト膜厚:500nmである。以下、その調査結果について説明する。
【0019】
図2は、本発明の実施の形態において、低誘電率膜の比誘電率のアッシング温度依存性を説明するための図である。
図2に示すように、アッシング温度を増加させると、レジストアッシングによるポーラスMSQの比誘電率kの増加が抑制されることが分かった。詳細には、ポーラスMSQ4の初期(アッシング前)の比誘電率kは2.34であったが、アッシング温度が25℃の場合はレジストアッシングにより比誘電率kが19に増加し、150℃、200℃と高温にするに従って比誘電率kの増加量が少なくなり、200℃の場合は、比誘電率kの増加を5%以下に抑制することができることが分かった。さらに、230℃の場合には、初期値k=2.34と同等の比誘電率であり、レジストアッシングを行っても比誘電率kを維持できることが分かった。
なお、アッシング温度を高くするに従って、常温では600secであったアッシング時間が短くなり、200℃の場合にはアッシング時間は15secであり、230℃の場合にはアッシング時間は4secであった。
【0020】
以上説明したように、本実施の形態では、低誘電率膜4の上方に形成されたレジストパターン8を、水素とヘリウムガスとを含む混合ガスを用いて、200℃〜400℃のアッシング温度でアッシングした。これにより、レジストパターン8のアッシングによる低誘電率膜4の比誘電率の増加を5%以内に抑制することができる。よって、比誘電率悪化に伴う半導体装置の特性の劣化を抑制することができる。
【0021】
【発明の効果】
本発明によれば、レジストアッシングによる低誘電率膜の比誘電率の増加を抑制することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【図2】本発明の実施の形態において、低誘電率膜の比誘電率のアッシング温度依存性を説明するための図である。
【図3】従来のアッシングによる低誘電率膜の比誘電率の変化を説明するための図である。
【符号の説明】
2 基板(シリコン基板)
4 低誘電率膜(ポーラスMSQ)
6 ハードマスク
8 レジストパターン
10 開口
12 アッシングガス(水素/ヘリウム混合ガス)
Claims (3)
- 基板上に低誘電率膜を形成する工程と、
前記低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記ハードマスクと前記低誘電率膜とをパターニングする工程と、
水素と希ガスとを含む混合ガスを用いて、200℃以上400℃以下の温度で、前記レジストパターンをアッシングする工程と、を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の製造方法において、
前記希ガスは、ヘリウムガス又はアルゴンガスであることを特徴とする半導体装置の製造方法。 - 請求項1又は2に記載の製造方法において、
前記低誘電率膜は、シリコン、炭素、酸素および水素を含有する膜、または炭化水素ポリマー膜であり、
前記レジストパターンは、炭化水素系ポリマー系のレジスト材料を用いて形成されたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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JP2005032750A true JP2005032750A (ja) | 2005-02-03 |
Family
ID=34204445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003192745A Pending JP2005032750A (ja) | 2003-07-07 | 2003-07-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2005032750A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073722A (ja) * | 2004-09-01 | 2006-03-16 | Shibaura Mechatronics Corp | アッシング方法及びアッシング装置 |
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US8384208B2 (en) | 2006-07-12 | 2013-02-26 | Sanyo Electric Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2003
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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