JP2005020869A - 電圧駆動型半導体素子の駆動装置 - Google Patents
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Abstract
【課題】複数直列接続されたスイッチ素子の、各スイッチングタイミングのばらつきを抑制しつつ電気的,構造的に簡略,小型化を図る。
【解決手段】1つのゲート駆動回路GDUの出力端子と、複数個直列接続された電圧駆動型半導体素子Q1〜Qnの各ゲート端子G1〜Gnとを同一コアTgで磁気結合し、さらにコアTg1〜Tgnでゲート線同士を従属的に磁気結合することにより、各素子Q1〜Qnのゲート配線インピーダンスのような回路条件が異なる場合でも、各素子のゲートタイミングをバランスさせてスイッチングができるようにする。
【選択図】 図1
【解決手段】1つのゲート駆動回路GDUの出力端子と、複数個直列接続された電圧駆動型半導体素子Q1〜Qnの各ゲート端子G1〜Gnとを同一コアTgで磁気結合し、さらにコアTg1〜Tgnでゲート線同士を従属的に磁気結合することにより、各素子Q1〜Qnのゲート配線インピーダンスのような回路条件が異なる場合でも、各素子のゲートタイミングをバランスさせてスイッチングができるようにする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、複数個直並列接続される電圧駆動型半導体素子のスイッチングタイミングを調整し、小型・高性能化を可能にするために回路および構造を工夫した電圧駆動型半導体素子の駆動装置に関する。
【0002】
【従来の技術】
半導体電力変換装置において、電力容量を増加させ高性能化を図るために、電圧駆動型半導体素子(以下、単に素子とも言う)を直列接続し、高電圧化した装置が増加している。このように、素子を直列接続しオン・オフのスイッチング動作を行なう場合、最大の問題点は各素子のスイッチングタイミングのばらつきにより、素子電圧のアンバランスが発生し、素子破壊の原因となることである。このときの動作を、図10のように素子を2直列接続した回路を例にとって説明する。
【0003】
図10において、Q1,Q2は電圧駆動型半導体素子で、各素子のコレクタ−エミッタ間電圧はそれぞれVCE1,VCE2で示され、ゲート電圧はそれぞれVGE1,VGE2で示されている。また、ゲート駆動回路は各素子に1つずつ設けられる。このような回路において、各素子をスイッチングしたとき、理想的にはゲート駆動回路や当該ゲート駆動回路への入力信号の遅延時間は同じであり、2素子のVGE1,VGE2は同波形となるため、コレクタ−エミッタ間電圧の分担は等しくなる。しかし、実際にはこれらの遅延時間がばらつくため、2素子のスイッチングタイミングは異なることになる。
【0004】
このため、図11(a)に示すように、素子Q1の方が素子Q2よりも早くオフした場合にはVCE1>VCE2となり、また図11(b)に示すように、素子Q1の方が素子Q2よりも早くオンした場合にはVCE1<VCE2となるため、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する可能性がある。
【0005】
電圧分担が不平衡となる課題を解決するための従来技術として、特許文献1に示されるような方法がある。
図12にその原理説明図を示す。これは、直列接続され、個別のゲート駆動回路GDU1,GDU2によりそれぞれ駆動される素子のゲート線を磁気結合するもので、素子が入力信号に応じてオン・オフする際に、各ゲート線に流れる電流値が、スイッチングタイミングのばらつきによって異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させ、これにより、スイッチングタイミングのばらつきを抑制するものである。また、素子を多直列接続した回路のゲート線を、図13のように磁気結合することで、直列数にかかわらず全素子のタイミングを一致させることができる。
【0006】
【特許文献1】
特開2002−204578号公報(第2頁、図1,図6)
【0007】
【発明が解決しようとする課題】
以上のように、多直列接続されている素子の各ゲート線を磁気結合することでスイッチングタイミングのばらつを抑制し、素子電圧のアンバランスを低減させることができるが、素子の直列数が多くなるほどゲート駆動回路とゲート線の磁気結合用コアの数が増加するため、回路が電気的,構造的に複雑で大型になるという問題が発生する。
【0008】
また、素子を高圧変換回路に適用する際、直列数を極力減らすために素子として電圧定格の大きいものを選択するが、耐圧が大きくなると素子の外形が大きくなって回路の大型・複雑化が生じるだけでなく、オン・オフ時間が増加するため、スイッチング損失が増加しスイッチング周波数が低下するという問題が生じる。
したがって、この発明の課題は、素子を複数直列接続して構成される回路を、スイッチングタイミングのばらつきを抑制しつつ電気的,構造的に簡略,小型化することにある。
【0009】
【課題を解決するための手段】
このような課題を解決するために、多数直列接続されている電圧駆動型半導体スイッチ素子のゲート線をコアによって磁気結合しつつ、1つのゲート回路で駆動する方式として回路の簡単化を図る。また、適用素子に複数の素子を内蔵するモジュールを用いることで、構造的に回路の小型化を可能にする。具体的には、1つのゲート回路の出力端子と各素子のゲート入力端子を全て1つのコアによって磁気結合させ、各ゲート条件(ゲート配線長のばらつきなど)が異なる場合に備えて各素子の配線を磁気結合させることで、各素子のゲート信号のタイミングを同じにし得るようにする(請求項1の発明)。
【0010】
また、高圧素子を適用する回路に対し、適用素子の耐圧を或る程度下げて直列数を増加させる回路構成とするために、1パッケージに複数個の素子を有するモジュールを用い、このモジュール内の素子をモジュール内部またはモジュール間で直列接続することで、回路または装置を小型化する。容量の小さい素子を適用することで、スイッチングの高周波化も可能となる。このコアとモジュールの直列接続回路を組み合わせることで、回路または装置の小型・高性能化を可能にする(請求項2の発明)。
また、モジュール上にコアを設置する構造とし、コアの形状を各素子のゲート線が最短となり、素子外形に収まるようにすることで、さらなる小型化を可能にする(請求項3の発明)。
【0011】
【発明の実施の形態】
図1はこの発明の第1の実施の形態を示す構成図である。同図のQ1,Qnは電圧駆動型半導体素子としてのIGBT(絶縁ゲートバイポーラトランジスタ)で、ここではn個直列に接続されている。Tgは1つのゲート駆動回路GDUから各IGBTにゲート電圧を供給するためのコアで、ここでは巻数比を1:aとしている。また、Tg1〜Tgnは各素子のゲート線を従属的に磁気結合するコアである。
【0012】
ここで、図1の回路の動作について説明する。なお、簡単のためTg1〜Tgnを省略した図2の回路について説明するが、この場合の等価回路は図3のようになる。
図3において、Lr1〜Lrnはゲート配線の寄生インダクタンス、C1〜Cnは素子Q1〜Qnのゲート−エミッタ間G1−E1〜Gn−Enの入力容量であり、これらの定数は各素子ともに等しいものとする。スイッチング時にゲート駆動回路GDUが動作すると、ゲート駆動回路から電圧Vgが印加され、コアTgに磁束Φが発生する。
【0013】
このとき、各素子に接続されている全巻線には同じ磁束Φが鎖交するため、V1〜Vnには同電位のa・dΦ/dtが印加される。また、C1〜Cnのキャパシタンス値、およびLr1〜Lrnのインダクタンス値は同値であるため、各ゲート電流Ig1〜Ignも等しくなり、これらのキャパシタンス電圧、すなわちQ1〜Qnのゲート−エミッタ間電圧Vg1〜Vgnは全て等しくなる。よって、1つのゲート駆動回路で、全素子のオン・オフを同タイミングで動作させることができる。
【0014】
図2の回路構成の場合、各素子のゲート線長に大きな差があるような条件下では、インダクタンスLr1〜Lrnの値にばらつきが発生するため、電流Ig1〜Ignもばらつく。その結果、電圧Vg1〜Vgnにも差が発生してスイッチングタイミングにばらつきが生じてしまう。これを防止するために、図1のようにコアTg1〜Tgnを挿入して各ゲート線を互いに磁気結合し、ゲート電流を特許文献1と同様にバランスさせるものである。
【0015】
また、電力変換回路を構成するときに、素子の耐圧を下げて複数個の素子を含むモジュール素子を適用できるようにし、耐圧不足分をモジュール素子内部の素子を上記のような方法で直列接続することで、回路の小型化,高性能化を図ることができる。このことについて、図4のようにスイッチング素子として4.5kV耐圧のIGBTを適用した2レベル3相インバータを例にして説明する。
【0016】
通常、複数個の素子を内蔵したモジュール素子では、一般に耐圧は1.2kVまでである。図4の回路に1.2kV素子を適用するためには、1素子に対して4直列接続する必要がある。このとき、見かけ上の耐圧は1.2kV×4=4.8kVとなる。図4の回路に対し、図2と同様の方式を適用すると、図5のようになる。
【0017】
また、モジュール素子として図6((a)は素子構成、(b)は回路構成)のような6素子内蔵のモジュール素子を使用するとすると、図7(a)のような1相分を構成するために、図7(b)のようにモジュール素子の端子1〜6を、モジュール内部またはモジュール素子間で配線することにより、素子を直列接続して回路を構成することができる。
【0018】
また、図5の構成とするための必要な素子数は24個であり、6素子入りのモジュール素子を使用するとすると、4個のモジュール素子で構成することができる。その場合の配線例を、図8に示す。現状では、6素子入りのモジュール素子は4.5kVのモジュール素子に比べて小型であり、また、4.5kVモジュール素子は1個の素子のみで構成されていることから、6素子入りのモジュール素子が必要になり、1.2kV耐圧素子を適用した方が回路の小型化を図ることができる。さらに、素子耐圧が小さきなるほどオン・オフ時のスイッチング時間が小さく、素子発生損失も小さい。以上より、図5の構成のほうが図4に比べて変換回路の高周波化,低損失化も可能である。
【0019】
また、上記のレイアウト上に、直列接続時のスイッチングタイミングをバランスさせるためのコアTg1〜Tg6と、ゲート駆動回路GDUをともに図9に示すようにモジュール素子上に配置する。このとき、コアは各ゲート端子までの配線が最短となるように形状と配置を考慮し、またコアとゲート駆動回路を変換回路の外形内とすることで、さらなる回路の小型,簡素化を図ることが可能である。
【0020】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を複数個直列接続するときに、各アームを1つのゲート駆動回路と1つのコアを用いて素子の全ゲート端子を磁気結合させ、かつ1モジュールが複数素子入りのモジュールを使用し、さらにコアとゲート駆動回路の配置を考慮することで、回路または装置の小型,高性能化を実現することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態説明図
【図2】図1の動作を説明するための簡略化回路図
【図3】図2の等価回路図
【図4】3相インバータ回路の一般的な回路図
【図5】図4にこの発明を適用した例を示す回路図
【図6】6素子入りモジュール素子とその回路図
【図7】図6の素子の直列接続方法例を示す説明図
【図8】素子の4直列接続回路の配線図
【図9】図8の断面図
【図10】従来例の説明図
【図11】図11の動作説明図
【図12】従来における2つのゲート線の磁気結合例の説明図
【図13】従来における3つ以上のゲート線の磁気結合例の説明図
【符号の説明】
GDU,GDU1〜GDUn…ゲート駆動回路、Tg,Tg1〜Tgn…コア、Q1〜Qn,Q11a〜Q11d,Q12a〜Q12d,Q13a〜Q13d,Q21a〜Q21d,Q22a〜Q22d,Q23a〜Q23d,Q31a〜Q31d,Q32a〜Q32d,Q33a〜Q33d…電圧駆動型半導体スイッチ(IGBT:絶縁ゲートバイポーラトランジスタ)、G1〜Gn…ゲート、Lr1〜Lrn…ゲート配線の寄生インダクタンス、C1〜Cn…素子のゲート−エミッタ間入力容量。
【発明の属する技術分野】
この発明は、複数個直並列接続される電圧駆動型半導体素子のスイッチングタイミングを調整し、小型・高性能化を可能にするために回路および構造を工夫した電圧駆動型半導体素子の駆動装置に関する。
【0002】
【従来の技術】
半導体電力変換装置において、電力容量を増加させ高性能化を図るために、電圧駆動型半導体素子(以下、単に素子とも言う)を直列接続し、高電圧化した装置が増加している。このように、素子を直列接続しオン・オフのスイッチング動作を行なう場合、最大の問題点は各素子のスイッチングタイミングのばらつきにより、素子電圧のアンバランスが発生し、素子破壊の原因となることである。このときの動作を、図10のように素子を2直列接続した回路を例にとって説明する。
【0003】
図10において、Q1,Q2は電圧駆動型半導体素子で、各素子のコレクタ−エミッタ間電圧はそれぞれVCE1,VCE2で示され、ゲート電圧はそれぞれVGE1,VGE2で示されている。また、ゲート駆動回路は各素子に1つずつ設けられる。このような回路において、各素子をスイッチングしたとき、理想的にはゲート駆動回路や当該ゲート駆動回路への入力信号の遅延時間は同じであり、2素子のVGE1,VGE2は同波形となるため、コレクタ−エミッタ間電圧の分担は等しくなる。しかし、実際にはこれらの遅延時間がばらつくため、2素子のスイッチングタイミングは異なることになる。
【0004】
このため、図11(a)に示すように、素子Q1の方が素子Q2よりも早くオフした場合にはVCE1>VCE2となり、また図11(b)に示すように、素子Q1の方が素子Q2よりも早くオンした場合にはVCE1<VCE2となるため、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する可能性がある。
【0005】
電圧分担が不平衡となる課題を解決するための従来技術として、特許文献1に示されるような方法がある。
図12にその原理説明図を示す。これは、直列接続され、個別のゲート駆動回路GDU1,GDU2によりそれぞれ駆動される素子のゲート線を磁気結合するもので、素子が入力信号に応じてオン・オフする際に、各ゲート線に流れる電流値が、スイッチングタイミングのばらつきによって異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させ、これにより、スイッチングタイミングのばらつきを抑制するものである。また、素子を多直列接続した回路のゲート線を、図13のように磁気結合することで、直列数にかかわらず全素子のタイミングを一致させることができる。
【0006】
【特許文献1】
特開2002−204578号公報(第2頁、図1,図6)
【0007】
【発明が解決しようとする課題】
以上のように、多直列接続されている素子の各ゲート線を磁気結合することでスイッチングタイミングのばらつを抑制し、素子電圧のアンバランスを低減させることができるが、素子の直列数が多くなるほどゲート駆動回路とゲート線の磁気結合用コアの数が増加するため、回路が電気的,構造的に複雑で大型になるという問題が発生する。
【0008】
また、素子を高圧変換回路に適用する際、直列数を極力減らすために素子として電圧定格の大きいものを選択するが、耐圧が大きくなると素子の外形が大きくなって回路の大型・複雑化が生じるだけでなく、オン・オフ時間が増加するため、スイッチング損失が増加しスイッチング周波数が低下するという問題が生じる。
したがって、この発明の課題は、素子を複数直列接続して構成される回路を、スイッチングタイミングのばらつきを抑制しつつ電気的,構造的に簡略,小型化することにある。
【0009】
【課題を解決するための手段】
このような課題を解決するために、多数直列接続されている電圧駆動型半導体スイッチ素子のゲート線をコアによって磁気結合しつつ、1つのゲート回路で駆動する方式として回路の簡単化を図る。また、適用素子に複数の素子を内蔵するモジュールを用いることで、構造的に回路の小型化を可能にする。具体的には、1つのゲート回路の出力端子と各素子のゲート入力端子を全て1つのコアによって磁気結合させ、各ゲート条件(ゲート配線長のばらつきなど)が異なる場合に備えて各素子の配線を磁気結合させることで、各素子のゲート信号のタイミングを同じにし得るようにする(請求項1の発明)。
【0010】
また、高圧素子を適用する回路に対し、適用素子の耐圧を或る程度下げて直列数を増加させる回路構成とするために、1パッケージに複数個の素子を有するモジュールを用い、このモジュール内の素子をモジュール内部またはモジュール間で直列接続することで、回路または装置を小型化する。容量の小さい素子を適用することで、スイッチングの高周波化も可能となる。このコアとモジュールの直列接続回路を組み合わせることで、回路または装置の小型・高性能化を可能にする(請求項2の発明)。
また、モジュール上にコアを設置する構造とし、コアの形状を各素子のゲート線が最短となり、素子外形に収まるようにすることで、さらなる小型化を可能にする(請求項3の発明)。
【0011】
【発明の実施の形態】
図1はこの発明の第1の実施の形態を示す構成図である。同図のQ1,Qnは電圧駆動型半導体素子としてのIGBT(絶縁ゲートバイポーラトランジスタ)で、ここではn個直列に接続されている。Tgは1つのゲート駆動回路GDUから各IGBTにゲート電圧を供給するためのコアで、ここでは巻数比を1:aとしている。また、Tg1〜Tgnは各素子のゲート線を従属的に磁気結合するコアである。
【0012】
ここで、図1の回路の動作について説明する。なお、簡単のためTg1〜Tgnを省略した図2の回路について説明するが、この場合の等価回路は図3のようになる。
図3において、Lr1〜Lrnはゲート配線の寄生インダクタンス、C1〜Cnは素子Q1〜Qnのゲート−エミッタ間G1−E1〜Gn−Enの入力容量であり、これらの定数は各素子ともに等しいものとする。スイッチング時にゲート駆動回路GDUが動作すると、ゲート駆動回路から電圧Vgが印加され、コアTgに磁束Φが発生する。
【0013】
このとき、各素子に接続されている全巻線には同じ磁束Φが鎖交するため、V1〜Vnには同電位のa・dΦ/dtが印加される。また、C1〜Cnのキャパシタンス値、およびLr1〜Lrnのインダクタンス値は同値であるため、各ゲート電流Ig1〜Ignも等しくなり、これらのキャパシタンス電圧、すなわちQ1〜Qnのゲート−エミッタ間電圧Vg1〜Vgnは全て等しくなる。よって、1つのゲート駆動回路で、全素子のオン・オフを同タイミングで動作させることができる。
【0014】
図2の回路構成の場合、各素子のゲート線長に大きな差があるような条件下では、インダクタンスLr1〜Lrnの値にばらつきが発生するため、電流Ig1〜Ignもばらつく。その結果、電圧Vg1〜Vgnにも差が発生してスイッチングタイミングにばらつきが生じてしまう。これを防止するために、図1のようにコアTg1〜Tgnを挿入して各ゲート線を互いに磁気結合し、ゲート電流を特許文献1と同様にバランスさせるものである。
【0015】
また、電力変換回路を構成するときに、素子の耐圧を下げて複数個の素子を含むモジュール素子を適用できるようにし、耐圧不足分をモジュール素子内部の素子を上記のような方法で直列接続することで、回路の小型化,高性能化を図ることができる。このことについて、図4のようにスイッチング素子として4.5kV耐圧のIGBTを適用した2レベル3相インバータを例にして説明する。
【0016】
通常、複数個の素子を内蔵したモジュール素子では、一般に耐圧は1.2kVまでである。図4の回路に1.2kV素子を適用するためには、1素子に対して4直列接続する必要がある。このとき、見かけ上の耐圧は1.2kV×4=4.8kVとなる。図4の回路に対し、図2と同様の方式を適用すると、図5のようになる。
【0017】
また、モジュール素子として図6((a)は素子構成、(b)は回路構成)のような6素子内蔵のモジュール素子を使用するとすると、図7(a)のような1相分を構成するために、図7(b)のようにモジュール素子の端子1〜6を、モジュール内部またはモジュール素子間で配線することにより、素子を直列接続して回路を構成することができる。
【0018】
また、図5の構成とするための必要な素子数は24個であり、6素子入りのモジュール素子を使用するとすると、4個のモジュール素子で構成することができる。その場合の配線例を、図8に示す。現状では、6素子入りのモジュール素子は4.5kVのモジュール素子に比べて小型であり、また、4.5kVモジュール素子は1個の素子のみで構成されていることから、6素子入りのモジュール素子が必要になり、1.2kV耐圧素子を適用した方が回路の小型化を図ることができる。さらに、素子耐圧が小さきなるほどオン・オフ時のスイッチング時間が小さく、素子発生損失も小さい。以上より、図5の構成のほうが図4に比べて変換回路の高周波化,低損失化も可能である。
【0019】
また、上記のレイアウト上に、直列接続時のスイッチングタイミングをバランスさせるためのコアTg1〜Tg6と、ゲート駆動回路GDUをともに図9に示すようにモジュール素子上に配置する。このとき、コアは各ゲート端子までの配線が最短となるように形状と配置を考慮し、またコアとゲート駆動回路を変換回路の外形内とすることで、さらなる回路の小型,簡素化を図ることが可能である。
【0020】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を複数個直列接続するときに、各アームを1つのゲート駆動回路と1つのコアを用いて素子の全ゲート端子を磁気結合させ、かつ1モジュールが複数素子入りのモジュールを使用し、さらにコアとゲート駆動回路の配置を考慮することで、回路または装置の小型,高性能化を実現することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態説明図
【図2】図1の動作を説明するための簡略化回路図
【図3】図2の等価回路図
【図4】3相インバータ回路の一般的な回路図
【図5】図4にこの発明を適用した例を示す回路図
【図6】6素子入りモジュール素子とその回路図
【図7】図6の素子の直列接続方法例を示す説明図
【図8】素子の4直列接続回路の配線図
【図9】図8の断面図
【図10】従来例の説明図
【図11】図11の動作説明図
【図12】従来における2つのゲート線の磁気結合例の説明図
【図13】従来における3つ以上のゲート線の磁気結合例の説明図
【符号の説明】
GDU,GDU1〜GDUn…ゲート駆動回路、Tg,Tg1〜Tgn…コア、Q1〜Qn,Q11a〜Q11d,Q12a〜Q12d,Q13a〜Q13d,Q21a〜Q21d,Q22a〜Q22d,Q23a〜Q23d,Q31a〜Q31d,Q32a〜Q32d,Q33a〜Q33d…電圧駆動型半導体スイッチ(IGBT:絶縁ゲートバイポーラトランジスタ)、G1〜Gn…ゲート、Lr1〜Lrn…ゲート配線の寄生インダクタンス、C1〜Cn…素子のゲート−エミッタ間入力容量。
Claims (3)
- 複数個直列接続された電圧駆動型半導体素子の各ゲート端子を、1つのゲート駆動回路の出力端子と同一コアで磁気結合するとともに、第1のゲート線に流れる電流値と第2のゲート線に流れる電流値とを一致させるために、前記第1のゲート線と第2のゲート線とを磁気結合し、一致した電流値を第3のゲート線に流れる電流値と一致させるために、第2のゲート線と第3のゲート線とを磁気結合する従属的磁気結合を、直並列接続された全ての電圧駆動型半導体素子対応に順次行なうことにより、1つのゲート駆動回路で各素子のゲートタイミングをバランスさせてスイッチング可能にすることを特徴とする電圧駆動型半導体素子の駆動装置。
- 前記電圧駆動型半導体素子として複数の素子を内蔵する半導体素子モジュールの構成素子を用いることにより、装置の小型,高性能化を図ることを特徴とする請求項1に記載の電圧駆動型半導体素子の駆動装置。
- 前記ゲート駆動回路および前記コアを前記電圧駆動型半導体素子の上に配置し、かつ、その各ゲート線の長さが最短で、しかも素子の外形内に納まるように配置することで、装置のさらなる小型化を図ることを特徴とする請求項1または2に記載の電圧駆動型半導体素子の駆動装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003181232A JP2005020869A (ja) | 2003-06-25 | 2003-06-25 | 電圧駆動型半導体素子の駆動装置 |
Applications Claiming Priority (1)
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JP2003181232A JP2005020869A (ja) | 2003-06-25 | 2003-06-25 | 電圧駆動型半導体素子の駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005020869A true JP2005020869A (ja) | 2005-01-20 |
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ID=34181995
Family Applications (1)
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JP2003181232A Pending JP2005020869A (ja) | 2003-06-25 | 2003-06-25 | 電圧駆動型半導体素子の駆動装置 |
Country Status (1)
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JP (1) | JP2005020869A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116819A (ja) * | 2005-10-20 | 2007-05-10 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子のゲート駆動回路及びこれを用いた電力変換装置 |
JP2007336758A (ja) * | 2006-06-19 | 2007-12-27 | Fujitsu Access Ltd | スイッチング電源装置 |
WO2012098610A1 (ja) * | 2011-01-19 | 2012-07-26 | パナソニック株式会社 | アーク加工電源装置 |
JP2018512838A (ja) * | 2015-04-14 | 2018-05-17 | パワー インテグレーションズ ゲーエムベーハー | ゲート駆動ループ内で差動モードチョークを使用して電力スイッチを並列化すること |
-
2003
- 2003-06-25 JP JP2003181232A patent/JP2005020869A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116819A (ja) * | 2005-10-20 | 2007-05-10 | Fuji Electric Holdings Co Ltd | 電圧駆動型半導体素子のゲート駆動回路及びこれを用いた電力変換装置 |
JP2007336758A (ja) * | 2006-06-19 | 2007-12-27 | Fujitsu Access Ltd | スイッチング電源装置 |
WO2012098610A1 (ja) * | 2011-01-19 | 2012-07-26 | パナソニック株式会社 | アーク加工電源装置 |
JP2018512838A (ja) * | 2015-04-14 | 2018-05-17 | パワー インテグレーションズ ゲーエムベーハー | ゲート駆動ループ内で差動モードチョークを使用して電力スイッチを並列化すること |
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