JP2005012051A

JP2005012051A - High withstand voltage semiconductor device and its manufacturing method

Info

Publication number: JP2005012051A
Application number: JP2003176070A
Authority: JP
Inventors: Seiji Imai; 聖支今井; Takashi Shinohe; 孝四戸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2005-01-13

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high withstand voltage semiconductor device made of SiC that is excellent in super-low state-on resistance and can greatly reduce a switching loss. <P>SOLUTION: The high withstand voltage semiconductor device is provided with a high resistance silicon carbide layer 102, first conductive type first silicon carbide layers 105a, 105b and 105c with low resistance, trenches 104a and 104b formed adjacent thereto, second conductive type second silicon carbide layers 106a and 106b formed on the bottom of the trench, and an insulation layer pattern 115 formed on the side of the trench. Further, it is provided with a third silicon carbide layer 101 with low resistance, source electrodes 109a, 109b and 109c, gate electrodes 107a and 107b having a layer 116 made mainly of aluminum that is selectively formed on the second silicon carbide layers 106a and 106b, and a drain electrode 108. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置及びその製造方法に係わり、特に電力制御用の静電誘導トランジスタやダイオード等の高耐圧半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
次世代パワーデバイス材料として炭化珪素（ＳｉＣ）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワーデバイスを実現することができる。
【０００３】
かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、例えば静電誘導トランジスタ（以下ＳＩＴと略す。）が知られている。ＳＩＴは特性の優れた素子であるが、特にトレンチゲート型のものがスイッチングの特性に優れている。ＳｉＣを利用したトレンチゲート型ＳＩＴとしては、特許文献１に記載されたものがある。
【０００４】
【特許文献１】
特開平９−１７２１８７号公報（図１等）
【０００５】
【発明が解決しようとする課題】
特許文献１に記載されたトレンチゲート型ＳＩＴでは、以下のような問題点がある。すなわち、トレンチゲート電極とトレンチ底部に設けられたｐ型ＳｉＣ（ゲート領域）との間に大きなバンド不連続が生じ、結果としてゲート電極界面に例えば１０^−２Ω・ｃｍ^２以上の接触抵抗が発生してしまう。このような大きな接触抵抗はゲート領域の充放電時定数ＲＣを増加させてしまうため、ＳＩＴのスイッチングの高速化を妨げてしまう。
【０００６】
ここで、パワーデバイスの代表的な応用装置であるインバータ回路を考えた場合、一般にその電力損失の約半分はトランジスタのスイッチング損失によって占められる。すなわち、トランジスタの高速なスイッチング動作を実現できなければ、インバータ回路等ではＳｉＣの物性を活かした低損失化を十分に図ることができないのである。
【０００７】
なお、上記した接触抵抗は、他の素子、例えばトレンチベース型のバイポーラトランジスタやジャンクションバリアショットキーダイオード（ＪＢＳ）等においても同様に存在し、高速なスイッチング動作を実現する上で問題である。
【０００８】
本発明は、上述した課題に鑑みてなされたものであり、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能な高耐圧半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために、本発明は以下の構成を採用している。
【００１０】
本発明の第１の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第２の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層と、前記第１の炭化珪素層に設けられたソース電極と、前記第２の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するゲート電極と、前記第３の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする。
【００１１】
本発明の第２の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第２の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層と、前記第１の炭化珪素層に設けられたソース電極と、前記第２の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するゲート電極と、前記第３の炭化珪素層に設けられたドレイン電極とを具備することを特徴とする。
【００１２】
かかる本発明の第１、第２の高耐圧半導体装置において、第３の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであることが好ましい。また、第３の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであることが好ましい。
【００１３】
本発明の第３の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ底部が前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第２導電型の第３の炭化珪素層と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第４の炭化珪素層と、前記第２の炭化珪素層に設けられたエミッタ電極と、前記第３の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有するベース電極と、前記第４の炭化珪素層に設けられたコレクタ電極とを具備することを特徴とする。
【００１４】
本発明の第４の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面に部分的に設けられ前記高抵抗炭化珪素層とショットキー接合をなす第１の電極と、前記第１の電極を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素層と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第１の炭化珪素層上に選択的に形成されたアルミニウムを主成分とする層を有し前記第１の電極と電気的に接続された制御電極と、前記第２の炭化珪素層に設けられた第２の電極とを具備することを特徴とする。
【００１５】
上記の本発明の第１〜第４の高耐圧半導体装置において、前記高抵抗炭化珪素層の主面が［０００１］面であり、前記トレンチの側壁面が［１１−２０］面、又は［１−１００］のいずれかであることが好ましい。この場合、前記トレンチはストライプ形状を有し、その長手方向は＜１−１００＞方向軸、又は＜１１−２０＞方向軸のいずれかであることが好ましい。
【００１６】
本発明の第１の高耐圧半導体装置の製造方法は、第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面に、前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層を形成する工程と、この第２の炭化珪素層の表面から前記高抵抗炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に第２導電型の第３の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第３の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記第２の炭化珪素層にソース電極を設け、前記アルミニウムを主成分とする膜にゲート電極を設け、前記第１の炭化珪素層にドレイン電極を設ける工程とを具備することを特徴とする。
【００１７】
本発明の第２の高耐圧半導体装置の製造方法は、第１導電型の高抵抗炭化珪素層の一方の面に前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層を選択的に形成する工程と、この第１の炭化珪素層の表面から前記高抵抗炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に第２導電型の第２の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して、前記高抵抗炭化珪素層よりも低抵抗の第３の炭化珪素層を選択的に形成する工程と、前記第１の炭化珪素層にソース電極を設け、前記アルミニウムを主成分とする膜にゲート電極を設け、前記第３の炭化珪素層にドレイン電極を設ける工程とを具備することを特徴とする。
【００１８】
本発明の第３の高耐圧半導体装置の製造方法は、第１導電型の第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面に、第２導電型の第２の炭化珪素層を形成する工程と、この第２の炭化珪素層上に前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層を形成する工程と、この第３の炭化珪素層の表面から前記第２の炭化珪素層にいたるトレンチを形成する工程と、前記トレンチの底面に前記第２の炭化珪素層よりも低抵抗の第２導電型の第４の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第４の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記第３の炭化珪素層にエミッタ電極を設け、前記アルミニウムを主成分とする膜にベース電極を設け、前記第１の炭化珪素層にコレクタ電極を設ける工程とを具備することを特徴とする。
【００１９】
本発明の第４の高耐圧半導体装置の製造方法は、第１導電型の第１の炭化珪素層とこの第１の炭化珪素層よりも高抵抗の第１導電型の高抵抗炭化珪素層とが積層された構造を形成する工程と、前記高抵抗炭化珪素層の前記第１の炭化珪素層と反対側の面にトレンチを形成する工程と、前記トレンチの底面に第２導電型の第２の炭化珪素層を形成する工程と、前記トレンチの側面に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の炭化珪素層に気相成長法によりアルミニウムを主成分とする膜を選択的に形成する工程と、前記トレンチに近接する前記高抵抗炭化珪素層に当該高抵抗炭化珪素層とショットキー接合をなす第１の電極を形成し、前記アルミニウムを主成分とする膜上に前記第１の電極と電気的に接続された制御電極を形成する工程と、前記第１の炭化珪素層に第２の電極を形成する工程とを具備することを特徴とする。
【００２０】
なお、本明細書においては、六方晶炭化珪素単結晶層又は基板の面及び方向軸を表す場合に、本来ならば所要の数字の上にバーを付した表現内容を採用すべきであるにもかかわらず、表現手段に制約があるため、前記所要の数字の上にバーを付す代わりに、当該所要数字の前に−符号（マイナス符号）を付して、例えば［１１−２０］面、＜１−１００＞方向軸などの表現を用いている。この場合の−符号（マイナス符号）はバーと全く同じ意味を有し、その直後の数にバーを付する意味である。
【００２１】
（作用）
本発明によれば、アルミニウムを主成分とする膜がトレンチの底面の一導電型の炭化珪素領域に対して選択的に形成されているので、埋め込みゲート電極等の電極との接触抵抗を大幅に低減することができ、トレンチゲート等を用いた充放電を円滑且つ高速に行うことができる。従って、トレンチゲート型ＳＩＴやトレンチベース型バイポーラトランジスタ等において、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能となる。
【００２２】
また、トレンチの側面に絶縁層パターンが形成されており、アルミニウムを主成分とする膜がトレンチの底面の一導電型の炭化珪素領域に選択的に（自己整合的に）形成されているので、当該炭化珪素領域に対して選択的にゲート電位を印加することができ、一方トレンチの側面に対しては絶縁膜パターンが存在するため直接ゲート電位が印加されない。このため、トレンチの底面の角部に隣接して位置する炭化珪素領域部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接する高抵抗炭化珪素層内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるトレンチゲート型の静電誘導トランジスタ（以下ＳＩＴと略す。）の構成を示す断面図である。本実施形態においては、第一導電型としてＮ型を、また第二導電型としてＰ型を用いた。
【００２５】
最初に、不純物濃度１×１０^１９ｃｍ^−３、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）１０１上に、エピタキシャル成長法により不純物濃度５×１０^１５ｃｍ^−３、厚さ８μｍのＮ型高抵抗ＳｉＣ層１０２と、不純物濃度５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３、厚さ０．３〜１μｍのＮ型低抵抗ＳｉＣ層１０３を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗層を形成するかわりに、Ｎ型高抵抗層１０２の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜２００ｋｅＶ、総ドーズ５×１０^１５ｃｍ^−２の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．３μｍの領域に不純物濃度１×１０^２０ｃｍ^−３のＮ型低抵抗領域を形成してもよい。
【００２６】
次に、Ｎ型低抵抗層１０３の表面にシリコン酸化膜１１１を形成する。その後、酸化膜１１１の表面にレジスト１１２をスピン塗布し、フォトリソグラフィ技術により、図２（ａ）に示すように、レジスト１１２をパターニングする。パターニングされたレジスト１１２をエッチングマスクとして用い、図２（ｂ）に示すように、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理によりＮ型低抵抗層１０３を貫通し、底部がＮ型高抵抗層１０２に達するトレンチ１０４ａ、１０４ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ１０４ａ、１０４ｂの形成により、Ｎ型低抵抗層１０３はストライプ状のソース領域１０５ａ、１０５ｂ、１０５ｃにパターニングされる。ここで例えば、トレンチ間のメサの幅は２μｍであり、またトレンチの幅は０．６μｍとした。
【００２７】
そして、レジスト１１２を除去した後、図２（ｃ）に示すように、トレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１３を形成する。この後、ＲＩＥ等の異方性エッチングにより、トレンチ１０４ａ、１０４ｂの底部の酸化膜１１３を除去する。この時同時にトレンチ間のメサの上の酸化膜１１３も除去されてしまうが、その下の酸化膜１１１及びトレンチ側壁の酸化膜が残る。これにより、以下に続く工程のイオン注入マスク１１３Ａが形成される。
【００２８】
次に、イオン注入マスク１１３Ａを介して、図３（ａ）に示すように、底部に露出したＮ型高抵抗層１０２に対して^２７Ａｌ^＋の選択イオン注入を行う。^２７Ａｌ^＋は、基板温度Ｔｓｕｂ＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥａｃｃ＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０^１３ｃｍ^−２の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０^１８ｃｍ^−３の^２７Ａｌ^＋注入層１１４が形成される。
【００２９】
その後、酸化膜１１３Ａを除去し、基板温度Ｔｓｕｂ＝１６００℃程度の活性化熱処理により、図３（ｂ）に示すように選択的にｐ型拡散領域１０６ａ、１０６ｂを形成する。このｐ型ＳｉＣ拡散領域１０６ａ、１０６ｂは、トレンチゲート型ＳＩＴのゲート領域である。
【００３０】
次に、基板表面及びトレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１５を形成する。さらに、トレンチ間のメサの上にフォトリソグラフィ技術によりレジストをパターニングする。次にパターニングされたレジスト（図示せず。）をエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりトレンチ１０４ａ、１０４ｂの底部の酸化膜１１５を除去する。なお、基板表面及びトレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１５を形成し、さらにシリコン酸化膜１１５上にシリコン窒化膜を形成し、このシリコン窒化膜を異方性エッチング（シリコン酸化膜に対するシリコン窒化膜のエッチング選択比が高い条件を用いる。）によりトレンチ１０４ａ、１０４ｂの側壁に選択的に残してから、レジストマスクを用いてエッチング（シリコン窒化膜に対するシリコン酸化膜のエッチング選択比が高い条件を用いる。）によりトレンチ１０４ａ、１０４ｂの底部の酸化膜１１５を除去してもよい。この方法によれば、トレンチ１０４ａ、１０４ｂの側壁に自己整合的に絶縁膜を確実に残すことが可能である。後述する実施形態でも同様である。
【００３１】
次にエッチングマスクとして用いたレジスト（図示せず。）を除去し、その後トレンチ１０４ａ、１０４ｂの内部にＭＯＣＶＤ法によりＡｌ膜１１６を５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで選択的に形成する。さらに、Ａｌ膜１１６の上に例えばボロン添加の多結晶シリコン１１７をＣＶＤ法で堆積する。そして、ＣＭＰにより酸化膜が露出するまで平坦化し、Ａｌ膜１１６／多結晶シリコン１１７を、図４（ａ）に示すように、トレンチ１０４ａ、１０４ｂの内部に埋め込み、埋め込みゲート電極１０７ａ、１０７ｂを形成する。ここで、多結晶シリコンの代わりにＷ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて用いても良い。
【００３２】
そして、酸化膜１１５の上にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。その後、パターニングされたレジストをエッチングマスクとして用い、酸化膜１１５を選択的にエッチングし、ソースコンタクトホールを開口し、ソース領域１０５ａ、１０５ｂの一部を露出させる。酸化膜１１５のパターニングは、ＲＩＥ等を用いればよい。その後、基板表面全体をレジストでカバーして、低抵抗ＳｉＣ基板１０１の裏面に存在する薄い酸化膜を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、ドレイン電極１０８を形成する（図４（ｂ））。
【００３３】
次に基板表面のレジストを除去した後、基板表面全体にＴｉ膜を約１μｍの厚さで蒸着する。Ｔｉ膜の代わりにＡｌ，Ｍｏ等の金属、又は各種の金属シリサイドを使用してもよい。次に、Ｔｉ膜の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、ソース領域１０５ａ、１０５ｂの上部にレジストが残るようにレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、Ｔｉ膜をエッチングし、図４（ｂ）に示すように、Ｔｉ膜をソース領域１０５ａ、１０５ｂの上部に選択的に残し、ソース電極１０９ａ、１０９ｂ、１０９ｃを形成する。
【００３４】
次に、基板温度Ｔｓｕｂ＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、ソース電極１０９ａ、１０９ｂ、１０９ｃ、ドレイン電極１０８、ゲート電極１０７ａ、１０７ｂのオーミック接触を良好なものにする。特に、ゲート電極に用いられたＡｌは、シンター処理時に下地のｐ型ＳｉＣ（^２７Ａｌ^＋注入層１１４）に対してＡｌスパイクを発生し、これがフィールドエミッタ−として機能する。その結果、ゲート電極界面の接触抵抗を大幅に削減することができる。以上により、トレンチゲート型ＳＩＴの概略工程は、終了する。
【００３５】
ただし、上記の埋め込みゲート電極１０７ａ、１０７ｂの作製工程において、Ａｌ膜１１６を１００ｎｍより厚く形成すると、９５０℃前後のオーミックシンター時にＡｌ膜の凝集現象、表面荒れ、またはＡｌ膜中の巣の発生が引き起こされる。その結果、複数にパターニング若しくは分割されたゲート領域１０６ａ、１０６ｂに均一且つ高速な信号が伝達されないため、高速なスイッチング動作を行うことができない。従って、この問題を解決し、高速なスイッチング動作を実現するためには、上述のごとくＭＯＣＶＤ法によりＡｌ膜をトレンチの底部にのみ選択的に必要十分な膜厚、５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで形成することが重要となる。また、ＭＯＣＶＤ法を用いなければ、上記の幅０．６μｍという微細なトレンチの底部にＡｌ薄膜を所定の膜厚で均一に形成することは不可能である。
【００３６】
また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチゲート側壁面、ゲートの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは配慮が必要である。例えば、基板主面に［０００１］面を設定した場合には、トレンチゲート側壁面として［１１−２０］面、又は［１−１００］面のいずれかを、ゲートの長手方向としては側壁面に対応して＜１−１００＞方向軸（［１１−２０］面の場合。）、又は＜１１−２０＞方向軸（［１−１００］面の場合。）のいずれかを選択することが望ましい。
【００３７】
その理由は、ＲＩＥ及びそれに続くＣＤＥプロセスで形成されたトレンチゲート側壁の平坦性は、面方位に強く依存するからである。｛１１−２０｝面または［１−１００］面であれば、最適化されたＣＤＥ条件のもとで、表面粗さの二乗平均Ｒｍｓは０．３ｎｍ程度となり、この面上に形成される絶縁膜の表面粗さの二乗平均Ｒｍｓも下地の平坦性を反映して０．５ｎｍ前後と非常に平坦性が高い。トレンチ側壁にこのような平坦性の高い絶縁膜を形成した場合には、ＭＯＣＶＤ法によるＡｌ膜の形成において側壁絶縁膜上にはＡｌの核形成の発生確率を低く抑えることができる。その結果、トレンチ底部にのみＡｌ膜を選択性よく形成することができるのである。ここで例としてあげた面、方向軸に関しては、等価な面、等価な方向軸も含むことは言うまでもない。
【００３８】
以上のように製造したトレンチゲート型ＳＩＴの電気的特性を評価した結果は以下の通りである。耐圧８００Ｖのトレンチゲート型ＳＩＴで、ゲート電圧−４０Ｖ及びドレイン電圧６００Ｖ印加時のリーク電流は１×１０^−６Ａ／ｃｍ^２、またオン抵抗は３ｍΩｃｍ^２となった。また、電源電圧３００Ｖ、主電流密度１５０Ａ／ｃｍ^２の条件においてターンオフ時間は１０ナノ秒となり非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減することができる。
【００３９】
一方、従来技術によるＳＩＴでは同じ耐圧８００Ｖで比較すると、オン抵抗は３ｍΩｃｍ^２前後と同等であった。しかし、同条件におけるターンオフ時間は、ゲート電極界面に寄生する大きな接触抵抗の影響を受けて約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分を占めるトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。
【００４０】
ここで、本発明によりターンオフ時間を１０ｎｓｅｃと大幅に短縮できた理由は、ｐ型拡散領域１０６ａ、１０６ｂと埋め込みゲート電極１０７ａ、１０７ｂとの接触抵抗を大幅に低減し、トレンチゲートを用いた充放電を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチゲート型ＳＩＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることができるのである。
【００４１】
また、本実施形態の素子構造の他の特徴は、トレンチ１０４ａ、１０４ｂの側面に絶縁層として酸化膜１１５が形成されており、トレンチ１０４ａ、１０４ｂの底面には選択的にｐ型拡散領域（ゲート領域）１０６ａ、１０６ｂが露呈し、このゲート領域１０６ａ、１０６ｂに選択的にＡｌ膜１１６が形成されている点である。かかる構造では、Ａｌ膜１１６／多結晶シリコン１１７からなる埋め込みゲート電極１０７ａ、１０７ｂは、トレンチ１０４ａ、１０４ｂの側面には直接接することは無く、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに直接コンタクトしている。即ち、埋め込みゲート電極１０７ａ、１０７ｂは酸化膜１１５に対して自己整合的に形成されているので、トレンチ１０４ａ、１０４ｂの底面の中心領域に正確に位置する。従って、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに対して選択的にゲート電位を印加することができ、トレンチ１０４ａ、１０４ｂの側面に対しては酸化膜１１５が存在するため直接ゲート電位が印加されない。このため、トレンチ１０４ａ、１０４ｂの底面の角部に隣接して位置するゲート領域１０６ａ、１０６ｂの部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接するＮ型高抵抗層１０２内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。
【００４２】
なお、上で述べた発明は静電誘導サイリスタにも適用できる。静電誘導サイリスタの場合、図１においてＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板１０１の導電型をＰ型にすればよい。
【００４３】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わるトレンチベース型のバイポーラトランジスタ（以下ＢＪＴと略す。）の構成を示す断面図である。本実施形態において、第一導電型としてＮ型を、また第二導電型としてＰ型を用いた。
【００４４】
最初に、不純物濃度１×１０^１９ｃｍ^−３、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）２０１上にエピタキシャル成長法により不純物濃度５×１０^１５ｃｍ^−３、厚さ１０μｍのＮ型高抵抗ＳｉＣ層２０２、不純物濃度３×１０^１７ｃｍ^−３、厚さ１μｍのＰ型ＳｉＣ層２０３、及び不純物濃度１×１０^１９ｃｍ^−３、厚さ１μｍのＮ型低抵抗ＳｉＣ層２０４を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、Ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウム等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗ＳｉＣ層２０４を形成するかわりにＮ型高抵抗ＳｉＣ層２０３の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜４００ｋｅＶ、総ドーズ２×１０^１５ｃｍ^−２の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．７μｍの領域に不純物濃度１×１０^１９ｃｍ^−３のＮ型低抵抗領域を形成してもよい。また、Ｐ型ＳｉＣ層２０３についても同様にアルミ、又はボロン等を用いてイオン注入により形成してもよい。
【００４５】
次に、Ｎ型低抵抗層２０４の表面に第１の実施形態と同様にシリコン酸化膜（図示せず。）を形成する。その後、この酸化膜の表面にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、このレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理により、Ｎ型低抵抗層２０４を貫通し、底部がＰ型層２０３に達するトレンチ２０５ａ、２０５ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ２０５ａ、２０５ｂの形成により、Ｎ型低抵抗層２０４はストライプ状のソース領域２０６ａ、２０６ｂ、２０６ｃにパターニングされる。
【００４６】
次に、レジストを除去した後、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの内部に酸化膜（図示せず。）を形成する。ＲＩＥ等の異方性エッチングによりトレンチ２０５ａ、２０５ｂの底部の酸化膜を除去する。これにより以下に続く工程のイオン注入マスクが形成される。
【００４７】
そして、このイオン注入マスクを介して、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの底部に露出したＰ型層２０３に対して^２７Ａｌ^＋の選択イオン注入を行う。^２７Ａｌ^＋は、基板温度Ｔｓｕｂ＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥａｃｃ＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０^１５ｃｍ^−２の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０^２０ｃｍ^−３の^２７Ａｌ^＋注入層が形成される。
【００４８】
その後、第１の実施形態と同様に基板上の酸化膜をすべて除去し、基板温度Ｔｓｕｂ＝１６００℃程度の活性化熱処理により、選択的にｐ型拡散領域２０７ａ、２０７ｂを形成する。このｐ型拡散領域２０７ａ、２０７ｂはトレンチベース型ＢＪＴのベースコンタクト領域である。
【００４９】
次に、基板表面及びトレンチ２０５ａ、２０５ｂの内部に第１の実施形態と同様に酸化膜を形成し、トレンチ間のメサの上にフォトリソグラフィ技術によりレジストをパターニングする。次にパターニングされたレジスト（図示せず。）をエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりトレンチ２０５ａ、２０５ｂの底部の上記酸化膜を除去する。その後、トレンチ２０５ａ、２０５ｂの内部にＭＯＣＶＤ法によりＡｌ膜２１６を５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで選択的に形成する。さらに、このＡｌ膜２１６の上に例えばボロン添加の多結晶シリコン２１７をＣＶＤ法で堆積する。そして、ＣＭＰにより酸化膜が露出するまで平坦化し、Ａｌ膜２１６／多結晶シリコン２１７をトレンチ２０５ａ、２０５ｂの内部に埋め込み、埋め込みベース電極２０８ａ、２０８ｂを形成する。ここで、多結晶シリコンの代わりにＷ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて用いても良い。
【００５０】
そして、酸化膜の上にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、このレジストをパターニングする。その後、パターニングされたレジストをエッチングマスクとして用い、上記酸化膜を選択的にエッチングし、エミッタコンタクトホールを開口し、エミッタ領域２０６ａ、２０６ｂの一部を露出させる。酸化膜のパターニングはＲＩＥを用いればよい。その後、基板表面全体をレジストでカバーして、低抵抗ＳｉＣ基板２０１の裏面に存在する薄い酸化膜を希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。その後ｎ型低抵抗ＳｉＣ基板２０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、コレクタ電極２０９を形成する。
【００５１】
次に、基板表面のレジストを除去して、今度は基板表面全体にＴｉ膜を約１μｍの厚さで蒸着する。Ｔｉ膜の代わりにＡｌ，Ｍｏ等の金属、又は各種の金属シリサイドを使用してもよい。さらに、Ｔｉ膜の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、エミッタ領域２０６ａ、２０６ｂの上部にレジストが残るようにレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、Ｔｉ膜をエッチングし、Ｔｉ膜をエミッタ領域２０６ａ、２０６ｂの上部に選択的に残し、エミッタ電極２１０ａ、２１０ｂ、２１０ｃを形成する。
【００５２】
次に、基板温度Ｔｓｕｂ＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、エミッタ電極２１０ａ、２１０ｂ、２１０ｃ、コレクタ電極２０９、埋め込みベース電極２０８ａ、２０８ｂのオーミック接触を良好なものにする。これでトレンチベース型ＢＪＴの概略工程は、終了する。
【００５３】
ただし、上記の埋め込みベース電極２０８ａ、２０８ｂの作製工程において、Ａｌ膜２１６を１００ｎｍより厚く形成すると、９５０℃前後のオーミックシンター時にＡｌ膜の凝集現象、表面荒れ、またはＡｌ膜中の巣の発生が引き起こされてしまう。その結果、複数にパターニング若しくは分割されたベースコンタクト領域２０７ａ、２０７ｂに均一且つ高速なベース信号が伝達されないため、高速なスイッチング動作を行うことができない。従って、高速なスイッチング動作を実現するためには、上述のごとくＭＯＣＶＤ法によりＡｌ膜をトレンチの底部にのみ選択的に必要十分な膜厚、５〜１００ｎｍ、望ましくは１０〜８０ｎｍ程度の厚さで形成することが重要となる。
【００５４】
また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチベース側壁面、ベースの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは十分な配慮が必要である。これに関しては第１の実施形態の場合と同様であるため、ここでは説明は省略する。
【００５５】
以上のように製造したトレンチベース型ＢＪＴの電気的特性を評価した結果は以下の通りである。耐圧１６００Ｖのトレンチゲート型ＢＪＴで、ベース電流１００ｍＡ及びコレクタ電圧１２００Ｖ印加時のリーク電流は１×１０^−６Ａ／ｃｍ^２、またオン抵抗は７ｍΩｃｍ^２となった。また、電源電圧５００Ｖ、主電流密度１５０Ａ／ｃｍ^２の条件においてターンオフ時間は３０ナノ秒と非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減することができる。
【００５６】
一方、従来技術によるＢＪＴでは同じ耐圧１６００Ｖで比較すると、オン抵抗は８ｍΩｃｍ^２前後と同等であった。しかし、同条件におけるターンオフ時間は、ベース電極界面に寄生する大きな接触抵抗の影響を受けてベース電流の排出が円滑且つ高速に行われないため約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分に相当するトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。
【００５７】
ここで、本発明によりターンオフ時間を３０ｎｓｅｃと大幅に短縮できた理由は、ｐ型拡散領域２０７ａ、２０７ｂと埋め込みベース電極２０８ａ、２０８ｂとの接触抵抗を大幅に低減し、ベース電流の注入及び排出を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチベース型ＢＪＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることができるのである。
【００５８】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるトレンチゲート型横型静電誘導トランジスタ（以下横型ＳＩＴと略す。）の構成を示す断面図である。本実施形態の横型ＳＩＴと第１の実施形態のＳＩＴとの異なる点は、ドレイン電極を基板裏面にではなくエピタキシャル成長等により形成されたＮ型高抵抗層の表面に形成している点である。
【００５９】
即ち、本実施形態では、Ｎ型高抵抗層１０２上にエピタキシャル法等によりＮ型低抵抗層１０３を形成する第１の実施形態とは異なり、Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）３０１上のＮ型高抵抗ＳｉＣ層３０２表面の所定の領域に対して燐あるいは窒素又はその両方を選択的にイオン注入することによりＮ型領域を形成し、このＮ型領域からストライプ状のＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する。このＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する方法として、第１の実施形態に示した方法を適用することができ、ｐ型ＳｉＣ拡散領域（ゲート領域）３０６ａ、３０６ｂと、シリコン酸化膜３１５と、Ａｌ膜３１６／多結晶シリコン３１７からなるゲート電極３０９ａ、３０９ｂも、第１の実施形態と同様の方法により形成する。
【００６０】
また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃが形成された側と同じ側のＮ型高抵抗ＳｉＣ層３０２の表面には、ゲート領域３０６ａ、３０６ｂから一定距離はなれた位置に、ｎ型ドレイン領域３０８を形成する。また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃとｎ型ドレイン領域３０８との間には、１個又はそれ以上のｐ型電界緩和領域３０７ａ、３０７ｂをゲート領域３０６ａ、３０６ｂに並行して設けている。このｐ型電界緩和領域３０７ａ、３０７ｂは、ゲート領域３０６ａ、３０６ｂ端部の電界集中を緩和するものである。
【００６１】
次に、酸化膜３１５上にレジストマスクを形成し、ソースコンタクトホール及びドレインコンタクトホールを開口した後、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃ上にそれぞれソース電極３１０ａ、３１０ｂ、３１０ｃを、ｎ型ドレイン領域３０８上にドレイン電極３１１を形成する。ここで、ドレイン電極３１１はゲート電極３０９ａ、３０９ｂから所定の距離を隔てて、ゲート電極３０９ａ、３０９ｂに並行して形成することが望ましい。上記した以外の構成及び工程は、図１に示す第１の実施形態のＳＩＴと基本的に同じである。以上で横型ＳＩＴを完成する。
【００６２】
横型ＳＩＴでは、ソース電極とドレイン電極とが同じ面に設けられているため、モノシリックＩＣとして同一半導体チップ上に集積化するのが容易である。また、ハイブリッドＩＣ等に組み込んで用いる場合にも配線作業が簡単となる。また、ドレイン電極が個々の半導体装置に設けられているため、表面配線や接続の自由度が増すことになり、設計が容易となる。かかる横型ＳＩＴにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることができる。
【００６３】
（その他の実施形態）
上記のように、第１から第３の実施形態により本発明を開示したが、この開示の一部をなす論述及び図面はこの発明を限定するものではなく、この開示から当業者は様々な実施形態に対して本発明を適用することが可能である。
【００６４】
例えば、既に述べた第１から第３の実施形態の説明においては、トレンチあるいは表面に形成する絶縁膜としてシリコン酸化膜を用いたが、これ以外に酸化タンタル（Ｔａ_２Ｏ_５）、窒化珪素（Ｓｉ_３Ｎ_４）、窒化アルミニウム（ＡｌＮ）といった他の絶縁膜を用いてもよい。
【００６５】
また、トレンチゲート型の静電誘導トランジスタや静電誘導サイリスタ、トレンチベース型のバイポーラトランジスタ以外の素子、例えば、ジャンクションバリアショットキーダイオード（ＪＢＳ）に対しても本発明を適用することができ、この場合、第１の実施形態におけるソース領域の代わりにショットキーコンタクト領域を、またゲート領域の代わりにＰ型制御領域をそれぞれ設け、Ｐ型制御領域に設けたＰ型制御電極とショットキーコンタクト電極とを短絡した構造とすればよい。即ち、図７に示すように、このダイオードは、Ｎ型高抵抗ＳｉＣ層４０２と、Ｎ型高抵抗ＳｉＣ層４０２の一方の面に部分的に設けられＮ型高抵抗ＳｉＣ層４０２とショットキー接合をなすアノード電極４０９ａ、４０９ｂ、４０９ｃと、アノード電極４０９ａ、４０９ｂ、４０９ｃを挟んでＮ型高抵抗ＳｉＣ層４０２に設けられたトレンチ４０４ａ、４０４ｂと、トレンチ４０４ａ、４０４ｂの底面に設けられたｐ型ＳｉＣ拡散領域（制御領域）４０６ａ、４０６ｂと、トレンチ４０４ａ、４０４ｂの側面に設けられたシリコン酸化膜パターン４１１と、Ｎ型高抵抗ＳｉＣ層４０２の他方の面に設けられＮ型高抵抗ＳｉＣ層４０２よりも低抵抗のＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）４０１と、ｐ型ＳｉＣ拡散領域（制御領域）上に選択的に形成されたアルミニウムを主成分とする層４１６と金属層４１７との積層構造を有しアノード電極４０９ａ、４０９ｂ、４０９ｃと電気的に接続された制御電極４０７ａ、４０７ｂと、Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）４０１に設けられたカソード電極４０８とを備えるものである。かかるダイオードは、第１の実施形態で述べた方法を用いて作製することが可能である。上記ダイオードにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得ると同時に、インバータ回路等に用いた場合にはダイオードの逆回復時の損失を大幅に引き下げることができる。
【００６６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００６７】
【発明の効果】
本発明によれば、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるトレンチゲート型の静電誘導トランジスタの構成を示す断面図。
【図２】第１の実施形態の静電誘導トランジスタを製造する方法を示す工程断面図。
【図３】図２に続く工程断面図。
【図４】図３に続く工程断面図。
【図５】本発明の第２の実施形態に係わるトレンチベース型のバイポーラトランジスタの構成を示す断面図。
【図６】本発明の第３の実施形態に係わるトレンチゲート型横型静電誘導トランジスタの構成を示す断面図。
【図７】本発明のその他の実施形態に係わるジャンクションバリアショットキーダイオードの構成を示す断面図。
【符号の説明】
１０１Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板
１０２Ｎ型高抵抗ＳｉＣ層
１０３Ｎ型低抵抗ＳｉＣ層
１０４ａ、１０４ｂトレンチ
１０５ａ、１０５ｂ、１０５ｃソース領域
１０６ａ、１０６ｂｐ型ＳｉＣ拡散領域（ゲート領域）
１０７ａ、１０７ｂゲート電極
１０８ドレイン電極
１０９ａ、１０９ｂ、１０９ｃソース電極
１１１シリコン酸化膜
１１２レジスト
１１３イオン注入マスク
１１４ ^２７Ａｌ^＋注入層
１１５シリコン酸化膜
１１６Ａｌ膜
１１７多結晶シリコン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high voltage semiconductor device and a method for manufacturing the same, and more particularly to a high voltage semiconductor device such as an electrostatic induction transistor and a diode for power control and a method for manufacturing the same.
[0002]
[Prior art]
Silicon carbide (SiC) is expected as a next-generation power device material. Compared to Si, SiC has excellent physical properties such as a band gap of 3 times, a breakdown electric field strength of about 10 times, and a thermal conductivity of about 3 times. By utilizing these characteristics, ultra-low loss and high temperature operation are possible. Possible power devices can be realized.
[0003]
There are various high voltage semiconductor devices using such SiC characteristics. For example, an electrostatic induction transistor (hereinafter abbreviated as SIT) is known. SIT is an element having excellent characteristics, but the trench gate type is particularly excellent in switching characteristics. As a trench gate type SIT using SiC, there is one described in Patent Document 1.
[0004]
[Patent Document 1]
JP-A-9-172187 (FIG. 1 etc.)
[0005]
[Problems to be solved by the invention]
The trench gate type SIT described in Patent Document 1 has the following problems. That is, a large band discontinuity occurs between the trench gate electrode and the p-type SiC (gate region) provided at the bottom of the trench. ^-2 Ω · cm ² The above contact resistance will occur. Such a large contact resistance increases the charge / discharge time constant RC of the gate region, which hinders the speeding up of SIT switching.
[0006]
Here, when an inverter circuit, which is a typical application device of a power device, is considered, generally, about half of the power loss is occupied by the switching loss of the transistor. That is, unless a high-speed switching operation of the transistor can be realized, an inverter circuit or the like cannot sufficiently achieve a low loss utilizing the physical properties of SiC.
[0007]
The contact resistance described above is also present in other elements such as trench-based bipolar transistors and junction barrier Schottky diodes (JBS), and is a problem in realizing a high-speed switching operation.
[0008]
The present invention has been made in view of the above-described problems, and provides a high voltage semiconductor device capable of obtaining excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC and greatly reducing switching loss. It aims at providing the manufacturing method.
[0009]
[Means for Solving the Problems]
(Constitution)
In order to solve the above problems, the present invention adopts the following configuration.
[0010]
A first high breakdown voltage semiconductor device according to the present invention includes a first conductive type high resistance silicon carbide layer and a partial resistance provided on one surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer. A first conductivity type first silicon carbide layer, a trench provided in the high resistance silicon carbide layer across the first silicon carbide layer, and a second conductivity type provided at the bottom of the trench. A second silicon carbide layer; an insulating layer pattern provided on a side surface of the trench; and a third silicon carbide provided on the other surface of the high-resistance silicon carbide layer and having a lower resistance than the high-resistance silicon carbide layer A gate electrode having a layer mainly composed of aluminum selectively formed on the second silicon carbide layer, a source electrode provided on the first silicon carbide layer, and the third electrode And a drain electrode provided on the silicon carbide layer.
[0011]
A second high breakdown voltage semiconductor device of the present invention includes a high conductivity silicon carbide layer of a first conductivity type and a partial resistance provided on one surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer. A first silicon carbide layer of the first conductivity type, a trench provided in the high resistance silicon carbide layer across the first silicon carbide layer, and a second conductivity type provided on the bottom surface of the trench. A second silicon carbide layer; an insulating layer pattern provided on a side surface of the trench; and the one surface of the high resistance silicon carbide layer provided apart from the first silicon carbide layer and the high resistance carbonization. A main component is a third silicon carbide layer having a lower resistance than the silicon layer, a source electrode provided on the first silicon carbide layer, and aluminum selectively formed on the second silicon carbide layer. And a drain electrode provided on the third silicon carbide layer. Characterized by comprising an electrode.
[0012]
In the first and second high voltage semiconductor devices of the present invention, the third silicon carbide layer is preferably of a first conductivity type, and the high voltage semiconductor device is preferably an electrostatic induction transistor. The third silicon carbide layer is preferably of a second conductivity type, and the high voltage semiconductor device is preferably an electrostatic induction thyristor.
[0013]
A third high breakdown voltage semiconductor device of the present invention includes a first conductivity type high resistance silicon carbide layer and a second conductivity type first silicon carbide layer provided on one surface of the high resistance silicon carbide layer. Sandwiching the second silicon carbide layer between the first conductivity type second silicon carbide layer partially provided on the first silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer; A trench having a bottom portion reaching the first silicon carbide layer, an insulating layer pattern provided on a side surface of the trench, and a second resistor having a lower resistance than the high resistance silicon carbide layer provided on the bottom surface of the trench. A second conductivity type third silicon carbide layer; a first conductivity type fourth silicon carbide layer provided on the other surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer; An emitter electrode provided on the second silicon carbide layer and selectively formed on the third silicon carbide layer Characterized by comprising a base electrode having a layer mainly containing aluminum that is, a fourth collector electrode provided on the silicon carbide layer.
[0014]
A fourth high voltage semiconductor device of the present invention includes a high conductivity silicon carbide layer of a first conductivity type and a partially provided on one surface of the high resistance silicon carbide layer and the Schottky junction with the high resistance silicon carbide layer. A first electrode comprising: a trench provided in the high resistance silicon carbide layer across the first electrode; a first silicon carbide layer of a second conductivity type provided on a bottom surface of the trench; An insulating layer pattern provided on a side surface of the trench; a second silicon carbide layer of a first conductivity type provided on the other surface of the high-resistance silicon carbide layer and having a lower resistance than the high-resistance silicon carbide layer; A control electrode having a layer mainly composed of aluminum selectively formed on the first silicon carbide layer and electrically connected to the first electrode; and provided on the second silicon carbide layer And a second electrode formed.
[0015]
In the first to fourth high-voltage semiconductor devices of the present invention, the main surface of the high-resistance silicon carbide layer is a [0001] plane, and the sidewall surface of the trench is a [11-20] plane, or [1 -100] is preferable. In this case, it is preferable that the trench has a stripe shape, and the longitudinal direction thereof is either the <1-100> direction axis or the <11-20> direction axis.
[0016]
The first high breakdown voltage semiconductor device manufacturing method of the present invention has a structure in which a first silicon carbide layer and a high-conductivity silicon carbide layer of a first conductivity type having a higher resistance than the first silicon carbide layer are stacked. And forming a second conductivity type second silicon carbide layer having a resistance lower than that of the high resistance silicon carbide layer on a surface of the high resistance silicon carbide layer opposite to the first silicon carbide layer. Forming a trench, forming a trench extending from the surface of the second silicon carbide layer to the high resistance silicon carbide layer, and forming a second conductivity type third silicon carbide layer on the bottom of the trench. And a step of forming an insulating layer pattern on a side surface of the trench, and a step of selectively forming a film mainly composed of aluminum on the third silicon carbide layer exposed from the insulating layer pattern by vapor deposition. And providing a source electrode on the second silicon carbide layer, A film mainly containing aluminum is provided a gate electrode, characterized by comprising the step of providing a drain electrode on the first silicon carbide layer.
[0017]
According to the second method of manufacturing a high breakdown voltage semiconductor device of the present invention, the first conductivity type first carbonization having a lower resistance than the high resistance silicon carbide layer is provided on one surface of the first conductivity type high resistance silicon carbide layer. A step of selectively forming a silicon layer, a step of forming a trench from the surface of the first silicon carbide layer to the high resistance silicon carbide layer, and a second conductivity type second carbonization on the bottom surface of the trench. A step of forming a silicon layer, a step of forming an insulating layer pattern on a side surface of the trench, and a film containing aluminum as a main component by vapor deposition on the second silicon carbide layer exposed from the insulating layer pattern. A step of selectively forming, and a third silicon carbide layer having a resistance lower than that of the high-resistance silicon carbide layer, spaced from the first silicon carbide layer on the one surface of the high-resistance silicon carbide layer. Forming the first silicon carbide layer on the first silicon carbide layer; Providing electrodes, the aluminum gate electrode provided on the film mainly containing, characterized by comprising the step of providing a drain electrode on the third silicon carbide layer.
[0018]
The third high breakdown voltage semiconductor device manufacturing method of the present invention includes a first conductivity type first silicon carbide layer, a first conductivity type high resistance silicon carbide layer having a higher resistance than the first silicon carbide layer, and Forming a structure in which a second conductive type second silicon carbide layer is formed on a surface of the high-resistance silicon carbide layer opposite to the first silicon carbide layer; and Forming a third silicon carbide layer of a first conductivity type having a lower resistance than the high resistance silicon carbide layer on the second silicon carbide layer, and the second silicon carbide layer from the surface of the third silicon carbide layer; Forming a trench leading to the silicon carbide layer; forming a fourth conductivity type fourth silicon carbide layer having a lower resistance than the second silicon carbide layer on the bottom of the trench; and a side surface of the trench Forming an insulating layer pattern on the insulating layer pattern, and the fourth silicon carbide layer exposed from the insulating layer pattern Selectively forming a film containing aluminum as a main component by vapor deposition, providing an emitter electrode on the third silicon carbide layer, providing a base electrode on the film containing aluminum as a main component, and And a step of providing a collector electrode on one silicon carbide layer.
[0019]
According to a fourth method of manufacturing a high breakdown voltage semiconductor device of the present invention, a first conductivity type first silicon carbide layer and a first conductivity type high resistance silicon carbide layer having a higher resistance than the first silicon carbide layer are provided. , A step of forming a trench on the surface of the high-resistance silicon carbide layer opposite to the first silicon carbide layer, and a second conductivity type second layer on the bottom surface of the trench. Forming a silicon carbide layer, forming an insulating layer pattern on the side surface of the trench, and forming the second silicon carbide layer exposed from the insulating layer pattern with aluminum as a main component by vapor deposition. Forming a film selectively; forming a first electrode that forms a Schottky junction with the high-resistance silicon carbide layer in the high-resistance silicon carbide layer adjacent to the trench; Electrically connected to the first electrode above Forming a control electrode, characterized by comprising the step of forming a second electrode on the first silicon carbide layer.
[0020]
In this specification, when expressing the plane and direction axis of a hexagonal silicon carbide single crystal layer or substrate, the expression content with a bar on the required number should be adopted. Regardless, because there are restrictions on the expression means, instead of attaching a bar on the required number, a minus sign (minus sign) is added in front of the required number, for example, [11-20] plane, < Expressions such as 1-100> direction axis are used. The minus sign (minus sign) in this case has exactly the same meaning as the bar, and means that a bar is added to the immediately following number.
[0021]
(Function)
According to the present invention, since the film mainly composed of aluminum is selectively formed with respect to the silicon carbide region of one conductivity type at the bottom of the trench, the contact resistance with an electrode such as a buried gate electrode is greatly increased. The charge / discharge using a trench gate or the like can be performed smoothly and at high speed. Therefore, in trench gate type SIT, trench base type bipolar transistor, etc., it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC, and to greatly reduce switching loss.
[0022]
In addition, an insulating layer pattern is formed on the side surface of the trench, and a film mainly composed of aluminum is selectively (self-aligned) formed in one conductivity type silicon carbide region of the bottom surface of the trench. A gate potential can be selectively applied to the silicon carbide region. On the other hand, the gate potential is not directly applied to the side surface of the trench because an insulating film pattern exists. For this reason, the gate voltage can be preferentially applied to the silicon carbide region portion located adjacent to the corner portion of the bottom surface of the trench, and the depletion layer in the high resistance silicon carbide layer adjacent to the portion extends. Therefore, switching characteristics can be improved.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0024]
(First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of a trench gate type static induction transistor (hereinafter abbreviated as SIT) according to the first embodiment of the present invention. In the present embodiment, the N type is used as the first conductivity type, and the P type is used as the second conductivity type.
[0025]
First, impurity concentration 1 × 10 ¹⁹ cm ^-3 On an N-type low resistance hexagonal silicon carbide (SiC) substrate (or layer) 101 having a thickness of 300 μm, an impurity concentration of 5 × 10 5 is formed by epitaxial growth. ¹⁵ cm ^-3 N-type high resistance SiC layer 102 having a thickness of 8 μm and an impurity concentration of 5 × 10 ¹⁸ cm ^-3 ~ 1x10 ²⁰ cm ^-3 Then, an N-type low-resistance SiC layer 103 having a thickness of 0.3 to 1 μm is sequentially formed. However, although nitrogen is used as the N-type impurity here, another impurity such as phosphorus may be used. Moreover, you may use both impurities simultaneously. Instead of forming the N-type low resistance layer, phosphorus or nitrogen is applied to the surface of the N-type high resistance layer 102 at an acceleration energy of 10 to 200 keV and a total dose of 5 × 10 at a substrate temperature of about 500 ° C. ¹⁵ cm ^-2 Then, the multi-stage ion implantation is selectively performed under the following conditions, and then an impurity concentration of 1 × 10 is applied to a region having a depth of about 0.3 μm from the surface by activation heat treatment at about 1600 ° C. ²⁰ cm ^-3 N-type low-resistance regions may be formed.
[0026]
Next, a silicon oxide film 111 is formed on the surface of the N-type low resistance layer 103. Thereafter, a resist 112 is spin-coated on the surface of the oxide film 111, and the resist 112 is patterned by a photolithography technique as shown in FIG. As shown in FIG. 2B, the patterned resist 112 is used as an etching mask, and as shown in FIG. 2B, the N-type low resistance layer 103 is penetrated by anisotropic etching such as RIE and subsequent smoothing treatment in the trench by CDE or the like. Then, trenches 104a and 104b whose bottoms reach the N-type high resistance layer 102 are formed. Although only two trenches are shown in the drawing, there are more trenches. By forming the trenches 104a and 104b, the N-type low resistance layer 103 is patterned into the striped source regions 105a, 105b, and 105c. Here, for example, the width of the mesa between the trenches is 2 μm, and the width of the trench is 0.6 μm.
[0027]
Then, after removing the resist 112, a silicon oxide film 113 is formed inside the trenches 104a and 104b, as shown in FIG. Thereafter, the oxide film 113 at the bottom of the trenches 104a and 104b is removed by anisotropic etching such as RIE. At the same time, the oxide film 113 on the mesa between the trenches is also removed, but the underlying oxide film 111 and the oxide film on the side walls of the trench remain. Thereby, the ion implantation mask 113A in the following process is formed.
[0028]
Next, as shown in FIG. 3A, the N-type high resistance layer 102 exposed at the bottom portion is passed through the ion implantation mask 113A. ²⁷ Al ⁺ Selective ion implantation is performed. ²⁷ Al ⁺ Substrate temperature Tsub = room temperature to 700 ° C., here about 500 ° C., acceleration energy Eacc = 10 to 150 keV, total dose Φ = 2 × 10 ¹³ cm ^-2 Multistage injection under the conditions of As a result, an impurity concentration of 1 × 10 4 is formed in a region having a depth of 0.3 μm from the surface. ¹⁸ cm ^-3 of ²⁷ Al ⁺ An injection layer 114 is formed.
[0029]
Thereafter, oxide film 113A is removed, and p-type diffusion regions 106a and 106b are selectively formed as shown in FIG. 3B by activation heat treatment at a substrate temperature Tsub = 1600 ° C. The p-type SiC diffusion regions 106a and 106b are gate regions of a trench gate type SIT.
[0030]
Next, a silicon oxide film 115 is formed on the substrate surface and in the trenches 104a and 104b. Further, a resist is patterned on the mesa between the trenches by photolithography. Next, using a patterned resist (not shown) as an etching mask, the oxide film 115 at the bottom of the trenches 104a and 104b is removed by anisotropic etching such as RIE. A silicon oxide film 115 is formed on the substrate surface and in the trenches 104a and 104b, and a silicon nitride film is further formed on the silicon oxide film 115, and this silicon nitride film is anisotropically etched (silicon nitride with respect to the silicon oxide film). The film is selectively left on the sidewalls of the trenches 104a and 104b by using the resist mask and then etched using the resist mask (the condition in which the etching selectivity of the silicon oxide film to the silicon nitride film is high). .), The oxide film 115 at the bottom of the trenches 104a and 104b may be removed. According to this method, it is possible to reliably leave an insulating film on the side walls of the trenches 104a and 104b in a self-aligning manner. The same applies to the embodiments described later.
[0031]
Next, the resist (not shown) used as an etching mask is removed, and then the Al film 116 is selectively formed in the trenches 104a and 104b by MOCVD with a thickness of about 5 to 100 nm, preferably about 10 to 80 nm. Form. Further, for example, boron-doped polycrystalline silicon 117 is deposited on the Al film 116 by a CVD method. Then, planarization is performed by CMP until the oxide film is exposed, and the Al film 116 / polycrystalline silicon 117 is buried in the trenches 104a and 104b as shown in FIG. 4A to form buried gate electrodes 107a and 107b. To do. Here, instead of polycrystalline silicon, a metal such as W or Cu, a metal silicide such as W silicide, or a combination thereof may be used.
[0032]
Then, a resist (not shown) is spin-coated on the oxide film 115, and the resist is patterned by a photolithography technique. After that, using the patterned resist as an etching mask, the oxide film 115 is selectively etched to open source contact holes and expose part of the source regions 105a and 105b. For the patterning of the oxide film 115, RIE or the like may be used. Thereafter, the entire surface of the substrate is covered with a resist, and a thin oxide film existing on the back surface of the low-resistance SiC substrate 101 is etched with diluted hydrofluoric acid (HF) or buffered HF. On the back surface of the n-type low-resistance SiC substrate 101, a Ni film is deposited to a thickness of about 1 μm to form a drain electrode 108 (FIG. 4B).
[0033]
Next, after removing the resist on the substrate surface, a Ti film is deposited to a thickness of about 1 μm on the entire substrate surface. Instead of the Ti film, a metal such as Al or Mo, or various metal silicides may be used. Next, a resist is spin-coated on the Ti film. Then, the resist is patterned by photolithography so that the resist remains on the source regions 105a and 105b. Using the patterned resist as an etching mask, the Ti film is etched, and as shown in FIG. 4B, the Ti film is selectively left on the source regions 105a and 105b, and the source electrodes 109a, 109b, and 109c are formed. Form.
[0034]
Next, a sintering process is performed at a substrate temperature Tsub = 800 to 1100 ° C., for example, 950 ° C. for about 5 minutes to improve the ohmic contact between the source electrodes 109a, 109b and 109c, the drain electrode 108, and the gate electrodes 107a and 107b. In particular, the Al used for the gate electrode is the p-type SiC ( ²⁷ Al ⁺ An Al spike is generated for the injection layer 114), which functions as a field emitter. As a result, the contact resistance at the gate electrode interface can be greatly reduced. Thus, the outline process of the trench gate type SIT is completed.
[0035]
However, if the Al film 116 is formed to be thicker than 100 nm in the manufacturing process of the buried gate electrodes 107a and 107b, the Al film aggregation phenomenon, surface roughness, or formation of nests in the Al film occurs during ohmic sintering at around 950 ° C. Is caused. As a result, since a uniform and high-speed signal is not transmitted to the gate regions 106a and 106b patterned or divided into a plurality of portions, a high-speed switching operation cannot be performed. Therefore, in order to solve this problem and realize high-speed switching operation, the Al film is selectively necessary and sufficient only at the bottom of the trench by the MOCVD method as described above, 5 to 100 nm, preferably 10 to 10 nm. It is important to form with a thickness of about 80 nm. If the MOCVD method is not used, it is impossible to uniformly form an Al thin film with a predetermined film thickness on the bottom of the fine trench having a width of 0.6 μm.
[0036]
Further, it is desirable to consider the setting of the main surface of the hexagonal silicon carbide (SiC) substrate, the trench gate side wall surface, and the longitudinal direction of the gate from the viewpoint of selective formation of the Al film. For example, when the [0001] plane is set as the main surface of the substrate, either the [11-20] plane or the [1-100] plane is used as the trench gate side wall, and the side wall is used as the longitudinal direction of the gate. Correspondingly, it is desirable to select either the <1-100> direction axis (in the case of [11-20] plane) or the <11-20> direction axis (in the case of [1-100] plane). .
[0037]
The reason is that the flatness of the trench gate sidewall formed by RIE and subsequent CDE process strongly depends on the plane orientation. In the case of the {11-20} plane or [1-100] plane, the root mean square Rms of the surface roughness is about 0.3 nm under the optimized CDE condition, and the insulation formed on this plane The root mean square Rms of the surface roughness of the film is also very high at around 0.5 nm reflecting the flatness of the base. When such a highly flat insulating film is formed on the trench side wall, the probability of the formation of Al nuclei on the side wall insulating film can be kept low in the formation of the Al film by the MOCVD method. As a result, an Al film can be formed with good selectivity only on the bottom of the trench. Needless to say, the planes and direction axes mentioned here include equivalent planes and equivalent direction axes.
[0038]
The results of evaluating the electrical characteristics of the trench gate type SIT manufactured as described above are as follows. In a trench gate type SIT with a withstand voltage of 800 V, the leakage current when a gate voltage of −40 V and a drain voltage of 600 V is applied is 1 × 10 ^-6 A / cm ² The on-resistance is 3mΩcm ² It became. Power supply voltage 300V, main current density 150A / cm ² Under these conditions, the turn-off time was 10 nanoseconds, and a very fast switching operation could be obtained. As a result, the switching loss that accounts for about half of the power loss in the inverter circuit can be greatly reduced.
[0039]
On the other hand, in the conventional SIT, when compared with the same withstand voltage of 800 V, the on-resistance is 3 mΩcm. ² It was equivalent to before and after. However, the turn-off time under the same condition is very slow, about 300 nsec, due to the influence of a large contact resistance parasitic on the gate electrode interface. As a result, in an inverter circuit using this, it is difficult to reduce the transistor switching loss that accounts for about half of the power loss, so that the excellent physical properties of silicon carbide cannot be fully utilized after all.
[0040]
Here, the reason why the turn-off time can be greatly shortened to 10 nsec by the present invention is that the contact resistance between the p-type diffusion regions 106a and 106b and the buried gate electrodes 107a and 107b is greatly reduced, and charging / discharging using a trench gate is performed. This is because it has been realized to perform smoothly and at high speed. Therefore, by adopting the configuration as described above, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC in the trench gate type SIT and to greatly reduce the switching loss.
[0041]
Another feature of the element structure of this embodiment is that an oxide film 115 is formed as an insulating layer on the side surfaces of the trenches 104a and 104b, and a p-type diffusion region (gate) is selectively formed on the bottom surfaces of the trenches 104a and 104b. (Regions) 106a and 106b are exposed, and an Al film 116 is selectively formed in the gate regions 106a and 106b. In such a structure, the buried gate electrodes 107a and 107b made of the Al film 116 / polycrystalline silicon 117 do not directly contact the side surfaces of the trenches 104a and 104b, but directly to the gate regions 106a and 106b on the bottom surfaces of the trenches 104a and 104b. I'm in contact. That is, since the buried gate electrodes 107a and 107b are formed in a self-aligned manner with respect to the oxide film 115, the buried gate electrodes 107a and 107b are accurately positioned in the center region of the bottom surfaces of the trenches 104a and 104b. Accordingly, a gate potential can be selectively applied to the gate regions 106a and 106b on the bottom surfaces of the trenches 104a and 104b. Since the oxide film 115 exists on the side surfaces of the trenches 104a and 104b, the gate potential is directly applied. Not applied. For this reason, the gate voltage can be preferentially applied to the portions of the gate regions 106a and 106b located adjacent to the corners of the bottom surfaces of the trenches 104a and 104b, and the N-type high resistance layer adjacent to the portions. Since the extension of the depletion layer in 102 can be made dominant, the switching characteristics can be improved.
[0042]
The invention described above can also be applied to an electrostatic induction thyristor. In the case of an electrostatic induction thyristor, the conductivity type of the N-type low resistance hexagonal silicon carbide (SiC) substrate 101 in FIG.
[0043]
(Second Embodiment)
FIG. 5 is a cross-sectional view showing the configuration of a trench-based bipolar transistor (hereinafter abbreviated as BJT) according to the second embodiment of the present invention. In the present embodiment, the N type is used as the first conductivity type, and the P type is used as the second conductivity type.
[0044]
First, impurity concentration 1 × 10 ¹⁹ cm ^-3 Impurity concentration of 5 × 10 5 on an N-type low resistance hexagonal silicon carbide (SiC) substrate (or layer) 201 having a thickness of 300 μm by epitaxial growth. ¹⁵ cm ^-3 , 10 μm thick N-type high-resistance SiC layer 202, impurity concentration 3 × 10 ¹⁷ cm ^-3 1 μm thick P-type SiC layer 203 and an impurity concentration of 1 × 10 ¹⁹ cm ^-3 Then, an N-type low-resistance SiC layer 204 having a thickness of 1 μm is sequentially formed. However, although nitrogen is used as the N-type impurity here, another impurity such as phosphorus may be used. Further, although boron is used as the P-type impurity, another impurity such as aluminum may be used. Moreover, you may use both impurities simultaneously. Instead of forming the N-type low-resistance SiC layer 204, phosphorus or nitrogen is applied to the surface of the N-type high-resistance SiC layer 203, the acceleration energy is 10 to 400 keV at a substrate temperature of about 500 ° C., and the total dose is 2 × 10. ¹⁵ cm ^-2 Then, multistage ion implantation is selectively performed under the following conditions, and then an impurity concentration of 1 × 10 is applied to a region about 0.7 μm deep from the surface by activation heat treatment at about 1600 ° C. ¹⁹ cm ^-3 N-type low-resistance regions may be formed. Similarly, the P-type SiC layer 203 may be formed by ion implantation using aluminum, boron, or the like.
[0045]
Next, a silicon oxide film (not shown) is formed on the surface of the N-type low resistance layer 204 as in the first embodiment. Thereafter, a resist (not shown) is spin-coated on the surface of the oxide film, and the resist is patterned by a photolithography technique. Then, using the patterned resist as an etching mask, the N-type low-resistance layer 204 is penetrated by anisotropic etching such as RIE and subsequent smoothing treatment in the trench by CDE or the like, and the bottom is the P-type layer 203. Trenches 205a and 205b are formed. Although only two trenches are shown in the drawing, there are more trenches. By forming the trenches 205a and 205b, the N-type low resistance layer 204 is patterned into the striped source regions 206a, 206b and 206c.
[0046]
Next, after removing the resist, an oxide film (not shown) is formed in the trenches 205a and 205b as in the first embodiment. The oxide film at the bottom of the trenches 205a and 205b is removed by anisotropic etching such as RIE. Thereby, an ion implantation mask for the following process is formed.
[0047]
Through this ion implantation mask, the P-type layer 203 exposed at the bottoms of the trenches 205a and 205b is applied to the bottom of the trenches 205a and 205b as in the first embodiment. ²⁷ Al ⁺ Selective ion implantation is performed. ²⁷ Al ⁺ Substrate temperature Tsub = room temperature to 700 ° C., here about 500 ° C., acceleration energy Eacc = 10 to 150 keV, total dose Φ = 2 × 10 ¹⁵ cm ^-2 Multistage injection under the conditions of As a result, an impurity concentration of 1 × 10 4 is formed in a region having a depth of 0.3 μm from the surface. ²⁰ cm ^-3 of ²⁷ Al ⁺ An injection layer is formed.
[0048]
Thereafter, as in the first embodiment, all the oxide films on the substrate are removed, and p-type diffusion regions 207a and 207b are selectively formed by an activation heat treatment at a substrate temperature Tsub = 1600 ° C. The p-type diffusion regions 207a and 207b are the base contact regions of the trench base type BJT.
[0049]
Next, an oxide film is formed on the substrate surface and in the trenches 205a and 205b in the same manner as in the first embodiment, and a resist is patterned on the mesa between the trenches by photolithography. Next, using the patterned resist (not shown) as an etching mask, the oxide film at the bottom of the trenches 205a and 205b is removed by anisotropic etching such as RIE. Thereafter, an Al film 216 is selectively formed in the trenches 205a and 205b by MOCVD with a thickness of about 5 to 100 nm, preferably about 10 to 80 nm. Further, for example, boron-doped polycrystalline silicon 217 is deposited on the Al film 216 by a CVD method. Then, planarization is performed by CMP until the oxide film is exposed, and the Al film 216 / polycrystalline silicon 217 is buried in the trenches 205a and 205b to form buried base electrodes 208a and 208b. Here, instead of polycrystalline silicon, a metal such as W or Cu, a metal silicide such as W silicide, or a combination thereof may be used.
[0050]
Then, a resist (not shown) is spin-coated on the oxide film, and this resist is patterned by a photolithography technique. Then, using the patterned resist as an etching mask, the oxide film is selectively etched to open an emitter contact hole and expose a part of the emitter regions 206a and 206b. RIE may be used for patterning the oxide film. Thereafter, the entire surface of the substrate is covered with a resist, and a thin oxide film existing on the back surface of the low-resistance SiC substrate 201 is etched with diluted hydrofluoric acid (HF) or buffered HF. Thereafter, a Ni film is vapor-deposited with a thickness of about 1 μm on the back surface of the n-type low resistance SiC substrate 201 to form a collector electrode 209.
[0051]
Next, the resist on the substrate surface is removed, and a Ti film is deposited on the entire substrate surface to a thickness of about 1 μm. Instead of the Ti film, a metal such as Al or Mo, or various metal silicides may be used. Further, a resist is spin-coated on the Ti film. Then, the resist is patterned by photolithography so that the resist remains above the emitter regions 206a and 206b. Using the patterned resist as an etching mask, the Ti film is etched, and the Ti film is selectively left on the emitter regions 206a and 206b to form emitter electrodes 210a, 210b, and 210c.
[0052]
Next, a sintering process is performed at a substrate temperature Tsub = 800 to 1100 ° C., for example, 950 ° C. for about 5 minutes to improve the ohmic contact between the emitter electrodes 210a, 210b and 210c, the collector electrode 209, and the buried base electrodes 208a and 208b. . This completes the outline process of the trench-based BJT.
[0053]
However, if the Al film 216 is formed to be thicker than 100 nm in the manufacturing process of the embedded base electrodes 208a and 208b, the Al film aggregation phenomenon, surface roughness, or formation of nests in the Al film occurs during ohmic sintering at around 950 ° C. It will be caused. As a result, a uniform and high-speed base signal is not transmitted to the plurality of patterned or divided base contact regions 207a and 207b, so that a high-speed switching operation cannot be performed. Therefore, in order to realize a high-speed switching operation, as described above, the Al film is selectively necessary and sufficient only at the bottom of the trench by MOCVD, with a thickness of 5 to 100 nm, preferably about 10 to 80 nm. It is important to form.
[0054]
In addition, it is desirable to sufficiently consider the setting of the main surface of the hexagonal silicon carbide (SiC) substrate, the trench base side wall surface, and the longitudinal direction of the base from the viewpoint of selective formation of the Al film. Since this is the same as in the case of the first embodiment, a description thereof is omitted here.
[0055]
The results of evaluating the electrical characteristics of the trench-based BJT manufactured as described above are as follows. With a trench gate type BJT having a withstand voltage of 1600 V, the leakage current when applying a base current of 100 mA and a collector voltage of 1200 V is 1 × 10 ^-6 A / cm ² The on-resistance is 7mΩcm ² It became. Power supply voltage 500V, main current density 150A / cm ² Under these conditions, the turn-off time was 30 nanoseconds, and a very fast switching operation could be obtained. As a result, the switching loss that accounts for about half of the power loss in the inverter circuit can be greatly reduced.
[0056]
On the other hand, BJT according to the prior art has an on-resistance of 8 mΩcm when compared with the same withstand voltage of 1600 V. ² It was equivalent to before and after. However, the turn-off time under the same condition is very slow as about 300 nsec because the base current is not discharged smoothly and at high speed due to the influence of a large contact resistance parasitic on the base electrode interface. As a result, in an inverter circuit using this, it is difficult to reduce the transistor switching loss corresponding to about half of the power loss, so that the excellent physical properties of silicon carbide cannot be fully utilized.
[0057]
Here, the reason why the turn-off time can be greatly shortened to 30 nsec by the present invention is that the contact resistance between the p-type diffusion regions 207a and 207b and the buried base electrodes 208a and 208b is greatly reduced, and the injection and discharge of the base current are reduced. This is because it has been achieved smoothly and at high speed. Therefore, by adopting the configuration as described above, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC in the trench base type BJT, and to greatly reduce the switching loss.
[0058]
(Third embodiment)
FIG. 6 is a cross-sectional view showing the configuration of a trench gate type lateral static induction transistor (hereinafter abbreviated as lateral SIT) according to the third embodiment of the present invention. The difference between the lateral SIT of this embodiment and the SIT of the first embodiment is that the drain electrode is formed not on the back surface of the substrate but on the surface of the N-type high resistance layer formed by epitaxial growth or the like.
[0059]
That is, in this embodiment, unlike the first embodiment in which the N-type low resistance layer 103 is formed on the N-type high resistance layer 102 by an epitaxial method or the like, an N-type low resistance hexagonal silicon carbide (SiC) substrate ( Alternatively, phosphorus or nitrogen or both are selectively ion-implanted into a predetermined region on the surface of the N-type high-resistance SiC layer 302 on the layer 301 to form an N-type region, and stripes are formed from the N-type region. N-type source regions 305a, 305b, and 305c are formed. As a method of forming the N-type source regions 305a, 305b, and 305c, the method described in the first embodiment can be applied. The p-type SiC diffusion regions (gate regions) 306a and 306b, the silicon oxide film 315, and the like. The gate electrodes 309a and 309b made of the Al film 316 / polycrystalline silicon 317 are also formed by the same method as in the first embodiment.
[0060]
In addition, the n-type drain region 308 is located on the surface of the N-type high-resistance SiC layer 302 on the same side as the side where the N-type source regions 305a, 305b, and 305c are formed, at a position away from the gate regions 306a and 306b. Form. One or more p-type field relaxation regions 307a and 307b are provided in parallel with the gate regions 306a and 306b between the N-type source regions 305a, 305b, and 305c and the n-type drain region 308. . The p-type electric field relaxation regions 307a and 307b alleviate the electric field concentration at the ends of the gate regions 306a and 306b.
[0061]
Next, a resist mask is formed over the oxide film 315, and source contact holes and drain contact holes are opened. Then, source electrodes 310a, 310b, and 310c are formed on the N-type source regions 305a, 305b, and 305c, respectively, and n-type drains are formed. A drain electrode 311 is formed over the region 308. Here, the drain electrode 311 is preferably formed in parallel to the gate electrodes 309a and 309b at a predetermined distance from the gate electrodes 309a and 309b. Configurations and processes other than those described above are basically the same as the SIT of the first embodiment shown in FIG. This completes the horizontal SIT.
[0062]
In the lateral SIT, since the source electrode and the drain electrode are provided on the same surface, the monolithic IC can be easily integrated on the same semiconductor chip. In addition, wiring work is also simplified when incorporated in a hybrid IC or the like. Further, since the drain electrode is provided in each semiconductor device, the degree of freedom of surface wiring and connection is increased, and the design is facilitated. In such a lateral SIT as well, it is possible to obtain an excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC as in the first embodiment, and to greatly reduce switching loss.
[0063]
(Other embodiments)
As described above, the present invention has been disclosed by the first to third embodiments. However, the description and drawings which form part of this disclosure do not limit the present invention. The present invention can be applied to the form.
[0064]
For example, in the description of the first to third embodiments already described, the silicon oxide film is used as the insulating film formed on the trench or the surface, but tantalum oxide (Ta ₂ O ₅ ), Silicon nitride (Si ₃ N ₄ ), Other insulating films such as aluminum nitride (AlN) may be used.
[0065]
The present invention can also be applied to devices other than trench gate type static induction transistors, static induction thyristors, and trench base type bipolar transistors, such as junction barrier Schottky diodes (JBS). In this case, a Schottky contact region is provided instead of the source region in the first embodiment, a P-type control region is provided instead of the gate region, and a P-type control electrode and a Schottky contact electrode provided in the P-type control region are provided. A short-circuited structure may be used. That is, as shown in FIG. 7, this diode includes an N-type high-resistance SiC layer 402 and a part of one surface of the N-type high-resistance SiC layer 402, and the N-type high-resistance SiC layer 402 and the Schottky junction. Anode electrodes 409a, 409b, 409c, trenches 404a, 404b provided in the N-type high resistance SiC layer 402 across the anode electrodes 409a, 409b, 409c, and p-type provided in the bottom surfaces of the trenches 404a, 404b SiC diffusion regions (control regions) 406a and 406b, silicon oxide film patterns 411 provided on the side surfaces of trenches 404a and 404b, and N-type high-resistance SiC layer 402 provided on the other surface of N-type high-resistance SiC layer 402 Lower resistance N type low resistance hexagonal silicon carbide (SiC) substrate (or layer) 401 and p type SiC diffusion region (control region) ) Control electrodes 407a and 407b, which have a laminated structure of an aluminum-based layer 416 and a metal layer 417 selectively formed thereon and are electrically connected to anode electrodes 409a, 409b and 409c, and N And a cathode electrode 408 provided on a type low resistance hexagonal silicon carbide (SiC) substrate (or layer) 401. Such a diode can be manufactured using the method described in the first embodiment. In the above diode as well as the first embodiment, by utilizing the physical properties of SiC, an excellent performance of ultra-low on-resistance is obtained. At the same time, when used in an inverter circuit or the like, the loss at the time of reverse recovery of the diode is reduced. Can be greatly reduced.
[0066]
Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.
[0067]
【The invention's effect】
According to the present invention, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing physical properties of SiC, and to greatly reduce switching loss.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a trench gate type static induction transistor according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view illustrating a method for manufacturing the electrostatic induction transistor of the first embodiment.
FIG. 3 is a process cross-sectional view subsequent to FIG. 2;
FIG. 4 is a process cross-sectional view subsequent to FIG. 3;
FIG. 5 is a cross-sectional view showing a configuration of a trench-based bipolar transistor according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a configuration of a trench gate type lateral static induction transistor according to a third embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a configuration of a junction barrier Schottky diode according to another embodiment of the present invention.
[Explanation of symbols]
101 N-type low resistance hexagonal silicon carbide (SiC) substrate
102 N-type high resistance SiC layer
103 N-type low resistance SiC layer
104a, 104b trench
105a, 105b, 105c Source region
106a, 106b p-type SiC diffusion region (gate region)
107a, 107b gate electrode
108 Drain electrode
109a, 109b, 109c Source electrode
111 Silicon oxide film
112 resist
113 Ion implantation mask
114 ²⁷ Al ⁺ Injection layer
115 Silicon oxide film
116 Al film
117 Polycrystalline silicon

Claims

A first conductivity type high resistance silicon carbide layer and a first conductivity type first silicon carbide layer partially provided on one surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer A trench provided in the high-resistance silicon carbide layer with the first silicon carbide layer interposed therebetween, a second silicon carbide layer of a second conductivity type provided on a bottom surface of the trench, and a side surface of the trench Provided on the other surface of the high-resistance silicon carbide layer, and provided on the first silicon carbide layer, the third silicon carbide layer having a lower resistance than the high-resistance silicon carbide layer. A source electrode formed thereon, a gate electrode having a layer mainly composed of aluminum selectively formed on the second silicon carbide layer, and a drain electrode provided on the third silicon carbide layer. A high voltage semiconductor device characterized in that:

A first conductivity type high resistance silicon carbide layer and a first conductivity type first silicon carbide layer partially provided on one surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer A trench provided in the high-resistance silicon carbide layer with the first silicon carbide layer interposed therebetween, a second silicon carbide layer of a second conductivity type provided on a bottom surface of the trench, and a side surface of the trench And a third silicon carbide having a lower resistance than the high resistance silicon carbide layer provided on the one surface of the high resistance silicon carbide layer and spaced apart from the first silicon carbide layer. A gate electrode having a layer mainly composed of aluminum selectively formed on the second silicon carbide layer, a source electrode provided on the first silicon carbide layer, and the third electrode And a drain electrode provided on the silicon carbide layer. Voltage semiconductor device.

3. The high breakdown voltage semiconductor device according to claim 1, wherein the third silicon carbide layer is of a first conductivity type, and the high breakdown voltage semiconductor device is an electrostatic induction transistor.

3. The high breakdown voltage semiconductor device according to claim 1, wherein the third silicon carbide layer is of a second conductivity type, and the high breakdown voltage semiconductor device is an electrostatic induction thyristor.

A first conductivity type high resistance silicon carbide layer, a second conductivity type first silicon carbide layer provided on one surface of the high resistance silicon carbide layer, and a portion on the first silicon carbide layer The first conductivity type second silicon carbide layer having a lower resistance than the high resistance silicon carbide layer and the second silicon carbide layer sandwiched between the bottom and the bottom reaching the first silicon carbide layer. A provided trench, an insulating layer pattern provided on a side surface of the trench, a third silicon carbide layer of a second conductivity type provided on a bottom surface of the trench and having a lower resistance than the high-resistance silicon carbide layer; A fourth silicon carbide layer of the first conductivity type provided on the other surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer, and an emitter electrode provided on the second silicon carbide layer And a layer mainly composed of aluminum selectively formed on the third silicon carbide layer High-voltage semiconductor device comprising: the base electrode, characterized by comprising a collector electrode provided on the fourth silicon carbide layer having.

A first conductivity type high-resistance silicon carbide layer; a first electrode partially provided on one surface of the high-resistance silicon carbide layer and forming a Schottky junction with the high-resistance silicon carbide layer; A trench provided in the high-resistance silicon carbide layer with an electrode interposed therebetween; a first conductivity type first silicon carbide layer provided on a bottom surface of the trench; and an insulating layer pattern provided on a side surface of the trench; And a second conductivity type second silicon carbide layer provided on the other surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer, and selectively on the first silicon carbide layer. A control electrode that has a formed aluminum-based layer and is electrically connected to the first electrode; and a second electrode that is provided on the second silicon carbide layer. High voltage semiconductor device characterized.

The main surface of the high-resistance silicon carbide layer is a [0001] plane, and the side wall surface of the trench is any one of [11-20] plane and [1-100]. The high breakdown voltage semiconductor device according to any one of 6.

The high withstand voltage semiconductor device according to claim 7, wherein the trench has a stripe shape, and a longitudinal direction thereof is either a <1-100> direction axis or a <11-20> direction axis.

Forming a structure in which a first silicon carbide layer and a high-resistance silicon carbide layer of a first conductivity type having a higher resistance than the first silicon carbide layer are stacked; Forming a first conductivity type second silicon carbide layer having a lower resistance than the high resistance silicon carbide layer on a surface opposite to the first silicon carbide layer, and a surface of the second silicon carbide layer; Forming a trench leading to the high resistance silicon carbide layer; forming a second conductivity type third silicon carbide layer on a bottom surface of the trench; and forming an insulating layer pattern on a side surface of the trench; Selectively forming a film mainly composed of aluminum on the third silicon carbide layer exposed from the insulating layer pattern by vapor phase growth; and providing a source electrode on the second silicon carbide layer; A gate electrode is provided on the aluminum-based film. , High-voltage semiconductor process for manufacturing which is characterized by comprising a step of providing a drain electrode on the first silicon carbide layer.

A step of selectively forming a first conductivity type first silicon carbide layer having a lower resistance than the high resistance silicon carbide layer on one surface of the first conductivity type high resistance silicon carbide layer; Forming a trench extending from the surface of the silicon carbide layer to the high-resistance silicon carbide layer; forming a second conductivity type second silicon carbide layer on a bottom surface of the trench; and an insulating layer on a side surface of the trench A step of forming a pattern, a step of selectively forming a film mainly composed of aluminum on the second silicon carbide layer exposed from the insulating layer pattern by vapor deposition, and a step of forming the high resistance silicon carbide layer. Selectively forming a third silicon carbide layer having a lower resistance than the high-resistance silicon carbide layer on the one surface so as to be spaced apart from the first silicon carbide layer; and the first silicon carbide layer. A source electrode is provided on the substrate and the aluminum is the main component. The gate electrode provided on the high-voltage semiconductor process for manufacturing which is characterized in that the third silicon carbide layer comprises a step of providing a drain electrode.

Forming a structure in which a first conductivity type first silicon carbide layer and a first conductivity type high resistance silicon carbide layer having a higher resistance than the first silicon carbide layer are stacked; A step of forming a second conductivity type second silicon carbide layer on a surface of the silicon layer opposite to the first silicon carbide layer, and the high resistance silicon carbide layer on the second silicon carbide layer; Forming a third silicon carbide layer of low conductivity first conductivity type, forming a trench extending from the surface of the third silicon carbide layer to the second silicon carbide layer, and A step of forming a second conductivity type fourth silicon carbide layer having a lower resistance than the second silicon carbide layer on the bottom surface, a step of forming an insulating layer pattern on the side surface of the trench, and the insulating layer pattern The fourth silicon carbide layer that is exposed is mainly composed of aluminum by vapor deposition. A step of providing an emitter electrode on the third silicon carbide layer, a base electrode on the aluminum-based film, and a collector electrode on the first silicon carbide layer; A method of manufacturing a high breakdown voltage semiconductor, comprising:

Forming a structure in which a first conductivity type first silicon carbide layer and a first conductivity type high resistance silicon carbide layer having a higher resistance than the first silicon carbide layer are stacked; Forming a trench on a surface of the silicon layer opposite to the first silicon carbide layer; forming a second conductivity type second silicon carbide layer on a bottom surface of the trench; and on a side surface of the trench A step of forming an insulating layer pattern, a step of selectively forming a film mainly composed of aluminum on the second silicon carbide layer exposed from the insulating layer pattern by a vapor phase growth method, and a proximity to the trench A control in which a first electrode that forms a Schottky junction with the high-resistance silicon carbide layer is formed on the high-resistance silicon carbide layer, and the first electrode is electrically connected to the aluminum-based film. Forming the electrode and the first charcoal High-voltage semiconductor process for manufacturing which is characterized by comprising a step of forming a second electrode on the silicon layer.