JP2003068760A - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、炭化珪素半導体装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a silicon carbide semiconductor device.
【０００２】[0002]
【従来の技術】この種の従来技術として、スイッチング
回路ではＦＥＴに対し並列に整流素子を接続するが、図
１９（ａ）に示すように、ＦＥＴを作り込んだチップと
整流素子を作り込んだチップがそれぞれ必要であった。2. Description of the Related Art As a conventional technique of this kind, in a switching circuit, a rectifying element is connected in parallel with an FET. However, as shown in FIG. 19 (a), a chip incorporating an FET and a rectifying element are incorporated. Each tip was needed.
【０００３】[0003]
【発明が解決しようとする課題】本発明は、上記問題に
着目してなされたものであって、その目的とするところ
は、小型化を図ることができる炭化珪素半導体装置およ
びその製造方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object thereof is to provide a silicon carbide semiconductor device which can be miniaturized and a manufacturing method thereof. To do.
【０００４】[0004]
【課題を解決するための手段】請求項１に記載の炭化珪
素半導体装置は、トレンチを形成したセル部の外周側に
おいてドリフト層を露出させ、露出させたドリフト層の
上面にショットキー電極を配置するとともに当該ショッ
トキー電極の下のドリフト層の表層部に第２導電型の不
純物領域を形成して、ジャンクションバリア・コントロ
ールド・ショットキー構造のボディダイオードとしたこ
とを特徴としている。このようにしてチップ内に整流素
子であるジャンクションバリア・コントロールド・ショ
ットキー構造のボディダイオードを配置することによ
り、素子とダイオードを１チップ内に収めることができ
る。According to another aspect of the present invention, in a silicon carbide semiconductor device, a drift layer is exposed on an outer peripheral side of a cell portion where a trench is formed, and a Schottky electrode is arranged on an upper surface of the exposed drift layer. In addition, the second conductivity type impurity region is formed in the surface layer portion of the drift layer under the Schottky electrode to form a body diode having a junction barrier controlled Schottky structure. By arranging the body diode having the junction barrier controlled Schottky structure, which is a rectifying element, in this manner, the element and the diode can be accommodated in one chip.
【０００５】請求項２に記載のように、ジャンクション
バリア・コントロールド・ショットキー構造のボディダ
イオードにおける最外周の第２導電型の不純物領域を、
外方に向かって延設すると、当該不純物領域がガードリ
ングとして働き、耐圧が向上する。According to a second aspect of the present invention, the outermost second conductivity type impurity region in the body diode of the junction barrier controlled Schottky structure is formed,
When it extends outward, the impurity region acts as a guard ring and the breakdown voltage is improved.
【０００６】請求項４に記載の炭化珪素半導体装置は、
トレンチを形成したセル部の外周側においてドリフト層
を露出させ、露出させたドリフト層に対し金属電極をシ
ョットキー接触させてボディダイオードを形成したこと
を特徴としている。このようにしてチップ内に整流素子
であるショットキーバリアダイオードをボディダイオー
ドとして配置することにより、素子とダイオードを１チ
ップ内に収めることができる。A silicon carbide semiconductor device according to a fourth aspect is
It is characterized in that the drift layer is exposed on the outer peripheral side of the cell portion where the trench is formed, and the metal electrode is in Schottky contact with the exposed drift layer to form the body diode. By arranging the Schottky barrier diode, which is a rectifying element, as the body diode in this way, the element and the diode can be accommodated in one chip.
【０００７】請求項５に記載のように、金属／ＳｉＣ間
の障壁高さを１〜１．５ｅＶとするとよい。また、請求
項６に記載のように、金属電極の外縁部を絶縁膜上に延
設して等電位リング（ＥＱＲ）とすると、耐圧が向上す
る。As described in claim 5, the barrier height between metal / SiC is preferably 1 to 1.5 eV. Further, when the outer edge portion of the metal electrode is extended on the insulating film to form an equipotential ring (EQR), the breakdown voltage is improved.
【０００８】請求項８に記載の炭化珪素半導体装置は、
トレンチを形成したセル部の外周側においてドリフト層
を露出させ、露出させたドリフト層の表層部に第２導電
型の不純物領域を形成するとともに当該領域の上に電極
を設けてｐｎ接合構造のボディダイオードとしたことを
特徴としている。このようにしてチップ内に整流素子で
あるｐｎ接合構造のボディダイオードを配置することに
より、素子とダイオードを１チップ内に収めることがで
きる。A silicon carbide semiconductor device according to claim 8 is
The drift layer is exposed on the outer peripheral side of the cell portion in which the trench is formed, a second conductivity type impurity region is formed in the surface layer portion of the exposed drift layer, and an electrode is provided on the region to form a pn junction structure body. The feature is that it is a diode. By arranging the body diode having the pn junction structure, which is a rectifying element, in this manner, the element and the diode can be accommodated in one chip.
【０００９】請求項９に記載のように、ｐｎ接合構造の
ボディダイオードにおける第２導電型の不純物領域は外
方に向かって不純物濃度が低くなっていると、外方に向
かって濃度勾配がない場合に比べ耐圧が向上する。When the impurity region of the second conductivity type in the body diode having the pn junction structure has a lower impurity concentration toward the outside, there is no concentration gradient toward the outside. The breakdown voltage is improved compared to the case.
【００１０】請求項１０に記載のように、ｐｎ接合構造
のボディダイオードにおける第２導電型の不純物領域は
下方に向かって不純物濃度が低くなっていると、下方に
向かって濃度勾配がない場合に比べ第２導電型の不純物
領域と第１導電型のドリフト層との界面（ｐｎ接合部）
での耐圧が向上する。According to a tenth aspect of the present invention, when the impurity concentration of the second conductivity type in the body diode having the pn junction structure is lowered downward, when there is no concentration gradient downward. In comparison, the interface between the impurity region of the second conductivity type and the drift layer of the first conductivity type (pn junction)
Withstand voltage is improved.
【００１１】請求項１１に記載の炭化珪素半導体装置
は、トレンチの底部においてドリフト層を露出させ、露
出させたドリフト層に対し金属電極をショットキー接触
させてボディダイオードを形成したことを特徴としてい
る。このようにしてチップ内に整流素子であるショット
キーバリアダイオードをボディダイオードとして配置す
ることにより、素子とダイオードを１チップ内に収める
ことができる。A silicon carbide semiconductor device according to an eleventh aspect of the present invention is characterized in that the drift layer is exposed at the bottom of the trench, and the metal electrode is in Schottky contact with the exposed drift layer to form a body diode. . By arranging the Schottky barrier diode, which is a rectifying element, as the body diode in this way, the element and the diode can be accommodated in one chip.
【００１２】請求項１２に記載のように、金属／ＳｉＣ
間の障壁高さを１〜１．５ｅＶにするとよい。請求項１
３に記載の炭化珪素半導体装置は、トレンチの底部にお
いてドリフト層を露出させ、露出させたドリフト層に対
し第２導電型のドーパントを添加したポリシリコンより
なる電極を接触させてボディダイオードを形成したこと
を特徴としている。このようにしてチップ内に整流素子
である不純物トープトポリシリコン型ボディダイオード
を配置することにより、素子とダイオードを１チップ内
に収めることができる。As described in claim 12, metal / SiC
The barrier height between them may be 1 to 1.5 eV. Claim 1
In the silicon carbide semiconductor device described in 3, the body layer is formed by exposing the drift layer at the bottom of the trench, and contacting the exposed drift layer with an electrode made of polysilicon doped with a dopant of the second conductivity type. It is characterized by that. By arranging the impurity-toptopolysilicon type body diode which is a rectifying element in the chip in this way, the element and the diode can be accommodated in one chip.
【００１３】炭化珪素半導体装置の製造方法として、請
求項１４に記載のようにすると、請求項１に記載の半導
体装置が得られる。また、請求項１５に記載のようにす
ると、請求項４に記載の半導体装置が得られる。さら
に、請求項１６に記載のようにすると、請求項８に記載
の半導体装置が得られる。When a method for manufacturing a silicon carbide semiconductor device is set forth in claim 14, the semiconductor device according to claim 1 is obtained. Further, according to the fifteenth aspect, the semiconductor device according to the fourth aspect is obtained. Further, according to claim 16, the semiconductor device according to claim 8 is obtained.
【００１４】一方、請求項１７に記載のようにすると、
請求項１１に記載の半導体装置が得られる。また、請求
項１８に記載のようにすると、請求項１３に記載の半導
体装置が得られる。On the other hand, according to the seventeenth aspect,
The semiconductor device according to claim 11 is obtained. Further, according to the eighteenth aspect, the semiconductor device according to the thirteenth aspect can be obtained.
【００１５】[0015]
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings.
【００１６】図１には、本実施の形態における炭化珪素
半導体装置の縦断面図を示す。また、図１でのＡ部を拡
大したものを図２に示す。図２において、ｎ+型（高濃
度の第１導電型）のＳｉＣ基板１の上に、エピタキシャ
ル層よりなるｎ-型（低濃度な第１導電型）のドリフト
層２と、エピタキシャル層よりなるｐ+型（第２導電
型）の第１のゲート層３と、エピタキシャル層よりなる
ｎ+型（第１導電型）のソース層４とが順に積層されて
いる。また、ソース層４と第１のゲート層３とを貫通し
てドリフト層２に達するトレンチ５が形成されている。
さらに、このトレンチ５の内壁にエピタキシャル層より
なるｎ -型（第１導電型）のチャネル層６が形成されて
いる。その内方にはｐ+型（第２導電型）の第２のゲー
ト層７が形成されている。第１のゲート層３は埋め込ま
れているのでバリッドゲート層とも言い、第２のゲート
層７は上面にあるのでトップゲート層とも言う。FIG. 1 shows silicon carbide according to the present embodiment.
FIG. 3 is a vertical sectional view of a semiconductor device. In addition, the section A in Fig. 1 is expanded.
The big one is shown in FIG. In FIG. 2, n+Type (high density
On the SiC substrate 1 of the first conductivity type).
N layers-Type (low conductivity first conductivity type) drift
P consisting of layer 2 and an epitaxial layer+Type (second conductivity
Type) first gate layer 3 and an epitaxial layer
n+Type (first conductivity type) source layer 4 is sequentially stacked.
There is. In addition, the source layer 4 and the first gate layer 3 are penetrated.
A trench 5 reaching the drift layer 2 is formed.
Furthermore, from the epitaxial layer on the inner wall of the trench 5,
N -Type (first conductivity type) channel layer 6 is formed
There is. P inward+Type (second conductivity type) second game
Layer 7 is formed. First gate layer 3 is buried
The second gate
Since the layer 7 is on the upper surface, it is also called a top gate layer.
【００１７】第２のゲート層７の上を含めた基板の上に
はＬＴＯ膜８が形成されている。また、ｎ+ソース層４
の上においてＬＴＯ膜８が除去され、ソース電極９がＬ
ＴＯ膜８の開口部を通してｎ+ソース層４と接してい
る。さらに、ＳｉＣ基板１の下面（裏面）にはドレイン
電極１０が全面に形成されている。An LTO film 8 is formed on the substrate including the second gate layer 7. In addition, the n + source layer 4
The LTO film 8 is removed and the source electrode 9 is
It is in contact with the n + source layer 4 through the opening of the TO film 8. Further, a drain electrode 10 is formed on the entire lower surface (back surface) of the SiC substrate 1.
【００１８】結線方法としては、ソース端子はグランド
に、ドレイン端子は負荷を介して電源に接続する。トラ
ンジスタ動作は、ゲート端子への電圧によって両ゲート
層３，７に挟まれたチャネル層６において空乏層の幅を
調整することによりチャネル幅を変えてドレイン電流を
調整する。As a connection method, the source terminal is connected to the ground and the drain terminal is connected to the power source through the load. In the transistor operation, the drain width is adjusted by changing the channel width by adjusting the width of the depletion layer in the channel layer 6 sandwiched between the gate layers 3 and 7 by the voltage to the gate terminal.
【００１９】さらに、図１に示すように、トレンチ５を
形成したセル部の外周側においてトレンチ１１が形成さ
れ、ドリフト層２が露出している。詳しくは、トレンチ
１１の内面には層間絶縁膜８が形成されているが、開口
部が形成されこの部分においてドリフト層２が露出して
いる。この露出させたドリフト層２の上面にショットキ
ー電極１２が配置されている。ショットキー電極１２の
下のドリフト層２の表層部にｐ型（第２導電型）の不純
物領域１３が形成されている。このようにして、セル群
の外周側（チップ外周部）においてジャンクションバリ
ア・コントロールド・ショットキー構造のボディダイオ
ードが形成されている。このＪＢＳ構造のボディダイオ
ードのセル側は耐圧を損なわない程度の位置に形成され
る。詳しくは、トレンチ１１の底部におけるセル側の角
部に、ｐ型領域１３を形成している。Further, as shown in FIG. 1, a trench 11 is formed on the outer peripheral side of the cell portion where the trench 5 is formed, and the drift layer 2 is exposed. Specifically, the interlayer insulating film 8 is formed on the inner surface of the trench 11, but an opening is formed and the drift layer 2 is exposed at this portion. The Schottky electrode 12 is arranged on the exposed upper surface of the drift layer 2. A p-type (second conductivity type) impurity region 13 is formed in the surface layer portion of the drift layer 2 below the Schottky electrode 12. Thus, the body diode having the junction barrier controlled Schottky structure is formed on the outer peripheral side of the cell group (the outer peripheral portion of the chip). The cell side of the body diode of this JBS structure is formed at a position where the breakdown voltage is not impaired. Specifically, the p-type region 13 is formed at the cell-side corner of the bottom of the trench 11.
【００２０】また、ジャンクションバリア・コントロー
ルド・ショットキー構造のボディダイオードにおける最
外周の不純物領域１３ａは、外方に向かって延設されて
いる。この最外周の不純物領域１３ａは２０μｍ延設し
ている。Further, the outermost impurity region 13a in the body diode having the junction barrier controlled Schottky structure is extended outward. The outermost impurity region 13a extends by 20 μm.
【００２１】さらに、ボディダイオードの電極１２はソ
ース（グランド側）に接続されている。以上のごとく、
チップ内に整流素子であるジャンクションバリア・コン
トロールド・ショットキー構造のボディダイオードを配
置することにより、素子とダイオードを１チップ内に収
めることができる。つまり、図１９（ａ）の場合におい
てはＦＥＴ用チップとダイオード用チップが必要であっ
たが、本実施形態においては図１９（ｂ）に示すように
１チップでよい。また、ジャンクションバリア・コント
ロールド・ショットキー構造のボディダイオードにおけ
る最外周のｐ型不純物領域１３ａを、外方に向かって延
設したので、この不純物領域１３ａがガードリングとし
て働き、耐圧が向上する。Further, the electrode 12 of the body diode is connected to the source (ground side). As mentioned above,
By arranging a body diode having a junction barrier controlled Schottky structure which is a rectifying element in the chip, the element and the diode can be accommodated in one chip. That is, although the FET chip and the diode chip are required in the case of FIG. 19A, one chip is sufficient as shown in FIG. 19B in the present embodiment. Further, since the outermost p-type impurity region 13a in the body diode of the junction barrier controlled Schottky structure is extended outward, the impurity region 13a functions as a guard ring, and the breakdown voltage is improved.
【００２２】次に、製造方法について説明する。まず、
図３に示すように、ｎ+ＳｉＣ基板１の上にｎ-ドリフト
層２と第１のゲート層（ｐ+型バリッドゲート層）３と
ｎ+ソース層４とを順にエピタキシャル成長させる。つ
まり、連続エピタキシャル成長によりｎ+ＳｉＣ基板１
の上にドリフト層と第１のゲート層とソース層となるエ
ピタキシャル層２，３，４を積層する。その後、ｎ+ソ
ース層４の上にマスクを配置し、セル形成部においては
トレンチ５を、また、その外周部においてはトレンチ１
１を同時に形成する。つまり、セル部におけるソース層
および第１のゲート層となるエピタキシャル層４，３を
貫通してドリフト層となるエピタキシャル層２に達する
トレンチ５、および、セル部の外周側におけるソース層
および第１のゲート層となるエピタキシャル層４，３を
貫通してドリフト層となるエピタキシャル層２に達する
トレンチ１１を同時に形成する。なお、マスク材として
ＬＴＯ膜を用い、ＳｉＣのエッチングはＲＩＥを用い
る。Next, the manufacturing method will be described. First,
As shown in FIG. 3, an n − drift layer 2, a first gate layer (p + type valid gate layer) 3 and an n + source layer 4 are sequentially epitaxially grown on an n + SiC substrate 1. That is, n + SiC substrate 1 is formed by continuous epitaxial growth.
Epitaxial layers 2, 3 and 4 to be a drift layer, a first gate layer and a source layer are laminated on the above. After that, a mask is arranged on the n + source layer 4, and the trench 5 is formed in the cell forming portion and the trench 1 is formed in the outer peripheral portion.
1 is formed at the same time. That is, the trench 5 penetrating the epitaxial layers 4 and 3 that will be the source layer and the first gate layer in the cell portion to reach the epitaxial layer 2 that will be the drift layer, and the source layer and the first layer on the outer peripheral side of the cell portion. A trench 11 penetrating the epitaxial layers 4 and 3 to be the gate layers and reaching the epitaxial layer 2 to be the drift layers is simultaneously formed. An LTO film is used as a mask material, and RIE is used for etching SiC.
【００２３】そして、マスク材を除去した後に、図４に
示すように、ｎ+ソース層４の上に再度ＬＴＯ膜１４を
デポするとともにパターニングする。これをマスクとし
てイオン注入を行い、トレンチ１１の底面でのｎ-エピ
層２の表層部にｐ型領域１３を形成する。ＬＴＯ膜１４
を除去した後、図５に示すように、ＳｉＣ表面にｎ-チ
ャネル層６と第２のゲート層（ｐ+トップゲート層）７
をエピタキシャル成長させる。つまり、連続エピタキシ
ャル成長によりチャネル層および第２のゲート層となる
エピタキシャル層６，７を形成する。このエピ成長の
際、イオン注入層１３は活性化される。After removing the mask material, the LTO film 14 is again deposited on the n + source layer 4 and patterned, as shown in FIG. Ion implantation is performed using this as a mask to form a p-type region 13 in the surface layer portion of the n − epi layer 2 at the bottom surface of the trench 11. LTO film 14
After removing the n - channel layer 6 and the second gate layer (p + top gate layer) 7 on the SiC surface as shown in FIG.
Are grown epitaxially. That is, the epitaxial layers 6 and 7 to be the channel layer and the second gate layer are formed by continuous epitaxial growth. During this epitaxial growth, the ion implantation layer 13 is activated.
【００２４】なお、ｐ型領域１３は、トレンチ１１の底
面においてトレンチを形成してｐ型エピタキシャル層に
て埋め込むことにより形成してもよい。そして、ＬＴＯ
膜（図示略）をデポし、ソース及びチップ外周部（ガー
ドリングとなる部分）をＲＩＥにより開口し、図６に示
すように、ソース電極形成箇所とトレンチ１１の底面で
のｎ-チャネル層６と第２のゲート層（ｐ+トップゲート
層）７を除去する。つまり、ソース電極形成箇所に加
え、トレンチ１１の底面でのチャネル層および第２のゲ
ート層となるエピタキシャル層６，７を除去する。The p-type region 13 may be formed by forming a trench on the bottom surface of the trench 11 and filling it with a p-type epitaxial layer. And LTO
A film (not shown) is deposited, and a source and a chip outer peripheral portion (a portion to be a guard ring) are opened by RIE. As shown in FIG. 6, the n − channel layer 6 at the source electrode formation location and the bottom surface of the trench 11 is formed. Then, the second gate layer (p + top gate layer) 7 is removed. That is, in addition to the source electrode formation portion, the channel layers on the bottom surface of the trench 11 and the epitaxial layers 6 and 7 to be the second gate layer are removed.
【００２５】引き続き、ＬＴＯ膜を除去した後、電極用
コンタクトホールの形成および電極の形成を行う。詳し
くは、ＬＴＯ膜（図示略）をデポし、第１のゲート層
（ｐ+型バリッドゲート層）３へのコンタクトとなる部
分のＬＴＯ膜をＲＩＥにより開口し、ｎ+ソース層４を
除去する。ＬＴＯ膜を除去した後、図７に示すように、
再度ＬＴＯ膜８をデポし、このＬＴＯ膜８に対しソース
層４へのコンタクトとなる部分と、第２のゲート層（ｐ
+トップゲート層）７へのコンタクトとなる部分と、第
１のゲート層（ｐ+型バリッドゲート層）３へのコンタ
クトとなる部分と、トレンチ１１内でのダイオード用電
極となる部分をＲＩＥにより開口する。Subsequently, after removing the LTO film, contact holes for electrodes and electrodes are formed. More specifically, the LTO film (not shown) is deposited, and the LTO film in the portion to be the contact with the first gate layer (p + type valid gate layer) 3 is opened by RIE to remove the n + source layer 4. . After removing the LTO film, as shown in FIG.
The LTO film 8 is again deposited, and a portion of the LTO film 8 which will be a contact to the source layer 4 and the second gate layer (p
By RIE, a portion to be a contact to the + top gate layer) 7, a portion to be a contact to the first gate layer (p + type valid gate layer) 3 and a portion to be a diode electrode in the trench 11 are formed by RIE. Open.
【００２６】そして、図８に示すように、電極金属を蒸
着し、ソース電極、第１および第２のゲート電極（バリ
ッドおよびトップゲート電極）となるようにメタルエッ
チングをする。その後、電極熱処理を行う。また、図１
に示すように、基板１の裏面にドレイン電極１０を形成
する。さらに、トレンチ１１の底面でのｐ型領域１３の
上に、ジャンクションバリア・コントロールド・ショッ
トキー構造のボディダイオードを構成するためのショッ
トキー電極１２を蒸着し、メタルエッチングをする。そ
の後、配線用アルミを蒸着し、配線となるようにエッチ
ングを行う。そして、配線アルミシンターを行う。
（第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。Then, as shown in FIG. 8, electrode metal is vapor-deposited and metal etching is performed so as to form the source electrode and the first and second gate electrodes (valid and top gate electrodes). Then, electrode heat treatment is performed. Also, FIG.
As shown in, the drain electrode 10 is formed on the back surface of the substrate 1. Further, a Schottky electrode 12 for forming a body diode having a junction barrier controlled Schottky structure is vapor-deposited on the p-type region 13 on the bottom surface of the trench 11 and metal etching is performed. Then, aluminum for wiring is vapor-deposited and etching is performed so as to form wiring. Then, wiring aluminum sinter is performed. (Second Embodiment) Next, the second embodiment will be described with reference to the first embodiment.
The difference from the above embodiment will be mainly described.
【００２７】図９は、図１に代わる本実施の形態におけ
る半導体装置の断面図である。図９において、トレンチ
５を形成したセル部の外周側においてトレンチ１１が形
成され、これによりドリフト層２が露出している。露出
させたドリフト層２に対し金属電極２０がショットキー
接触しており、ボディダイオードを形成している。ま
た、金属／ＳｉＣ間の障壁高さを１〜１．５ｅＶとして
いる。さらに、金属電極２０の外縁部２０ａを層間絶縁
膜８上に延設して等電位リング（ＥＱＲ）としている。
金属電極２０の外縁部２０ａは絶縁膜８上に２０μｍ延
設されている。FIG. 9 is a sectional view of a semiconductor device according to the present embodiment, which is an alternative to FIG. In FIG. 9, the trench 11 is formed on the outer peripheral side of the cell portion in which the trench 5 is formed, whereby the drift layer 2 is exposed. The metal electrode 20 is in Schottky contact with the exposed drift layer 2 to form a body diode. Further, the barrier height between metal / SiC is set to 1 to 1.5 eV. Further, the outer edge portion 20a of the metal electrode 20 is extended on the interlayer insulating film 8 to form an equipotential ring (EQR).
The outer edge portion 20 a of the metal electrode 20 is extended on the insulating film 8 by 20 μm.
【００２８】以上のごとく、チップ内に整流素子である
ショットキーバリアダイオードをボディダイオードとし
て配置することにより、素子とダイオードを１チップ内
に収めることができる。また、金属電極の外縁部２０ａ
を絶縁膜８上に延設して等電位リング（ＥＱＲ）とした
ので、耐圧が向上する。As described above, by arranging the Schottky barrier diode which is a rectifying element as the body diode in the chip, the element and the diode can be accommodated in one chip. In addition, the outer edge portion 20a of the metal electrode
Are extended on the insulating film 8 to form an equipotential ring (EQR), so that the breakdown voltage is improved.
【００２９】製造方法については、第１の実施の形態で
の製造方法に比べて次のようにすればよい。図４での不
純物領域１３を形成せずに図８の状態から、トレンチ１
１の底面に、ショットキー接触させてボディダイオード
とするための金属電極２０を形成する。
（第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。The manufacturing method may be as follows in comparison with the manufacturing method in the first embodiment. From the state of FIG. 8 without forming the impurity region 13 of FIG.
A metal electrode 20 for forming a body diode by forming a Schottky contact is formed on the bottom surface of 1. (Third Embodiment) Next, the third embodiment will be described with reference to the first embodiment.
The difference from the above embodiment will be mainly described.
【００３０】図１０は、図１に代わる本実施の形態にお
ける半導体装置の断面図である。図１０において、トレ
ンチ５を形成したセル部の外周側においてドリフト層２
を露出させ、露出させたドリフト層２の表層部にｐ型
（第２導電型）の不純物領域３０が形成されている。当
該領域３０の上に電極３１が設けられ、ｐｎ接合構造の
ボディダイオードとしている。FIG. 10 is a sectional view of a semiconductor device according to the present embodiment, which is an alternative to FIG. In FIG. 10, the drift layer 2 is formed on the outer peripheral side of the cell portion where the trench 5 is formed.
Is exposed, and a p-type (second conductivity type) impurity region 30 is formed in the exposed surface layer portion of the drift layer 2. An electrode 31 is provided on the region 30 to form a body diode having a pn junction structure.
【００３１】また、ｐｎ接合構造のボディダイオードに
おけるｐ型の不純物領域３０は外方に向かって不純物濃
度が低くなっている。さらに、ｐｎ接合構造のボディダ
イオードにおけるｐ型の不純物領域３０は下方に向かっ
て不純物濃度が低くなっている。Further, the impurity concentration of the p-type impurity region 30 in the body diode having the pn junction structure becomes lower toward the outside. Further, the impurity concentration of the p-type impurity region 30 in the body diode having the pn junction structure is lowered downward.
【００３２】以上のごとく、チップ内に整流素子である
ｐｎ接合構造のボディダイオードを配置することによ
り、素子とダイオードを１チップ内に収めることができ
る。また、ｐｎ接合構造のボディダイオードにおけるｐ
型の不純物領域３０は外方に向かって不純物濃度が低く
なっているので、外方に向かって濃度勾配がない場合に
比べ耐圧が向上する。さらに、ｐｎ接合構造のボディダ
イオードにおけるｐ型の不純物領域３０は下方に向かっ
て不純物濃度が低くなっているので、下方に向かって濃
度勾配がない場合に比べｐ型の不純物領域３０とｎ-型
のドリフト層２との界面（ｐｎ接合部）での耐圧が向上
する。As described above, by disposing the body diode having a pn junction structure which is a rectifying element in the chip, the element and the diode can be accommodated in one chip. In addition, p in the body diode of the pn junction structure
Since the impurity concentration of the type impurity region 30 decreases toward the outside, the breakdown voltage is improved as compared with the case where there is no concentration gradient toward the outside. Further, since the p-type impurity region 30 in the body diode having the pn junction structure has a lower impurity concentration toward the lower side, the p-type impurity region 30 and the n − -type impurity region 30 are lower than the case where there is no concentration gradient toward the lower side. Withstand voltage at the interface with the drift layer 2 (pn junction) is improved.
【００３３】製造方法については、第１の実施の形態で
の製造方法に比べて次のようにすればよい。図４で不純
物領域３０を形成する。この時、図１１に示すように、
１回目のイオン注入で最も広い範囲３０ａにイオン注入
を行い、２回目のイオン注入で１回目よりも狭い範囲３
０ｂにイオン注入を行い、以下同様に前回よりも狭い範
囲３０ｃ，３０ｄ，３０ｅにイオン注入を行えば、チッ
プ外方に向かって不純物濃度を低くすることができる。
また、図７の状態から、トレンチ１１の底面でのｐ型の
不純物領域３０の上に、ｐｎ接合構造のボディダイオー
ドとするための電極３１を形成する。即ち、ゲート・ソ
ース電極の形成と同時にボディダイオード用電極３１を
形成する。
（第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。The manufacturing method may be as follows in comparison with the manufacturing method in the first embodiment. Impurity regions 30 are formed in FIG. At this time, as shown in FIG.
The ion implantation is performed in the widest range 30a in the first ion implantation, and the ion implantation is performed in the narrower range 3 in the second ion implantation.
If the ion implantation is performed at 0b, and thereafter the ions are similarly implanted in the narrower ranges 30c, 30d, and 30e than the previous time, the impurity concentration can be lowered toward the outside of the chip.
Further, from the state of FIG. 7, an electrode 31 for forming a body diode having a pn junction structure is formed on the p-type impurity region 30 on the bottom surface of the trench 11. That is, the body diode electrode 31 is formed simultaneously with the formation of the gate / source electrodes. (Fourth Embodiment) Next, a fourth embodiment will be described.
The difference from the above embodiment will be mainly described.
【００３４】図１２は、図２に代わる本実施の形態にお
ける半導体装置の断面図である。図１２において、セル
内におけるトレンチ５の底部において貫通孔４２により
ドリフト層２が露出しており、この露出させたドリフト
層２に対し金属電極４０がショットキー接触しボディダ
イオードを形成している。金属／ＳｉＣ間の障壁高さは
１〜１．５ｅＶである。金属電極４０の材料としてはＴ
ｉ、Ｎｉ、Ｗ等の高融点金属を用いる。金属電極４０は
グランド電位にしている。FIG. 12 is a sectional view of a semiconductor device according to the present embodiment, which is an alternative to FIG. In FIG. 12, the drift layer 2 is exposed by the through hole 42 at the bottom of the trench 5 in the cell, and the metal electrode 40 is in Schottky contact with the exposed drift layer 2 to form a body diode. The barrier height between metal / SiC is 1 to 1.5 eV. The material of the metal electrode 40 is T
A refractory metal such as i, Ni or W is used. The metal electrode 40 is set to the ground potential.
【００３５】以上のごとく、チップ内に整流素子である
ショットキーバリアダイオードをボディダイオードとし
て配置することにより、素子とダイオードを１チップ内
に収めることができる。As described above, by arranging the Schottky barrier diode, which is a rectifying element, as the body diode in the chip, the element and the diode can be accommodated in one chip.
【００３６】次に、製造方法を説明する。まず、図１３
に示すように、ｎ+ＳｉＣ基板１の上にｎ-ドリフト層２
と第１のゲート層（ｐ+型バリッドゲート層）３とｎ+ソ
ース層４を順にエピタキシャル成長させる。そして、ｎ
+ソース層４の上にマスクを配置し、エッチングにより
トレンチ５を形成する。なお、マスク材としてＬＴＯ膜
を用い、ＳｉＣのエッチングはＲＩＥを用いる。Next, the manufacturing method will be described. First, FIG.
, The n − drift layer 2 is formed on the n + SiC substrate 1.
Then, the first gate layer (p + type valid gate layer) 3 and the n + source layer 4 are epitaxially grown in this order. And n
+ A mask is arranged on the source layer 4, and the trench 5 is formed by etching. An LTO film is used as a mask material, and RIE is used for etching SiC.
【００３７】そして、マスク材を除去した後に、図１４
に示すように、ＳｉＣ表面にｎ-チャネル層６と第２の
ゲート層（ｐ+型トップゲート層）７をエピタキシャル
成長させる。さらに、図１５に示すように、ＬＴＯ膜
（図示略）をデポし、ソースコンタクト部分及びボディ
ダイオードコンタクト部分４１をＲＩＥにより開口し、
この開口部からｎ-チャネル層６と第２のゲート層（ｐ+
型トップゲート層）７を除去する。Then, after removing the mask material, FIG.
As shown in, the n − channel layer 6 and the second gate layer (p + type top gate layer) 7 are epitaxially grown on the SiC surface. Further, as shown in FIG. 15, an LTO film (not shown) is deposited, and a source contact portion and a body diode contact portion 41 are opened by RIE,
From this opening, the n − channel layer 6 and the second gate layer (p +
The mold top gate layer) 7 is removed.
【００３８】引き続き、ＬＴＯ膜を全面除去した後、電
極用コンタクトホールの形成および電極の形成を行う。
詳しくは、ＬＴＯ膜（図示略）をデポし、第１のゲート
層（ｐ+型バリッドゲート層）３へのコンタクトとなる
部分のＬＴＯ膜をＲＩＥにより開口し、この開口部から
ｎ+ソース層４を除去する。ＬＴＯ膜を除去した後、図
１６に示すように、再度ＬＴＯ膜８をデポし、このＬＴ
Ｏ膜８に対しソース層４へのコンタクトとなる部分と、
第２のゲート層（ｐ+トップゲート層）７へのコンタク
トとなる部分と、第１のゲート層（ｐ+型バリッドゲー
ト層）３へのコンタクトとなる部分と、ボディダイオー
ド用電極となる部分４２をＲＩＥにより開口する。Subsequently, after removing the entire surface of the LTO film, contact holes for electrodes and electrodes are formed.
Specifically, the LTO film (not shown) is deposited, and the LTO film in the portion that will be the contact with the first gate layer (p + type valid gate layer) 3 is opened by RIE, and the n + source layer is opened from this opening. Remove 4. After removing the LTO film, the LTO film 8 is again deposited as shown in FIG.
A portion which becomes a contact to the source layer 4 with respect to the O film 8;
A portion to be a contact to the second gate layer (p + top gate layer) 7, a portion to be a contact to the first gate layer (p + type valid gate layer) 3, and a portion to be a body diode electrode. 42 is opened by RIE.
【００３９】そして、図１７に示すように、電極金属を
蒸着し、ソース電極、第１および第２のゲート電極（バ
リッドおよびトップゲート電極）となるようにメタルエ
ッチングをする。さらに、電極熱処理を行う。また、図
１２に示すように、基板１の裏面にドレイン電極１０を
形成する。さらに、ショットキー金属を蒸着し、ショッ
トキーバリアダイオード電極４０となるようにメタルエ
ッチングをする。そして、配線用アルミを蒸着し、配線
となるようにエッチングを行う。さらに、配線アルミの
シンターを行う。
（第５の実施の形態）次に、第５の実施の形態を、第１
の実施の形態との相違点を中心に説明する。Then, as shown in FIG. 17, electrode metal is vapor-deposited, and metal etching is performed so as to form the source electrode and the first and second gate electrodes (valid and top gate electrodes). Further, electrode heat treatment is performed. Further, as shown in FIG. 12, the drain electrode 10 is formed on the back surface of the substrate 1. Further, a Schottky metal is vapor-deposited and metal etching is performed so as to form the Schottky barrier diode electrode 40. Then, aluminum for wiring is vapor-deposited, and etching is performed so as to form wiring. Furthermore, the wiring aluminum is sintered. (Fifth Embodiment) Next, the fifth embodiment will be described.
The difference from the above embodiment will be mainly described.
【００４０】図１８は、図２に代わる本実施の形態にお
ける半導体装置の断面図である。図１８において、トレ
ンチ５の底部において貫通孔４２によりドリフト層２を
露出させ、露出させたドリフト層２に対しｐ型（第２導
電型）のドーパントを添加したポリシリコンよりなる電
極５０を接触させてボディダイオードを形成している。
ｐ型ドーパントには例えばボロン（Ｂ）を用いる。FIG. 18 is a sectional view of a semiconductor device according to the present embodiment, which is an alternative to FIG. In FIG. 18, the drift layer 2 is exposed through the through hole 42 at the bottom of the trench 5, and the exposed drift layer 2 is brought into contact with the electrode 50 made of polysilicon to which a p-type (second conductivity type) dopant is added. Form a body diode.
Boron (B), for example, is used as the p-type dopant.
【００４１】以上のごとく、チップ内に整流素子である
不純物トープトポリシリコン型ボディダイオードを配置
することにより、素子とダイオードを１チップ内に収め
ることができる。As described above, the element and the diode can be accommodated in one chip by arranging the impurity topotop polysilicon type body diode which is the rectifying element in the chip.
【００４２】製造方法については、第４の実施の形態で
の製造方法に比べて次のようにすればよい。図１６の状
態から、貫通孔４２を通して露出しているドリフト層２
の上に、ボディダイオードとするためのｐ型（第２導電
型）のドーパントを添加したポリシリコンよりなる電極
５０を形成する。その後に、ソース電極９およびドレイ
ン電極１０を形成する。The manufacturing method may be as follows in comparison with the manufacturing method in the fourth embodiment. From the state of FIG. 16, the drift layer 2 exposed through the through hole 42
An electrode 50 made of polysilicon doped with a p-type (second conductivity type) dopant for forming a body diode is formed thereon. After that, the source electrode 9 and the drain electrode 10 are formed.
【図１】第１の実施の形態における炭化珪素半導体装置
の縦断面図。FIG. 1 is a vertical sectional view of a silicon carbide semiconductor device according to a first embodiment.
【図２】図１のＡ部の拡大図。FIG. 2 is an enlarged view of part A in FIG.
【図３】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。FIG. 3 is a vertical cross-sectional view for explaining the manufacturing process of the silicon carbide semiconductor device.
【図４】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。FIG. 4 is a vertical cross-sectional view for explaining the manufacturing process of the silicon carbide semiconductor device.
【図５】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。FIG. 5 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図６】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。FIG. 6 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図７】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。FIG. 7 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図８】炭化珪素半導体装置の製造工程を説明するため
の縦断面図。FIG. 8 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図９】第２の実施の形態における炭化珪素半導体装置
の縦断面図。FIG. 9 is a vertical sectional view of a silicon carbide semiconductor device according to a second embodiment.
【図１０】第３の実施の形態における炭化珪素半導体装
置の縦断面図。FIG. 10 is a vertical sectional view of a silicon carbide semiconductor device according to a third embodiment.
【図１１】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。FIG. 11 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図１２】第４の実施の形態における炭化珪素半導体装
置の縦断面図。FIG. 12 is a vertical sectional view of a silicon carbide semiconductor device according to a fourth embodiment.
【図１３】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。FIG. 13 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図１４】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。FIG. 14 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図１５】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。FIG. 15 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図１６】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。FIG. 16 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図１７】炭化珪素半導体装置の製造工程を説明するた
めの縦断面図。FIG. 17 is a vertical cross sectional view for illustrating the manufacturing process for the silicon carbide semiconductor device.
【図１８】第５の実施の形態における炭化珪素半導体装
置の縦断面図。FIG. 18 is a vertical cross-sectional view of a silicon carbide semiconductor device according to a fifth embodiment.
【図１９】比較のための説明図。FIG. 19 is an explanatory diagram for comparison.
１…ｎ+ＳｉＣ基板、２…ｎ-ドリフト層、３…第１のゲ
ート層（ｐ+層）、４…ソース層（ｎ+層）、５…トレン
チ、６…ｎ-チャネル層、７…第２のゲート層（ｐ
+層）、８…層間絶縁膜、１１…トレンチ、１２…ショ
ットキー電極、１３…ｐ型不純物領域、１３ａ…ｐ型不
純物領域、２０…金属電極、２０ａ…金属電極の外縁
部、３０…ｐ型不純物領域、３１…電極、４０…金属電
極、５０…電極。1 ... n + SiC substrate, 2 ... n - drift layer, 3 ... first gate layer (p + layer), 4 ... source layer (n + layer), 5 ... trench, 6 ... n - channel layer, 7 ... Second gate layer (p
+ Layer), 8 ... Interlayer insulating film, 11 ... Trench, 12 ... Schottky electrode, 13 ... P-type impurity region, 13a ... P-type impurity region, 20 ... Metal electrode, 20a ... Metal electrode outer edge portion, 30 ... P Type impurity region, 31 ... Electrode, 40 ... Metal electrode, 50 ... Electrode.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/808 Ｈ０１Ｌ 29/48 Ｄ 29/812 29/861 29/872 Ｆターム(参考） 4M104 AA03 BB01 BB05 BB14 BB18 BB40 CC03 GG03 5F102 FA00 FA01 GA14 GB05 GC01 GC08 GD04 GJ02 GR07 GV05 HC01 HC16 HC21 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/808 H01L 29/48 D 29/812 29/861 29/872 F term (reference) 4M104 AA03 BB01 BB05 BB14 BB18 BB40 CC03 GG03 5F102 FA00 FA01 GA14 GB05 GC01 GC08 GD04 GJ02 GR07 GV05 HC01 HC16 HC21
Claims (18)
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、エピタキシャル層よりなる第２
導電型の第１のゲート層（３）と、エピタキシャル層よ
りなる第１導電型のソース層（４）とが順に積層される
とともに、前記ソース層（４）と第１のゲート層（３）
とを貫通してドリフト層（２）に達するトレンチ（５）
が形成され、さらに、このトレンチ（５）の内壁にエピ
タキシャル層よりなる第１導電型のチャネル層（６）が
形成されるとともにその内方に第２導電型の第２のゲー
ト層（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周側において
前記ドリフト層（２）を露出させ、露出させたドリフト
層（２）の上面にショットキー電極（１２）を配置する
とともに当該ショットキー電極（１２）の下のドリフト
層（２）の表層部に第２導電型の不純物領域（１３）を
形成して、ジャンクションバリア・コントロールド・シ
ョットキー構造のボディダイオードとしたことを特徴と
する炭化珪素半導体装置。1. A high-concentration first conductivity type SiC substrate (1)
A low-concentration first-conductivity-type drift layer (2) made of an epitaxial layer, and a second drift layer made of an epitaxial layer.
A conductive type first gate layer (3) and a first conductive type source layer (4) made of an epitaxial layer are sequentially stacked, and the source layer (4) and the first gate layer (3) are formed.
Trench (5) penetrating through and reaching the drift layer (2)
Is formed, and a channel layer (1) of the first conductivity type made of an epitaxial layer is formed on the inner wall of the trench (5), and a second gate layer (7) of the second conductivity type is formed inward of the channel layer (6). In the silicon carbide semiconductor device having the trench formed therein, the drift layer (2) is exposed on the outer peripheral side of the cell portion where the trench (5) is formed, and the Schottky electrode (12) is provided on the upper surface of the exposed drift layer (2). And a second conductivity type impurity region (13) is formed in the surface layer portion of the drift layer (2) below the Schottky electrode (12) to form a body diode having a junction barrier controlled Schottky structure. And a silicon carbide semiconductor device.
・ショットキー構造のボディダイオードにおける最外周
の第２導電型の不純物領域（１３ａ）を、外方に向かっ
て延設したことを特徴とする請求項１に記載の炭化珪素
半導体装置。2. The body region having a junction barrier controlled Schottky structure, wherein an outermost outermost impurity region (13a) of the second conductivity type is extended outward. The silicon carbide semiconductor device described.
（１３ａ）は２０μｍ延設したものであることを特徴と
する請求項２に記載の炭化珪素半導体装置。3. A silicon carbide semiconductor device according to claim 2, wherein the outermost second conductivity type impurity region (13a) is extended by 20 μm.
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、エピタキシャル層よりなる第２
導電型の第１のゲート層（３）と、エピタキシャル層よ
りなる第１導電型のソース層（４）とが順に積層される
とともに、前記ソース層（４）と第１のゲート層（３）
とを貫通してドリフト層（２）に達するトレンチ（５）
が形成され、さらに、このトレンチ（５）の内壁にエピ
タキシャル層よりなる第１導電型のチャネル層（６）が
形成されるとともにその内方に第２導電型の第２のゲー
ト層（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周側において
前記ドリフト層（２）を露出させ、露出させたドリフト
層（２）に対し金属電極（２０）をショットキー接触さ
せてボディダイオードを形成したことを特徴とする炭化
珪素半導体装置。4. A high-concentration first-conductivity-type SiC substrate (1)
A low-concentration first-conductivity-type drift layer (2) made of an epitaxial layer, and a second drift layer made of an epitaxial layer.
A conductive type first gate layer (3) and a first conductive type source layer (4) made of an epitaxial layer are sequentially stacked, and the source layer (4) and the first gate layer (3) are formed.
Trench (5) penetrating through and reaching the drift layer (2)
Is formed, and a channel layer (1) of the first conductivity type made of an epitaxial layer is formed on the inner wall of the trench (5), and a second gate layer (7) of the second conductivity type is formed inward of the channel layer (6). In the silicon carbide semiconductor device having the trench formed therein, the drift layer (2) is exposed on the outer peripheral side of the cell portion where the trench (5) is formed, and a metal electrode (20) is shot on the exposed drift layer (2). A silicon carbide semiconductor device characterized in that a body diode is formed by making a key contact.
ｅＶとしたことを特徴とする請求項４に記載の炭化珪素
半導体装置。5. The barrier height between metal and SiC is set to 1 to 1.5.
5. The silicon carbide semiconductor device according to claim 4, wherein the silicon carbide semiconductor device is eV.
絶縁膜（８）上に延設して等電位リングとしたことを特
徴とする請求項４に記載の炭化珪素半導体装置。6. The silicon carbide semiconductor device according to claim 4, wherein an outer edge portion (20a) of the metal electrode (20) is extended on the insulating film (8) to form an equipotential ring.
ａ）は絶縁膜（８）上に２０μｍ延設したものであるこ
とを特徴とする請求項６に記載の炭化珪素半導体装置。7. The outer edge portion (20) of the metal electrode (20)
7. The silicon carbide semiconductor device according to claim 6, wherein a) is formed by extending 20 μm on the insulating film (8).
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、エピタキシャル層よりなる第２
導電型の第１のゲート層（３）と、エピタキシャル層よ
りなる第１導電型のソース層（４）とが順に積層される
とともに、前記ソース層（４）と第１のゲート層（３）
とを貫通してドリフト層（２）に達するトレンチ（５）
が形成され、さらに、このトレンチ（５）の内壁にエピ
タキシャル層よりなる第１導電型のチャネル層（６）が
形成されるとともにその内方に第２導電型の第２のゲー
ト層（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周側において
前記ドリフト層（２）を露出させ、露出させたドリフト
層（２）の表層部に第２導電型の不純物領域（３０）を
形成するとともに当該領域（３０）の上に電極（３１）
を設けて、ｐｎ接合構造のボディダイオードとしたこと
を特徴とする炭化珪素半導体装置。8. A high-concentration first conductivity type SiC substrate (1)
A low-concentration first-conductivity-type drift layer (2) made of an epitaxial layer, and a second drift layer made of an epitaxial layer.
A conductive type first gate layer (3) and a first conductive type source layer (4) made of an epitaxial layer are sequentially stacked, and the source layer (4) and the first gate layer (3) are formed.
Trench (5) penetrating through and reaching the drift layer (2)
Is formed, and a channel layer (1) of the first conductivity type made of an epitaxial layer is formed on the inner wall of the trench (5), and a second gate layer (7) of the second conductivity type is formed inward of the channel layer (6). In the silicon carbide semiconductor device having the above-mentioned structure, the drift layer (2) is exposed on the outer peripheral side of the cell part where the trench (5) is formed, and the surface layer of the exposed drift layer (2) is of the second conductivity type. An impurity region (30) is formed and an electrode (31) is formed on the region (30).
To provide a body diode having a pn junction structure.
る第２導電型の不純物領域（３０）は外方に向かって不
純物濃度が低くなっていることを特徴とする請求項８に
記載の炭化珪素半導体装置。9. The silicon carbide semiconductor device according to claim 8, wherein the impurity region (30) of the second conductivity type in the body diode of the pn junction structure has a lower impurity concentration toward the outside. .
ける第２導電型の不純物領域（３０）は下方に向かって
不純物濃度が低くなっていることを特徴とする請求項８
に記載の炭化珪素半導体装置。10. The impurity region (30) of the second conductivity type in the body diode having a pn junction structure has a lower impurity concentration toward the lower side.
The silicon carbide semiconductor device according to.
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置にお
いて、 前記トレンチ（５）の底部において前記ドリフト層
（２）を露出させ、露出させたドリフト層（２）に対し
金属電極（４０）をショットキー接触させてボディダイ
オードを形成したことを特徴とする炭化珪素半導体装
置。11. A low-concentration first layer composed of an epitaxial layer on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inward thereof, wherein the channel layer (6) is formed at the bottom of the trench (5). A silicon carbide semiconductor device characterized in that a drift diode (2) is exposed, and a metal diode (40) is in Schottky contact with the exposed drift layer (2) to form a body diode.
５ｅＶとしたことを特徴とする請求項１１に記載の炭化
珪素半導体装置。12. The barrier height between metal and SiC is set to 1 to 1.
It is 5 eV, The silicon carbide semiconductor device of Claim 11 characterized by the above-mentioned.
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置にお
いて、 前記トレンチ（５）の底部において前記ドリフト層
（２）を露出させ、露出させたドリフト層（２）に対し
第２導電型のドーパントを添加したポリシリコンよりな
る電極（５０）を接触させてボディダイオードを形成し
たことを特徴とする炭化珪素半導体装置。13. A low-concentration first layer composed of an epitaxial layer on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inward thereof, wherein the channel layer (6) is formed at the bottom of the trench (5). A body diode is formed by exposing the drift layer (2) and bringing the exposed drift layer (2) into contact with an electrode (50) made of polysilicon doped with a second conductivity type dopant. Silicon carbide semiconductor device.
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置の製
造方法であって、 連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層と第１のゲート層とソース層と
なるエピタキシャル層（２，３，４）を積層する工程
と、 セル部におけるソース層および第１のゲート層となるエ
ピタキシャル層（４，３）を貫通してドリフト層となる
エピタキシャル層（２）に達するトレンチ（５）、およ
び、セル部の外周側におけるソース層および第１のゲー
ト層となるエピタキシャル層（４，３）を貫通してドリ
フト層となるエピタキシャル層（２）に達するトレンチ
（１１）を同時に形成する工程と、 セル部の外周側における前記トレンチ（１１）の底面で
の表層部に第２導電型の不純物領域（１３）を形成する
工程と、 連続エピタキシャル成長によりチャネル層および第２の
ゲート層となるエピタキシャル層（６，７）を形成する
工程と、 セル部の外周側における前記トレンチ（１１）の底面で
のチャネル層および第２のゲート層となるエピタキシャ
ル層（６，７）を除去した後、当該トレンチ（１１）の
底面での前記第２導電型の不純物領域（１３）の上に、
ジャンクションバリア・コントロールド・ショットキー
構造のボディダイオードを構成するためのショットキー
電極（１２）を形成する工程と、を含むことを特徴とす
る炭化珪素半導体装置の製造方法。14. A low-concentration first layer composed of an epitaxial layer on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A method for manufacturing a silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inside thereof, the method comprising: Stacking the drift layer, the first gate layer, and the epitaxial layers (2, 3, 4) serving as the source layer on the one-conductivity-type SiC substrate (1), and the source layer and the first gate in the cell part Be layered A trench (5) penetrating the epitaxial layers (4, 3) to reach an epitaxial layer (2) which will be a drift layer, and an epitaxial layer (4) which will be a source layer and a first gate layer on the outer peripheral side of the cell portion. 3) Simultaneously forming a trench (11) penetrating the epitaxial layer (2) that will be a drift layer, and a second conductivity type in a surface layer portion on the bottom surface of the trench (11) on the outer peripheral side of the cell portion. The step of forming the impurity region (13), the step of forming the epitaxial layer (6, 7) to be the channel layer and the second gate layer by continuous epitaxial growth, and the step of forming the trench (11) on the outer peripheral side of the cell part. After removing the channel layer on the bottom surface and the epitaxial layers (6, 7) to be the second gate layer, the second layer on the bottom surface of the trench (11) is removed. On the conductivity type impurity region (13),
And a step of forming a Schottky electrode (12) for forming a body diode having a junction barrier controlled Schottky structure.
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置の製
造方法であって、 連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層と第１のゲート層とソース層と
なるエピタキシャル層（２，３，４）を積層する工程
と、 セル部におけるソース層および第１のゲート層となるエ
ピタキシャル層（４，３）を貫通してドリフト層となる
エピタキシャル層（２）に達するトレンチ（５）、およ
び、セル部の外周側におけるソース層および第１のゲー
ト層となるエピタキシャル層（４，３）を貫通してドリ
フト層となるエピタキシャル層（２）に達するトレンチ
（１１）を同時に形成する工程と、 連続エピタキシャル成長によりチャネル層および第２の
ゲート層となるエピタキシャル層（６，７）を形成する
工程と、 セル部の外周側における前記トレンチ（１１）の底面で
のチャネル層および第２のゲート層となるエピタキシャ
ル層（６，７）を除去した後、当該トレンチ（１１）の
底面に、ショットキー接触させてボディダイオードとす
るための金属電極（２０）を形成する工程と、を含むこ
とを特徴とする炭化珪素半導体装置の製造方法。15. A low-concentration first epitaxial layer is formed on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A method for manufacturing a silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inside thereof, the method comprising: Stacking the drift layer, the first gate layer, and the epitaxial layers (2, 3, 4) serving as the source layer on the one-conductivity-type SiC substrate (1), and the source layer and the first gate in the cell part Be layered A trench (5) penetrating the epitaxial layers (4, 3) to reach an epitaxial layer (2) which will be a drift layer, and an epitaxial layer (4) which will be a source layer and a first gate layer on the outer peripheral side of the cell portion. Simultaneously forming a trench (11) penetrating 3) to reach an epitaxial layer (2) to be a drift layer, and forming epitaxial layers (6, 7) to be a channel layer and a second gate layer by continuous epitaxial growth And removing the epitaxial layers (6, 7) that will become the channel layer and the second gate layer on the bottom surface of the trench (11) on the outer peripheral side of the cell part, and then, on the bottom surface of the trench (11), Forming a metal electrode (20) for making a body diode by Schottky contact. Method of manufacturing a body apparatus.
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置の製
造方法であって、 連続エピタキシャル成長により第１導電型のＳｉＣ基板
（１）の上にドリフト層と第１のゲート層とソース層と
なるエピタキシャル層（２，３，４）を積層する工程
と、 セル部におけるソース層および第１のゲート層となるエ
ピタキシャル層（４，３）を貫通してドリフト層となる
エピタキシャル層（２）に達するトレンチ（５）、およ
び、セル部の外周側におけるソース層および第１のゲー
ト層となるエピタキシャル層（４，３）を貫通してドリ
フト層となるエピタキシャル層（２）に達するトレンチ
（１１）を同時に形成する工程と、 セル部の外周側における前記トレンチ（１１）の底面で
の表層部に第２導電型の不純物領域（３０）を形成する
工程と、 連続エピタキシャル成長によりチャネル層および第２の
ゲート層となるエピタキシャル層（６，７）を形成する
工程と、 セル部の外周側における前記トレンチ（１１）の底面で
のチャネル層および第２のゲート層となるエピタキシャ
ル層（６，７）を除去した後、当該トレンチ（１１）の
底面での前記第２導電型の不純物領域（３０）の上に、
ｐｎ接合構造のボディダイオードとするための電極（３
１）を形成する工程と、を含むことを特徴とする炭化珪
素半導体装置の製造方法。16. A low-concentration first layer comprising an epitaxial layer on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A method for manufacturing a silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inside thereof, the method comprising: Stacking the drift layer, the first gate layer, and the epitaxial layers (2, 3, 4) serving as the source layer on the one-conductivity-type SiC substrate (1), and the source layer and the first gate in the cell part Be layered A trench (5) penetrating the epitaxial layers (4, 3) to reach an epitaxial layer (2) which will be a drift layer, and an epitaxial layer (4) which will be a source layer and a first gate layer on the outer peripheral side of the cell portion. 3) Simultaneously forming a trench (11) penetrating the epitaxial layer (2) that will be a drift layer, and a second conductivity type in a surface layer portion on the bottom surface of the trench (11) on the outer peripheral side of the cell portion. The step of forming the impurity region (30), the step of forming the epitaxial layer (6, 7) to be the channel layer and the second gate layer by continuous epitaxial growth, and the step of forming the After removing the channel layer on the bottom surface and the epitaxial layers (6, 7) to be the second gate layer, the second layer on the bottom surface of the trench (11) is removed. On the conductive type impurity region (30),
An electrode (3 for forming a body diode having a pn junction structure)
1. A method for manufacturing a silicon carbide semiconductor device, including the step of forming 1).
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置の製
造方法であって、 エピタキシャル成長法により第１導電型のＳｉＣ基板
（１）の上にドリフト層（２）と第１のゲート層（３）
とソース層（４）とを順に積層する工程と、 ソース層（４）と第１のゲート層（３）とを貫通してド
リフト層（２）に達するトレンチ（５）を形成する工程
と、 エピタキシャル成長法によりチャネル層（６）と第２の
ゲート層（７）を形成する工程と、 前記トレンチ（５）の底面における前記第２のゲート層
（７）とチャネル層（６）に貫通孔（４１）を形成する
工程と、 前記貫通孔（４１）を通して露出しているドリフト層
（２）の上に、ショットキー構造のボディダイオードを
構成するためのショットキー電極（４０）を形成する工
程と、を含むことを特徴とする炭化珪素半導体装置の製
造方法。17. A low-concentration first epitaxial layer formed on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A method for manufacturing a silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inside thereof, the method comprising: Drift layer (2) and first gate layer (3) on SiC substrate (1) of one conductivity type
And a source layer (4) are sequentially stacked, a trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, A step of forming a channel layer (6) and a second gate layer (7) by an epitaxial growth method, and a through hole () in the bottom surface of the trench (5) in the second gate layer (7) and the channel layer (6). 41), and a step of forming a Schottky electrode (40) for forming a body diode having a Schottky structure on the drift layer (2) exposed through the through hole (41). A method for manufacturing a silicon carbide semiconductor device, comprising:
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、エピタキシャル層よりな
る第２導電型の第１のゲート層（３）と、エピタキシャ
ル層よりなる第１導電型のソース層（４）とが順に積層
されるとともに、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５）が形成され、さらに、このトレンチ（５）の内壁
にエピタキシャル層よりなる第１導電型のチャネル層
（６）が形成されるとともにその内方に第２導電型の第
２のゲート層（７）を形成した炭化珪素半導体装置の製
造方法であって、 エピタキシャル成長法により第１導電型のＳｉＣ基板
（１）の上にドリフト層（２）と第１のゲート層（３）
とソース層（４）とを順に積層する工程と、 ソース層（４）と第１のゲート層（３）とを貫通してド
リフト層（２）に達するトレンチ（５）を形成する工程
と、 エピタキシャル成長法によりチャネル層（６）と第２の
ゲート層（７）を形成する工程と、 前記トレンチ（５）の底面における前記第２のゲート層
（７）とチャネル層（６）に貫通孔（４１）を形成する
工程と、 前記貫通孔（４１）を通して露出しているドリフト層
（２）の上に、ボディダイオードとするための第２導電
型のドーパントを添加したポリシリコンよりなる電極
（５０）を形成する工程と、を含むことを特徴とする炭
化珪素半導体装置の製造方法。18. A low-concentration first epitaxial layer formed on a high-concentration first-conductivity-type SiC substrate (1).
A conductivity type drift layer (2), a second conductivity type first gate layer (3) made of an epitaxial layer, and a first conductivity type source layer (4) made of an epitaxial layer are sequentially stacked. , A trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, and further an epitaxial layer is formed on the inner wall of the trench (5). A method for manufacturing a silicon carbide semiconductor device in which a channel layer (6) of the first conductivity type is formed and a second gate layer (7) of the second conductivity type is formed inside thereof, the method comprising: Drift layer (2) and first gate layer (3) on SiC substrate (1) of one conductivity type
And a source layer (4) are sequentially stacked, a trench (5) penetrating the source layer (4) and the first gate layer (3) to reach the drift layer (2) is formed, A step of forming a channel layer (6) and a second gate layer (7) by an epitaxial growth method, and a through hole () in the bottom surface of the trench (5) in the second gate layer (7) and the channel layer (6). 41) and on the drift layer (2) exposed through the through hole (41), an electrode (50) made of polysilicon to which a second conductivity type dopant for forming a body diode is added. ) Is formed, and the manufacturing method of the silicon carbide semiconductor device characterized by the above-mentioned.
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