JP2017050398A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To suppress increase in ON-resistance while suppressing a leakage current.SOLUTION: A semiconductor layer 10 includes one surface SF that has a trench region RT having a bottom face BS and a side wall SW, and a non-trench region RN outside the trench region RT. The semiconductor layer 10 includes: a first portion 11 having a first conductivity type; and a second portion 12 having a second conductivity type different from the first conductivity type, and that is arranged in each of the trench region RT and the non-trench region RN. A Schottky electrode 20 is provided on the one surface SF of the semiconductor layer 10, and includes a portion that forms Schottky junction with the first portion 11, and a portion that forms a junction with the second portion 12. The first portion 11 of the semiconductor layer 10 forms an end part EB connected with the bottom face BS of the side wall SW.SELECTED DRAWING: Figure 2

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ショットキー電極を有する半導体装置およびショットキー電極を有する半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a Schottky electrode and a method for manufacturing a semiconductor device having a Schottky electrode.

たとえば特開２００８−２８２９７２号公報によれば、ｎ型ドリフト層およびｐ型層の各々に接するショットキー電極を有するジャンクションバリアショットキーダイオードが開示されている。ジャンクションバリアショットキーダイオードにおいては、逆バイアス時、言い換えればオフ状態時、にｐ型層から拡がる空乏層が、ショットキー電極とｎ型ドリフト層とによるショットキー接合部を覆う。これにより、ショットキー接合部に印加される電界が緩和される。よってオフ状態時のリーク電流が抑制される。   For example, Japanese Patent Application Laid-Open No. 2008-282972 discloses a junction barrier Schottky diode having a Schottky electrode in contact with each of an n-type drift layer and a p-type layer. In the junction barrier Schottky diode, a depletion layer extending from the p-type layer at the time of reverse bias, that is, in the off state, covers the Schottky junction portion formed by the Schottky electrode and the n-type drift layer. Thereby, the electric field applied to the Schottky junction is relaxed. Therefore, the leakage current in the off state is suppressed.

特開２００８−２８２９７２号公報JP 2008-282972 A

上述したように、上記ｐ型層、より一般的にいえばドリフト層の導電型と異なる導電型を有する層、が設けられることにより、リーク電流が抑制される。一方で、このような層が設けられる場合、ショットキーダイオードとして機能し得る部分の面積が小さくなることから、ある程度のオン抵抗の増大は避けられない。そこで、オン抵抗の増大をなるべく抑制しつつリーク電流を抑制する方法が望まれる。しかしながらそのような方法はこれまで十分に検討されてきていなかった。   As described above, the leakage current is suppressed by providing the p-type layer, more generally, a layer having a conductivity type different from that of the drift layer. On the other hand, when such a layer is provided, the area of a portion that can function as a Schottky diode is reduced, and thus an increase in on-resistance to a certain extent is unavoidable. Therefore, a method for suppressing leakage current while suppressing increase in on-resistance as much as possible is desired. However, such a method has not been sufficiently studied so far.

本発明は以上のような課題を解決するためになされたものであり、その一の目的は、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる半導体装置を提供することである。また他の目的は、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる半導体装置の製造方法を提供することである。またさらに他の目的は、半導体装置の簡素化された製造方法を提供することである。   The present invention has been made to solve the above-described problems, and one object of the present invention is to provide a semiconductor device capable of suppressing an increase in on-resistance while suppressing leakage current. . Another object is to provide a semiconductor device manufacturing method capable of suppressing an increase in on-resistance while suppressing a leakage current. Still another object is to provide a simplified manufacturing method of a semiconductor device.

本発明の一の局面に従う半導体装置は半導体層およびショットキー電極を有している。半導体層は、底面および側壁を有するトレンチ領域と、トレンチ領域の外の非トレンチ領域と、を有する一の面を含んでいる。半導体層は、第１の導電型を有する第１の部分と、第１の導電型と異なる第２の導電型を有し、トレンチ領域および非トレンチ領域の各々に配置された第２の部分と、を含んでいる。ショットキー電極は、半導体層の一の面上に設けられており、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含んでいる。半導体層の第１の部分は、側壁のうち底面へとつながる端部をなしている。   A semiconductor device according to one aspect of the present invention includes a semiconductor layer and a Schottky electrode. The semiconductor layer includes a surface having a trench region having a bottom surface and a sidewall and a non-trench region outside the trench region. The semiconductor layer includes a first portion having a first conductivity type, a second portion having a second conductivity type different from the first conductivity type, and being disposed in each of the trench region and the non-trench region, , Including. The Schottky electrode is provided on one surface of the semiconductor layer, and includes a portion bonded to the first portion and a portion bonded to the second portion. The first portion of the semiconductor layer forms an end portion connected to the bottom surface of the side wall.

本発明の他の局面に従う半導体装置は半導体層およびショットキー電極を有している。半導体層は、底面および側壁を有するトレンチ領域と、トレンチ領域の外の非トレンチ領域と、を有する一の面を含んでいる。半導体層は、第１の導電型を有する第１の部分と、第１の導電型と異なる第２の導電型を有し、トレンチ領域に配置された第２の部分と、を含んでいる。ショットキー電極は、半導体層の一の面上に設けられており、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含んでいる。半導体層の第１の部分および第２の部分の各々は底面を部分的になしている。   A semiconductor device according to another aspect of the present invention includes a semiconductor layer and a Schottky electrode. The semiconductor layer includes a surface having a trench region having a bottom surface and a sidewall and a non-trench region outside the trench region. The semiconductor layer includes a first portion having a first conductivity type and a second portion having a second conductivity type different from the first conductivity type and disposed in the trench region. The Schottky electrode is provided on one surface of the semiconductor layer, and includes a portion bonded to the first portion and a portion bonded to the second portion. Each of the first portion and the second portion of the semiconductor layer partially forms a bottom surface.

本発明のさらに他の局面に従う半導体装置は半導体層およびショットキー電極を有している。半導体層は、底面および側壁を有するトレンチ領域と、トレンチ領域の外の非トレンチ領域と、を有する一の面を含んでいる。半導体層は、第１の導電型を有する第１の部分と、第１の導電型と異なる第２の導電型を有し、一の面の一部に配置された第２の部分と、を含んでいる。ショットキー電極は、半導体層の一の面上に設けられており、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含んでいる。半導体層の第１の部分は側壁の全体をなしている。   A semiconductor device according to still another aspect of the present invention includes a semiconductor layer and a Schottky electrode. The semiconductor layer includes a surface having a trench region having a bottom surface and a sidewall and a non-trench region outside the trench region. The semiconductor layer includes: a first portion having a first conductivity type; and a second portion having a second conductivity type different from the first conductivity type and disposed on a part of one surface. Contains. The Schottky electrode is provided on one surface of the semiconductor layer, and includes a portion bonded to the first portion and a portion bonded to the second portion. The first portion of the semiconductor layer forms the entire side wall.

本発明の一の局面に従う半導体装置の製造方法は次の工程を有している。一の面を有し、第１の導電型を有する半導体層が準備される。半導体層の一の面に、底面および側壁を有するトレンチ領域と、トレンチ領域の外の非トレンチ領域とが設けられる。半導体層の一の面を部分的に覆い、側壁の全体を覆う注入マスクが形成される。注入マスクを用いた選択的なイオン注入により半導体層の一の面の一部の導電型を第１の導電型と異なる第２の導電型へ変化させることによって、半導体層に、第１の導電型を有する第１の部分と、第２の導電型を有する第２の部分とが設けられる。半導体層の一の面上に、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含むショットキー電極が形成される。   A method for manufacturing a semiconductor device according to one aspect of the present invention includes the following steps. A semiconductor layer having one surface and having a first conductivity type is prepared. A trench region having a bottom surface and a sidewall and a non-trench region outside the trench region are provided on one surface of the semiconductor layer. An implantation mask is formed that partially covers one surface of the semiconductor layer and covers the entire sidewall. By changing the conductivity type of a part of one surface of the semiconductor layer to a second conductivity type different from the first conductivity type by selective ion implantation using an implantation mask, the first conductivity is transferred to the semiconductor layer. A first portion having a mold and a second portion having a second conductivity type are provided. A Schottky electrode including a portion joined to the first portion and a portion joined to the second portion is formed on one surface of the semiconductor layer.

本発明の他の局面に従う半導体装置の製造方法は次の工程を有している。一の面を含み、第１の導電型を有する半導体層が準備される。半導体層の一の面を部分的に覆うエッチングマスクが形成される。エッチングマスクを用いた選択的なエッチングにより半導体層の一の面に凹部を形成することによって、凹部に含まれるアライメントマーク領域と、凹部に含まれる、底面および側壁を有するトレンチ領域と、凹部の外の非トレンチ領域と、が設けられる。アライメントマーク領域によるアライメントを用いて、半導体層の一の面を部分的に覆う注入マスクが形成される。注入マスクを用いた選択的なイオン注入により半導体層の一の面の一部の導電型を第１の導電型と異なる第２の導電型へ変化させることによって、半導体層に、第１の導電型を有する第１の部分と、第２の導電型を有する第２の部分とが設けられる。半導体層の一の面上に、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含むショットキー電極が形成される。   A method for manufacturing a semiconductor device according to another aspect of the present invention includes the following steps. A semiconductor layer including a first surface and having a first conductivity type is prepared. An etching mask that partially covers one surface of the semiconductor layer is formed. By forming a recess in one surface of the semiconductor layer by selective etching using an etching mask, an alignment mark region included in the recess, a trench region including a bottom surface and a side wall included in the recess, and the outside of the recess Non-trench regions. An implantation mask that partially covers one surface of the semiconductor layer is formed using alignment by the alignment mark region. By changing the conductivity type of a part of one surface of the semiconductor layer to a second conductivity type different from the first conductivity type by selective ion implantation using an implantation mask, the first conductivity is transferred to the semiconductor layer. A first portion having a mold and a second portion having a second conductivity type are provided. A Schottky electrode including a portion joined to the first portion and a portion joined to the second portion is formed on one surface of the semiconductor layer.

本発明のさらに他の局面に従う半導体装置の製造方法は次の工程を有している。素子領域と、素子領域を囲む終端領域と、を有する一の面を含み、第１の導電型を有する半導体層が準備される。半導体層の一の面に、底面および側壁を有し一の面の素子領域に配置されたトレンチ領域と、トレンチ領域の外の非トレンチ領域とが設けられる。半導体層の一の面の素子領域および終端領域の各々を部分的に覆う注入マスクが形成される。注入マスクを用いた選択的なイオン注入により半導体層の一の面の一部の導電型を第１の導電型と異なる第２の導電型へ変化させることによって、半導体層に、第１の導電型を有する第１の部分と、第２の導電型を有し一の面の素子領域に配置された第２の部分と、第２の導電型を有し一の面の終端領域に配置された第３の部分とが設けられる。半導体層の一の面上に、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含むショットキー電極が形成される。   A method for manufacturing a semiconductor device according to still another aspect of the present invention includes the following steps. A semiconductor layer having a first conductivity type including one surface having an element region and a termination region surrounding the element region is prepared. One surface of the semiconductor layer is provided with a trench region having a bottom surface and a side wall and disposed in the element region of the one surface, and a non-trench region outside the trench region. An implantation mask that partially covers each of the element region and the termination region on one surface of the semiconductor layer is formed. By changing the conductivity type of a part of one surface of the semiconductor layer to a second conductivity type different from the first conductivity type by selective ion implantation using an implantation mask, the first conductivity is transferred to the semiconductor layer. A first portion having a mold, a second portion having a second conductivity type and disposed in an element region on one surface, and a second portion having a second conductivity type and disposed in a termination region on one surface. A third portion. A Schottky electrode including a portion joined to the first portion and a portion joined to the second portion is formed on one surface of the semiconductor layer.

本発明の一の局面に従う半導体装置によれば、半導体層の第１の部分は、側壁のうち底面へとつながる端部をなしている。これにより、半導体層の一の面のうちショットキー電極の形成時にダメージを受けにくい箇所である側壁のより多くの部分を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。   According to the semiconductor device according to one aspect of the present invention, the first portion of the semiconductor layer forms an end portion connected to the bottom surface of the side wall. As a result, a larger portion of the side wall, which is a portion that is less likely to be damaged during the formation of the Schottky electrode, on one surface of the semiconductor layer can be used for the Schottky junction. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

本発明の他の局面に従う半導体装置によれば、半導体層の第１の部分および第２の部分の各々は底面を部分的になしている。第１の部分が底面をなすことにより、底面にショットキー接合を設けることができる。これにより、底面にショットキー接合が設けられない場合に比して、オン抵抗を低減することができる。一方で、第２の部分が底面をなすことにより、オフ状態において底面に印加される電界を緩和する空乏層を生成することができる。これにより、底面に設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。   According to the semiconductor device according to another aspect of the present invention, each of the first portion and the second portion of the semiconductor layer partially forms a bottom surface. Since the first portion forms a bottom surface, a Schottky junction can be provided on the bottom surface. Thereby, the on-resistance can be reduced as compared with a case where no Schottky junction is provided on the bottom surface. On the other hand, when the second portion forms the bottom surface, a depletion layer that relaxes the electric field applied to the bottom surface in the off state can be generated. Thereby, the leakage current of the Schottky junction provided on the bottom surface is suppressed. From the above, it is possible to suppress an increase in on-resistance while suppressing leakage current.

本発明のさらに他の局面に従う半導体装置によれば、半導体層の第１の部分は側壁の全体をなしている。これにより、半導体層の一の面のうちショットキー電極の形成時にダメージを受けにくい箇所である側壁の全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。   According to the semiconductor device according to still another aspect of the present invention, the first portion of the semiconductor layer forms the entire side wall. As a result, the entire side wall, which is a portion that is not easily damaged during the formation of the Schottky electrode, on one surface of the semiconductor layer can be used for the Schottky junction. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

本発明の一の局面に従う半導体装置の製造方法によれば、注入マスクは側壁の全体を覆う。これにより、イオン注入後においても半導体層の第１の部分が側壁の全体をなす。よって、半導体層の一の面のうちショットキー電極の形成時にダメージを受けにくい箇所である側壁の全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。   According to the method of manufacturing a semiconductor device according to one aspect of the present invention, the implantation mask covers the entire side wall. Thereby, even after ion implantation, the first portion of the semiconductor layer forms the entire side wall. Therefore, the entire side wall, which is a portion that is not easily damaged when forming the Schottky electrode, on one surface of the semiconductor layer can be used for the Schottky junction. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

本発明の他の局面に従う半導体装置の製造方法によれば、エッチングマスクを用いた選択的なエッチングによりアライメントマーク領域およびトレンチ領域とが形成される。これにより、アライメントマーク領域およびトレンチ領域の両方を一括して形成することができる。よって製造方法を簡素化することができる。   According to the method for manufacturing a semiconductor device according to another aspect of the present invention, the alignment mark region and the trench region are formed by selective etching using an etching mask. Thereby, both the alignment mark region and the trench region can be formed collectively. Therefore, the manufacturing method can be simplified.

本発明のさらに他の局面に従う半導体装置の製造方法によれば、注入マスクを用いた選択的なイオン注入により、半導体層に、第２の導電型を有し一の面の素子領域に配置された第２の部分と、第２の導電型を有し一の面の終端領域に配置された第３の部分とが設けられる。これにより、第２の部分および第３の部分の両方を一括して形成することができる。よって製造方法を簡素化することができる。   According to the method for manufacturing a semiconductor device according to still another aspect of the present invention, the semiconductor layer is disposed in the element region on the one surface having the second conductivity type by selective ion implantation using an implantation mask. A second portion and a third portion having a second conductivity type and disposed in a termination region on one surface. Thereby, both the 2nd part and the 3rd part can be formed collectively. Therefore, the manufacturing method can be simplified.

本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。1 is a cross sectional view schematically showing a configuration of a semiconductor device in a first embodiment of the present invention. 図１の部分拡大図である。It is the elements on larger scale of FIG. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically one process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 第１の比較例の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device of a 1st comparative example. 第１の比較例の半導体装置の製造方法の一工程を示す部分断面図である。It is a fragmentary sectional view showing one process of a manufacturing method of a semiconductor device of the 1st comparative example. 第１の比較例の半導体装置の製造方法の一工程を示す部分断面図である。It is a fragmentary sectional view showing one process of a manufacturing method of a semiconductor device of the 1st comparative example. 第１の比較例の半導体装置の製造方法の一工程を示す部分断面図である。It is a fragmentary sectional view showing one process of a manufacturing method of a semiconductor device of the 1st comparative example. 第１の比較例の半導体装置の製造方法における、ショットキー電極となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。It is a fragmentary sectional view which shows the mode of the initial stage of the film-forming by the sputtering method for forming the metal film used as a Schottky electrode in the manufacturing method of the semiconductor device of a 1st comparative example. 図１６の工程によってショットキー電極が形成された様子を示す部分断面図である。FIG. 17 is a partial cross-sectional view illustrating a state where a Schottky electrode is formed by the process of FIG. 16. 第２の比較例の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device of the 2nd comparative example. 第２の比較例の半導体装置がオフ状態にある際の空乏層の伸展の様子を示す部分断面図である。It is a fragmentary sectional view showing a situation of extension of a depletion layer when a semiconductor device of the 2nd comparative example is in an OFF state. 本発明の実施の形態１における半導体装置の製造方法における、ショットキー電極となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。It is a fragmentary sectional view which shows the mode of the initial stage of the film-forming by the sputtering method for forming the metal film used as a Schottky electrode in the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 図２０の部分拡大図である。It is the elements on larger scale of FIG. 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態２における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態２における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 3 of this invention. 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 4 of this invention. 本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 5 of this invention. 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 6 of this invention. 本発明の実施の形態７における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 7 of this invention. 本発明の実施の形態８における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 8 of this invention. 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 8 of this invention. 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 8 of this invention. 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 8 of this invention. 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly 1 process of the manufacturing method of the semiconductor device in Embodiment 8 of this invention.

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

＜実施の形態１＞
（構成）
図１は、本実施の形態のショットキーバリアダイオード９１（半導体装置）の構成を概略的に示す断面図である。図２は、図１の部分拡大図である。 <Embodiment 1>
(Constitution)
FIG. 1 is a cross-sectional view schematically showing a configuration of a Schottky barrier diode 91 (semiconductor device) of the present embodiment. FIG. 2 is a partially enlarged view of FIG.

ショットキーバリアダイオード９１は、ダイオードとしての機能を得るための素子領域ＱＥと、耐電圧を確保するための終端領域ＱＴとを有している。終端領域ＱＴは、平面レイアウトにおいて素子領域ＱＥの外側に設けられており、好ましくは素子領域ＱＥを囲んでいる。ショットキーバリアダイオード９１は、半導体基板１と、エピタキシャル層１０（半導体層）と、ショットキー電極２０と、アノード電極２１と、カソード電極２２と、終端保護膜３０とを有している。   The Schottky barrier diode 91 has an element region QE for obtaining a function as a diode and a termination region QT for ensuring a withstand voltage. Termination region QT is provided outside element region QE in the planar layout, and preferably surrounds element region QE. The Schottky barrier diode 91 includes a semiconductor substrate 1, an epitaxial layer 10 (semiconductor layer), a Schottky electrode 20, an anode electrode 21, a cathode electrode 22, and a termination protective film 30.

半導体基板１は、ｎ型（第１の導電型）を有している。エピタキシャル層１０は半導体基板１上にエピタキシャル成長によって形成された層である。半導体基板１およびエピタキシャル層１０はエピタキシャル基板を構成している。エピタキシャル層１０は、半導体基板１に接する下面と、この下面と反対の上面ＳＦ（一の面）とを有している。上面ＳＦは、底面ＢＳおよび側壁ＳＷを有するトレンチ領域ＲＴと、トレンチ領域ＲＴの外の非トレンチ領域ＲＮとを有している。非トレンチ領域ＲＮは、トレンチ領域ＲＴよりも高い位置で平坦な面をなしている。底面ＢＳは、非トレンチ領域ＲＮにおおよそ平行な面である。側壁ＳＷは、非トレンチ領域ＲＮに対しておおよそ垂直な面である。トレンチ領域ＲＴは、典型的には上面ＳＦ上に周期的に配列されており、たとえば０．５〜１０μｍ程度の深さを有している。   The semiconductor substrate 1 has n-type (first conductivity type). The epitaxial layer 10 is a layer formed on the semiconductor substrate 1 by epitaxial growth. The semiconductor substrate 1 and the epitaxial layer 10 constitute an epitaxial substrate. Epitaxial layer 10 has a lower surface in contact with semiconductor substrate 1 and an upper surface SF (one surface) opposite to the lower surface. Upper surface SF has a trench region RT having a bottom surface BS and a sidewall SW, and a non-trench region RN outside the trench region RT. Non-trench region RN forms a flat surface at a position higher than trench region RT. The bottom surface BS is a surface approximately parallel to the non-trench region RN. Sidewall SW is a surface that is approximately perpendicular to non-trench region RN. The trench regions RT are typically periodically arranged on the upper surface SF and have a depth of, for example, about 0.5 to 10 μm.

エピタキシャル層１０は、ｎ-ドリフト層１１（第１の部分）と、ダメージ不活性層１２（第２の部分）と、終端構造１３（第３の部分）とを含んでいる。ｎ-ドリフト層１１（第１の部分）は、ｎ型を有しており、好ましくは半導体基板１の不純物濃度よりも低い不純物濃度を有している。ダメージ不活性層１２は、ｐ型（第１の導電型と異なる第２の導電型）を有しおり、素子領域ＱＥに配置されている。終端構造１３は、ｐ型を有しており、終端領域ＱＴに配置されている。終端構造１３は、たとえばＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造を有している。 Epitaxial layer 10 includes an n − drift layer 11 (first portion), a damage inactive layer 12 (second portion), and a termination structure 13 (third portion). The n − drift layer 11 (first portion) has an n-type, and preferably has an impurity concentration lower than that of the semiconductor substrate 1. The damage inactive layer 12 has a p-type (second conductivity type different from the first conductivity type) and is disposed in the element region QE. Termination structure 13 has a p-type and is arranged in termination region QT. Termination structure 13 has, for example, a FLR (Field Limiting Ring) structure.

本実施の形態においては、エピタキシャル層１０のダメージ不活性層１２はトレンチ領域ＲＴおよび非トレンチ領域ＲＮの各々に配置されている。具体的には、ダメージ不活性層１２は素子領域ＱＥにおいて、上面ＳＦのうち側壁ＳＷ以外の部分のすべてをなしている。言い換えれば、ダメージ不活性層１２は素子領域ＱＥにおいて、上面ＳＦのうち半導体基板１の表面（図中、上面）におおよそ平行な部分のすべてをなしている。側壁ＳＷは、非トレンチ領域ＲＮへとつながる端部ＥＡと、底面ＢＳへとつながる端部ＥＢとを有している。端部ＥＡをダメージ不活性層１２がなしている。端部ＥＢをｎ-ドリフト層１１がなしている。 In the present embodiment, damage inactive layer 12 of epitaxial layer 10 is disposed in each of trench region RT and non-trench region RN. Specifically, the damage inactive layer 12 forms all of the upper surface SF other than the sidewall SW in the element region QE. In other words, the damage inactive layer 12 forms all of the portion of the upper surface SF approximately parallel to the surface of the semiconductor substrate 1 (upper surface in the drawing) in the element region QE. Sidewall SW has an end EA connected to non-trench region RN and an end EB connected to bottom surface BS. The damage inactive layer 12 forms the end EA. The n − drift layer 11 forms the end portion EB.

ショットキー電極２０は、エピタキシャル層１０の上面ＳＦ上に設けられている。具体的には、ショットキー電極２０は、トレンチ領域ＲＴの底面ＢＳと、トレンチ領域ＲＴの側壁ＳＷと、非トレンチ領域ＲＮとの各々を覆っている。これによりショットキー電極２０は、ｎ-ドリフト層１１にショットキー接合された部分と、ダメージ不活性層１２に接合された部分とを含んでいる。ショットキー電極２０は、たとえばＴｉ（チタン）から作られている。アノード電極２１はショットキー電極２０上に直接設けられている。カソード電極２２は、半導体基板１の下面上に直接設けられている。カソード電極２２は半導体基板１を介してエピタキシャル層１０のｎ-ドリフト層１１に電気的に接続されている。 Schottky electrode 20 is provided on upper surface SF of epitaxial layer 10. Specifically, Schottky electrode 20 covers each of bottom surface BS of trench region RT, sidewall SW of trench region RT, and non-trench region RN. Thus, Schottky electrode 20 includes a portion bonded to n − drift layer 11 and a portion bonded to damage inactive layer 12. Schottky electrode 20 is made of, for example, Ti (titanium). The anode electrode 21 is provided directly on the Schottky electrode 20. The cathode electrode 22 is directly provided on the lower surface of the semiconductor substrate 1. The cathode electrode 22 is electrically connected to the n − drift layer 11 of the epitaxial layer 10 through the semiconductor substrate 1.

終端保護膜３０は、エピタキシャル層１０の上面ＳＦを終端領域ＱＴにおいて覆っている。終端保護膜３０は、絶縁体から作られており、たとえばポリイミドから作られている。   Termination protective film 30 covers upper surface SF of epitaxial layer 10 in termination region QT. The end protection film 30 is made of an insulator, for example, made of polyimide.

（製造方法）
図３〜図１１は、ショットキーバリアダイオード９１の製造方法の工程を概略的に示す部分断面図である。なお各図の左側は、最終的にショットキーバリアダイオード９１（図１）となる装置領域を示す。また各図の右側は、最終的にはショットキーバリアダイオード９１を構成しない無効領域を示す。無効領域は、たとえば、アライメントマークの配置およびダイシングのために利用される。 (Production method)
3 to 11 are partial cross-sectional views schematically showing the steps of the method for manufacturing the Schottky barrier diode 91. Note that the left side of each drawing shows a device region that will eventually become a Schottky barrier diode 91 (FIG. 1). Further, the right side of each figure shows an invalid region that does not eventually constitute the Schottky barrier diode 91. The invalid area is used for, for example, alignment mark placement and dicing.

図３を参照して、半導体基板１上にエピタキシャル成長によってエピタキシャル層１０が形成される。これにより、上面ＳＦを有し、ｎ型を有するエピタキシャル層１０が準備される。言い換えれば、半導体基板１およびエピタキシャル層１０を有するエピタキシャル基板が準備される。エピタキシャル層１０は、そのままｎ-ドリフト層１１（図１）となる部分を含んでおり、この時点ではダメージ不活性層１２および終端構造１３（図１）は設けられていない。 Referring to FIG. 3, epitaxial layer 10 is formed on semiconductor substrate 1 by epitaxial growth. Thereby, the epitaxial layer 10 having the upper surface SF and having the n-type is prepared. In other words, an epitaxial substrate having the semiconductor substrate 1 and the epitaxial layer 10 is prepared. Epitaxial layer 10 includes a portion which becomes n − drift layer 11 (FIG. 1) as it is, and at this time, damage inactive layer 12 and termination structure 13 (FIG. 1) are not provided.

図４を参照して、エピタキシャル層１０の上面ＳＦ上に、無効領域において開口部を有するエッチングマスク４１が形成される。エッチングマスク４１を用いたエッチングにより、無効領域においてエピタキシャル層１０の上面ＳＦ上にアライメントマーク領域ＲＡとしての凹部が形成される。アライメントマーク領域ＲＡは、さらなる写真製版が行われる際における重ね合わせ用のマークとして使用し得るものである。次にエッチングマスク４１が除去される。   Referring to FIG. 4, etching mask 41 having an opening in the invalid region is formed on upper surface SF of epitaxial layer 10. Etching using the etching mask 41 forms a recess as the alignment mark region RA on the upper surface SF of the epitaxial layer 10 in the ineffective region. The alignment mark area RA can be used as an overlay mark when further photoengraving is performed. Next, the etching mask 41 is removed.

図５を参照して、エピタキシャル層１０の上面ＳＦ上に、写真製版を用いて、開口部を有する注入マスク４２が形成される。注入マスク４２を用いたイオン注入によりエピタキシャル層１０に終端構造１３が設けられる。次に注入マスク４２が除去される。   Referring to FIG. 5, implantation mask 42 having an opening is formed on upper surface SF of epitaxial layer 10 using photolithography. The termination structure 13 is provided in the epitaxial layer 10 by ion implantation using the implantation mask 42. Next, the implantation mask 42 is removed.

図６を参照して、エピタキシャル層１０の上面ＳＦ上に、写真製版を用いて、開口部を有するエッチングマスク４３が形成される。図７を参照して、エッチングマスク４３を用いたエッチングにより、装置領域においてトレンチ領域ＲＴとしての凹部が形成される。エッチングされないことにより平坦なまま保たれた領域は非トレンチ領域ＲＮとなる。言い換えれば、エピタキシャル層１０の上面ＳＦに、底面ＢＳおよび側壁ＳＷを有するトレンチ領域ＲＴと、トレンチ領域ＲＴの外の非トレンチ領域ＲＮとが設けられる。エッチング方法としては、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用い得る。さらに図８を参照して、上記エッチングマスク４３が除去される。   Referring to FIG. 6, etching mask 43 having an opening is formed on upper surface SF of epitaxial layer 10 using photolithography. Referring to FIG. 7, a recess as trench region RT is formed in the device region by etching using etching mask 43. A region that is kept flat by being not etched becomes a non-trench region RN. In other words, a trench region RT having a bottom surface BS and a sidewall SW and a non-trench region RN outside the trench region RT are provided on the upper surface SF of the epitaxial layer 10. As an etching method, for example, RIE (Reactive Ion Etching) can be used. Further, referring to FIG. 8, the etching mask 43 is removed.

図９を参照して、エピタキシャル層１０の上面ＳＦ上に、写真製版を用いて、素子領域ＱＥを露出しかつ終端領域ＱＴを覆う注入マスク４４が形成される。注入マスク４４を用いたイオン注入によりエピタキシャル層１０にｐ型のダメージ不活性層１２が設けられる。注入されるイオンは、アクセプタとなるものであり、たとえばＡｌ（アルミニウム）イオンである。ここで、トレンチ領域ＲＴの側壁ＳＷは、非トレンチ領域ＲＮに対しておおよそ垂直であることから、イオン注入を受けにくい。このため側壁ＳＷは、注入マスク４４によって覆われていなくても、ｐ型に変化させられることなくｎ型のまま維持され得る。次に注入マスク４２が除去される。   Referring to FIG. 9, implantation mask 44 that exposes element region QE and covers termination region QT is formed on upper surface SF of epitaxial layer 10 using photolithography. The p-type damage inactive layer 12 is provided in the epitaxial layer 10 by ion implantation using the implantation mask 44. Implanted ions serve as acceptors, and are, for example, Al (aluminum) ions. Here, since the sidewall SW of the trench region RT is substantially perpendicular to the non-trench region RN, it is difficult to receive ion implantation. For this reason, even if the sidewall SW is not covered by the implantation mask 44, it can be maintained as n-type without being changed to p-type. Next, the implantation mask 42 is removed.

図１０を参照して、金属膜の成膜と、それに続くパターニングとにより、ショットキー電極２０が形成される。本実施の形態においては、金属膜の成膜にスパッタリング法が用いられる。   Referring to FIG. 10, Schottky electrode 20 is formed by forming a metal film and subsequent patterning. In this embodiment mode, a sputtering method is used for forming a metal film.

図１１を参照して、ショットキー電極２０上にアノード電極２１が形成される。終端保護膜３０が形成される。カソード電極２２が形成される。次に、無効領域を利用して装置領域を切り出すダイシングが行われる。以上により、ショットキーバリアダイオード９１（図１）が得られる。   Referring to FIG. 11, anode electrode 21 is formed on Schottky electrode 20. A terminal protective film 30 is formed. A cathode electrode 22 is formed. Next, dicing is performed to cut out the device area using the invalid area. Thus, the Schottky barrier diode 91 (FIG. 1) is obtained.

（比較例）
図１２は、第１の比較例のショットキーバリアダイオード９０ａの構成を示す断面図である。ショットキーバリアダイオード９０ａは、ショットキーバリアダイオード９１（図１）と異なり、エピタキシャル層１０の上面ＳＦにトレンチ領域ＲＴおよびダメージ不活性層１２が設けられていない。 (Comparative example)
FIG. 12 is a cross-sectional view showing the configuration of the Schottky barrier diode 90a of the first comparative example. Unlike the Schottky barrier diode 91 (FIG. 1), the Schottky barrier diode 90 a is not provided with the trench region RT and the damage inactive layer 12 on the upper surface SF of the epitaxial layer 10.

図１３〜図１５は、ショットキーバリアダイオード９０ａの製造方法の工程を示す部分断面図である。図１３を参照して、まず前述したショットキーバリアダイオード９１の製造方法における図５の工程までとほぼ同様の方法により、アライメントマーク領域ＲＡおよび終端構造１３が設けられたエピタキシャル基板が準備される。図１４を参照して、金属膜の成膜と、それに続くパターニングとにより、ショットキー電極２０が形成される。金属膜の成膜にはスパッタリング法が用いられる。次に、ショットキー電極２０上にアノード電極２１が形成される。終端保護膜３０が形成される。カソード電極２２が形成される。次に、無効領域を利用して装置領域を切り出すダイシングが行われる。以上により、ショットキーバリアダイオード９０ａ（図１２）が得られる。   13 to 15 are partial cross-sectional views showing the steps of the method for manufacturing the Schottky barrier diode 90a. Referring to FIG. 13, first, an epitaxial substrate provided with alignment mark region RA and termination structure 13 is prepared by substantially the same method up to the step of FIG. 5 in the manufacturing method of Schottky barrier diode 91 described above. Referring to FIG. 14, Schottky electrode 20 is formed by forming a metal film and subsequent patterning. A sputtering method is used to form the metal film. Next, an anode electrode 21 is formed on the Schottky electrode 20. A terminal protective film 30 is formed. A cathode electrode 22 is formed. Next, dicing is performed to cut out the device area using the invalid area. Thus, the Schottky barrier diode 90a (FIG. 12) is obtained.

図１６は、ショットキーバリアダイオード９０ａの製造方法における、ショットキー電極２０となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。図１７は、図１６の工程によってショットキー電極２０が形成された様子を示す部分断面図である。スパッタリング法においては、スパッタターゲット５０から飛散した金属粒子５１がエピタキシャル層１０の表面へと入射することで成膜が進行する。成膜の初期段階においては、金属粒子５１の運動エネルギーによってエピタキシャル層１０の表面にダメージＤＧが加わりやすい。この結果、エピタキシャル層１０とショットキー電極２０との界面にダメージＤＧが存在し得る。ダメージＤＧは、ショットキーバリアダイオード９０ａに高い逆バイアス電圧が印加された場合、すなわちオフ状態の場合、に発生するリーク電流の増加の要因となり得る。   FIG. 16 is a partial cross-sectional view showing an initial stage of film formation by a sputtering method for forming a metal film to be the Schottky electrode 20 in the method for manufacturing the Schottky barrier diode 90a. FIG. 17 is a partial cross-sectional view showing a state where the Schottky electrode 20 is formed by the process of FIG. In the sputtering method, the metal film 51 scattered from the sputter target 50 is incident on the surface of the epitaxial layer 10 and the film formation proceeds. In the initial stage of film formation, damage DG is easily applied to the surface of the epitaxial layer 10 by the kinetic energy of the metal particles 51. As a result, damage DG may exist at the interface between the epitaxial layer 10 and the Schottky electrode 20. The damage DG can cause an increase in leakage current generated when a high reverse bias voltage is applied to the Schottky barrier diode 90a, that is, in the off state.

ダメージＤＧを低減する単純な方法としては、金属粒子５１の運動エネルギーを低減することが考えられる。このためには、スパッタリング法においてプラズマに印加されるエネルギーを低減することが考えられる。たとえば、プラズマに印加されるエネルギーを１／１０に低減することにより、リーク電流を１／１０に低減することができた事例もあった。しかしながら、スパッタリング法においてはプラズマを励起する必要があり、そのためには、ある程度以上の印加エネルギー量が必要である。よって、金属粒子５１の運動エネルギーの低減のみによってリーク電流を十分に低減することは困難である。   As a simple method for reducing the damage DG, it is conceivable to reduce the kinetic energy of the metal particles 51. For this purpose, it is conceivable to reduce the energy applied to the plasma in the sputtering method. For example, in some cases, the leakage current could be reduced to 1/10 by reducing the energy applied to the plasma to 1/10. However, in the sputtering method, it is necessary to excite the plasma, and for that purpose, a certain amount of applied energy is required. Therefore, it is difficult to sufficiently reduce the leakage current only by reducing the kinetic energy of the metal particles 51.

図１８は、第２の比較例のショットキーバリアダイオード９０ｂの構成を示す断面図である。ショットキーバリアダイオード９０ｂは、逆バイアスが印加された際、すなわちオフ状態の際、のリーク電流が抑制される構造を有するジャンクションバリアショットキーダイオードである。具体的にはショットキーバリアダイオード９０ｂのエピタキシャル層１０は、終端構造１３よりも内側において、ショットキー電極２０にショットキー接合されるｎ-ドリフト層に加えて、このｎ-ドリフト層とｐｎ接合をなすｐ層１４を有している。 FIG. 18 is a cross-sectional view showing a configuration of the Schottky barrier diode 90b of the second comparative example. The Schottky barrier diode 90b is a junction barrier Schottky diode having a structure in which leakage current is suppressed when a reverse bias is applied, that is, in an off state. More specifically, the epitaxial layer 10 of the Schottky barrier diode 90b has an n − drift layer and a pn junction in addition to the n − drift layer that is Schottky junction to the Schottky electrode 20 inside the termination structure 13. A p-layer 14 is formed.

図１９は、ショットキーバリアダイオード９０ｂがオフ状態にある際に、ｐ層１４からｎ-ドリフト層中へ空乏層ＤＬが伸展する様子を示す部分断面図である。空乏層ＤＬにより覆われることで、ダメージＤＧが存在し得るショットキー接合箇所に印加される電界が緩和される。その結果、リーク電流が抑制される。しかしながら、ショットキー接合箇所の全体を空乏層ＤＬによって覆うためには、エピタキシャル層１０の上面ＳＦの多くの割合にｐ層１４が設けられなければならない。このため実効的なショットキー接合の面積が小さくなるので、オン抵抗が高くなってしまう。 FIG. 19 is a partial cross-sectional view showing how the depletion layer DL extends from the p layer 14 into the n − drift layer when the Schottky barrier diode 90b is in the off state. Covering with the depletion layer DL alleviates the electric field applied to the Schottky junction where the damage DG may exist. As a result, leakage current is suppressed. However, in order to cover the entire Schottky junction with the depletion layer DL, the p layer 14 must be provided in a large proportion of the upper surface SF of the epitaxial layer 10. This reduces the effective Schottky junction area and increases the on-resistance.

以上のように、比較例のショットキーバリアダイオード９０ａおよび９０ｂでは、リーク電流を抑制しつつオン抵抗の増大を抑制することは困難である。   As described above, in the Schottky barrier diodes 90a and 90b of the comparative example, it is difficult to suppress an increase in on-resistance while suppressing a leakage current.

（効果）
図２０は、本実施の形態における、ショットキー電極２０（図１０）となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。図中、金属粒子５１ａ〜５１ｃのそれぞれは、非トレンチ領域ＲＮ、底面ＢＳおよび側壁ＳＷに入射する金属粒子を表している。図２１は、金属粒子５１ｃの周辺の拡大図である。 (effect)
FIG. 20 is a partial cross-sectional view showing an initial stage of film formation by a sputtering method for forming a metal film to be the Schottky electrode 20 (FIG. 10) in the present embodiment. In the figure, each of the metal particles 51a to 51c represents a metal particle incident on the non-trench region RN, the bottom surface BS, and the side wall SW. FIG. 21 is an enlarged view of the periphery of the metal particle 51c.

本実施の形態においても、金属粒子５１ａおよび５１ｂによって、比較例（図１６）の場合と同様、エピタキシャル層１０の表面にダメージが生じ得る。すなわち非トレンチ領域ＲＮおよび底面ＢＳにダメージが生じ得る。一方で、金属粒子５１ｃによる側壁ＳＷへのダメージは比較的小さい。この理由は、金属粒子５１ｃの速度Ｖｃのうち、側壁ＳＷに沿った速度成分Ｖｖが比較的大きく、側壁ＳＷに垂直な速度成分Ｖｈが比較的小さいためである。   Also in the present embodiment, the metal particles 51a and 51b can damage the surface of the epitaxial layer 10 as in the case of the comparative example (FIG. 16). That is, damage may occur in the non-trench region RN and the bottom surface BS. On the other hand, damage to the sidewall SW by the metal particles 51c is relatively small. This is because the velocity component Vv along the sidewall SW is relatively large and the velocity component Vh perpendicular to the sidewall SW is relatively small in the velocity Vc of the metal particles 51c.

ショットキーバリアダイオード９１（図１）においては、ダメージ不活性層１２が設けられることによって非トレンチ領域ＲＮおよび底面ＢＳにはショットキー障壁が現れない。すなわち非トレンチ領域ＲＮおよび底面ＢＳにはショットキーバリアダイオード構造が設けられない。このため、上述したように非トレンチ領域ＲＮおよび底面ＢＳにダメージが存在しても、それに起因したリーク電流の増大が避けられる。一方で、側壁ＳＷは、端部ＥＢ（図２）も含めその広い範囲が、ダメージ不活性層１２ではなくｎ-ドリフト層１１によって構成されている。よって側壁ＳＷには、オン抵抗の低いショットキーバリアダイオード構造が設けられる。また、上述したように側壁ＳＷにはダメージが生じにくいことから、このショットキーバリアダイオード構造のリーク電流は十分に小さい。 In the Schottky barrier diode 91 (FIG. 1), the Schottky barrier does not appear in the non-trench region RN and the bottom surface BS by providing the damage inactive layer 12. That is, no Schottky barrier diode structure is provided in the non-trench region RN and the bottom surface BS. For this reason, even if damage is present in the non-trench region RN and the bottom surface BS as described above, an increase in leakage current due to the damage can be avoided. On the other hand, the sidewall SW includes an end portion EB (FIG. 2) and a wide range including the n − drift layer 11 instead of the damage inactive layer 12. Therefore, a Schottky barrier diode structure with low on-resistance is provided on the sidewall SW. Further, as described above, since the side wall SW is hardly damaged, the leakage current of this Schottky barrier diode structure is sufficiently small.

次にショットキーバリアダイオード９１（図１）の動作について、以下に説明する。   Next, the operation of the Schottky barrier diode 91 (FIG. 1) will be described below.

カソード電極２２よりアノード電極２１の方が電圧が高い状態、すなわちオン状態の時、ダイオード電流がアノード電極２１からカソード電極２２に流れる。ここで、ショットキー接合構造(ショットキー電極２０とトレンチ側壁ＳＷとによる接合構造)の閾値電圧(電流が流れ始める電圧)は１．０Ｖ程度であり、ｐｎ接合構造(ショットキー電極２０と底面ＢＳおよび非トレンチ領域ＲＮの各々との接合構造)の閾値電圧は２．０Ｖ以上である。このため、両閾値電圧の間の電圧、たとえば１．５Ｖ程度、が実際に使用される電圧とされる限り、ｐｎ接合構造には電流が流れずショットキー接合構造にのみ電流が流れる。   When the voltage of the anode electrode 21 is higher than that of the cathode electrode 22, that is, in the on state, a diode current flows from the anode electrode 21 to the cathode electrode 22. Here, the threshold voltage (voltage at which current begins to flow) of the Schottky junction structure (junction structure formed by the Schottky electrode 20 and the trench sidewall SW) is about 1.0 V, and the pn junction structure (Schottky electrode 20 and bottom surface BS). And the threshold voltage of the junction structure with each of the non-trench regions RN is 2.0 V or higher. For this reason, as long as the voltage between the two threshold voltages, for example, about 1.5 V, is set to a voltage that is actually used, no current flows through the pn junction structure, and only a current flows through the Schottky junction structure.

カソード電極２２よりアノード電極２１の方が電圧が低い状態、すなわちオン状態の時、ショットキー接合構造およびｐｎ接合構造から伸びる空乏層によって電圧が保持される。この時、上述したように、ショットキー電極２０の形成時にダメージを受けやすい非トレンチ領域ＲＮおよび底面ＢＳには、ダメージ不活性層１２が配置されていることによって電界が印加されない。このため、ダメージに起因したリーク電流が生じない。つまり、エピタキシャル層１０の表面のうちダメージを受けやすい箇所が、ダメージ不活性層１２により不活性化される。これにより、ショットキーバリアダイオード９１に高電圧が印加されたオフ状態において、エピタキシャル層１０のダメージに起因したリーク電流を抑制することができる。   When the voltage of the anode electrode 21 is lower than that of the cathode electrode 22, that is, in the ON state, the voltage is held by the depletion layer extending from the Schottky junction structure and the pn junction structure. At this time, as described above, an electric field is not applied to the non-trench region RN and the bottom surface BS, which are easily damaged when the Schottky electrode 20 is formed, because the damage inactive layer 12 is disposed. For this reason, the leak current resulting from damage does not arise. That is, the damage inactive layer 12 inactivates a portion that is easily damaged in the surface of the epitaxial layer 10. Thereby, in the off state in which a high voltage is applied to the Schottky barrier diode 91, it is possible to suppress a leakage current resulting from damage to the epitaxial layer 10.

特に、エピタキシャル層１０のｎ-ドリフト層１１は、側壁ＳＷのうち底面ＢＳへとつながる端部ＥＢ（図２）をなしている。これにより、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時、特に成膜の初期、にダメージを受けにくい箇所である側壁ＳＷのより多くの部分を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。 In particular, the n − drift layer 11 of the epitaxial layer 10 forms an end portion EB (FIG. 2) connected to the bottom surface BS of the sidewall SW. As a result, a larger portion of the sidewall SW, which is a portion that is not easily damaged during the formation of the Schottky electrode 20 in the upper surface SF of the epitaxial layer 10, particularly at the initial stage of film formation, can be used for the Schottky junction. it can. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

＜実施の形態２＞
（構成）
図２２は、本実施の形態のショットキーバリアダイオード９２（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９２とショットキーバリアダイオード９１（図２：実施の形態１）との間では、ダメージ不活性層１２の配置が異なっている。ショットキーバリアダイオード９２において、ショットキーバリアダイオード９１と同様に、ダメージ不活性層１２は上面ＳＦの一部に配置されている。一方で、ショットキーバリアダイオード９２においては、ダメージ不活性層１２が側壁ＳＷの外にのみ設けられている。すなわちダメージ不活性層１２は側壁ＳＷには設けられていない。これにより、エピタキシャル層１０のｎ-ドリフト層１１は側壁ＳＷの全体をなしている。よって側壁ＳＷの端部ＥＡおよび端部ＥＢの両方をダメージ不活性層１２ではなくｎ-ドリフト層１１がなしている。また底面ＢＳの両端（図中、右端および左端）の両方をダメージ不活性層１２ではなくｎ-ドリフト層１１がなしている。また非トレンチ領域ＲＮのうちトレンチ領域ＲＴへとつながる端部をｎ-ドリフト層１１がなしている。 <Embodiment 2>
(Constitution)
FIG. 22 is a partial cross-sectional view schematically showing the configuration of the Schottky barrier diode 92 (semiconductor device) of the present embodiment. The arrangement of the damage inactive layer 12 is different between the Schottky barrier diode 92 and the Schottky barrier diode 91 (FIG. 2: Embodiment 1). In the Schottky barrier diode 92, similarly to the Schottky barrier diode 91, the damage inactive layer 12 is disposed on a part of the upper surface SF. On the other hand, in the Schottky barrier diode 92, the damage inactive layer 12 is provided only outside the sidewall SW. That is, the damage inactive layer 12 is not provided on the sidewall SW. As a result, the n − drift layer 11 of the epitaxial layer 10 forms the entire sidewall SW. Therefore, both the end portion EA and the end portion EB of the sidewall SW are not the damage inactive layer 12 but the n − drift layer 11. Further, both ends (right end and left end in the figure) of the bottom surface BS are not the damage inactive layer 12 but the n − drift layer 11. Further, the n − drift layer 11 forms an end portion of the non-trench region RN connected to the trench region RT.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

（製造方法）
まず、実施の形態１における図３〜図８の工程と同様の工程が行われる。次に、ダメージ不活性層１２（図２２）を形成する工程が行われる。具体的には、以下の工程が行われる。 (Production method)
First, steps similar to those in FIGS. 3 to 8 in the first embodiment are performed. Next, a step of forming the damage inactive layer 12 (FIG. 22) is performed. Specifically, the following steps are performed.

図２３を参照して、エピタキシャル層１０の上面ＳＦを部分的に覆い、側壁ＳＷの全体を覆う注入マスク４４ａが形成される。注入マスク４４ａを用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０の一部が非トレンチ領域ＲＮにおけるダメージ不活性層１２（図２２）とされ、その残りがｎ-ドリフト層１１とされる。言い換えれば、エピタキシャル層１０に、ｎ-ドリフト層１１と、非トレンチ領域ＲＮにおけるダメージ不活性層１２とが設けられる。次に注入マスク４４ａが除去される。 Referring to FIG. 23, an implantation mask 44a that partially covers upper surface SF of epitaxial layer 10 and covers the entire sidewall SW is formed. By changing the conductivity type of a part of the upper surface SF of the epitaxial layer 10 to p-type by selective ion implantation using the implantation mask 44a, a part of the epitaxial layer 10 is damaged in the non-trench region RN. (FIG. 22), and the remainder is the n − drift layer 11. In other words, n − drift layer 11 and damage inactive layer 12 in non-trench region RN are provided in epitaxial layer 10. Next, the implantation mask 44a is removed.

図２４を参照して、エピタキシャル層１０の上面ＳＦを部分的に覆い、側壁ＳＷの全体を覆う注入マスク４４ｂが形成される。注入マスク４４ａを用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０の一部がトレンチ領域ＲＴにおけるダメージ不活性層１２（図２２）とされ、その残りがｎ-ドリフト層１１とされる。言い換えれば、エピタキシャル層１０に、ｎ-ドリフト層１１と、トレンチ領域ＲＴにおけるダメージ不活性層１２とが設けられる。 Referring to FIG. 24, an implantation mask 44b that partially covers upper surface SF of epitaxial layer 10 and covers the entire sidewall SW is formed. By changing the conductivity type of a part of the upper surface SF of the epitaxial layer 10 to p-type by selective ion implantation using the implantation mask 44a, a part of the epitaxial layer 10 is damaged in the damage inactive layer 12 ( 22), and the remainder is the n − drift layer 11. In other words, the epitaxial layer 10 is provided with the n − drift layer 11 and the damage inactive layer 12 in the trench region RT.

なお注入マスク４４ａ（図２３）の開口部と、注入マスク４４ｂ（図２４）の開口部との両方に対応する開口部を有する注入マスクを用いたイオン注入により、図２３および図２４の工程が一括して行われてもよい。すなわち非トレンチ領域ＲＮ上のダメージ不活性層１２と、底面ＢＳ上のダメージ不活性層１２との両方が一括して形成されてもよい。特に、写真製版において非トレンチ領域ＲＮの位置と底面ＢＳの位置との両方でフォトレジストの同時露光が可能な場合は、写真製版によりそのような注入マスクを容易に形成することができる。よってイオン注入工程を簡素化することができる。   The steps of FIGS. 23 and 24 are performed by ion implantation using an implantation mask having openings corresponding to both the opening of the implantation mask 44a (FIG. 23) and the opening of the implantation mask 44b (FIG. 24). It may be performed in a lump. That is, both the damage inactive layer 12 on the non-trench region RN and the damage inactive layer 12 on the bottom surface BS may be formed in a lump. In particular, when the photoresist can be simultaneously exposed at both the position of the non-trench region RN and the position of the bottom surface BS in photolithography, such an implantation mask can be easily formed by photolithography. Therefore, the ion implantation process can be simplified.

（効果）
本実施の形態のショットキーバリアダイオード９２によれば、エピタキシャル層１０のｎ-ドリフト層１１は側壁ＳＷの全体をなしている。これにより、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時にダメージを受けにくい箇所である側壁ＳＷの全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。 (effect)
According to the Schottky barrier diode 92 of the present embodiment, the n − drift layer 11 of the epitaxial layer 10 forms the entire sidewall SW. As a result, the entire sidewall SW, which is a portion that is not easily damaged during the formation of the Schottky electrode 20 in the upper surface SF of the epitaxial layer 10, can be used for the Schottky junction. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

また本実施の形態によれば、トレンチ領域ＲＴの底面ＢＳの端は、ダメージ不活性層１２ではなく、ｎ-ドリフト層１１がなしている。仮に底面ＢＳの端をダメージ不活性層１２がなしている場合、そこから延びる空乏層に起因したＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）抵抗により、オン抵抗が大きく増大し得る。本実施の形態によれば、このようなオン抵抗の増大を避けることができる。 Further, according to the present embodiment, the end of the bottom surface BS of the trench region RT is not the damage inactive layer 12 but the n − drift layer 11. If the damage inactive layer 12 is formed at the end of the bottom surface BS, the on-resistance can be greatly increased by a JFET (Junction Field Effect Transistor) resistance caused by a depletion layer extending from the damage inactive layer 12. According to the present embodiment, such an increase in on-resistance can be avoided.

本実施の形態の製造方法によれば、注入マスク４４ａおよび注入マスク４４ｂの各々は側壁ＳＷの全体を覆う。これにより、イオン注入後においてもエピタキシャル層１０のｎ-ドリフト層１１が側壁ＳＷの全体をなす。よって、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時にダメージを受けにくい箇所である側壁ＳＷの全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。 According to the manufacturing method of the present embodiment, each of implantation mask 44a and implantation mask 44b covers the entire sidewall SW. Thereby, even after ion implantation, the n − drift layer 11 of the epitaxial layer 10 forms the entire sidewall SW. Therefore, the entire sidewall SW, which is a portion that is difficult to be damaged when the Schottky electrode 20 is formed, on the upper surface SF of the epitaxial layer 10 can be used for the Schottky junction. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

なお仮に注入マスクが側壁ＳＷの全体を覆わないとすると、注入量条件などのイオン注入条件によっては、側壁ＳＷに不要なｐ型層が形成されることがあり得る。この場合、ｐ型層が形成された箇所はショットキーダイオードとして動作しないため、ショットキーダイオードの実効的な面積が小さくなってしまう。側壁ＳＷ上の不要なｐ型層は犠牲酸化法などにより除去することができる場合もあるが、工程の負担が増大する。   If the implantation mask does not cover the entire sidewall SW, an unnecessary p-type layer may be formed on the sidewall SW depending on ion implantation conditions such as the implantation amount condition. In this case, since the portion where the p-type layer is formed does not operate as a Schottky diode, the effective area of the Schottky diode is reduced. Although an unnecessary p-type layer on the sidewall SW can be removed by a sacrificial oxidation method or the like, the burden on the process increases.

＜実施の形態３＞
図２５は、本実施の形態のショットキーバリアダイオード９３（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９３とショットキーバリアダイオード９１（図２：実施の形態１）との間では、ダメージ不活性層１２の配置が異なっている。ショットキーバリアダイオード９３において、ショットキーバリアダイオード９１と同様に、ダメージ不活性層１２は上面ＳＦの一部に配置されている。一方で、ショットキーバリアダイオード９３においては、エピタキシャル層１０のｎ-ドリフト層１１およびダメージ不活性層１２の各々はトレンチ領域ＲＴの底面ＢＳを部分的になしている。またエピタキシャル層１０のｎ-ドリフト層１１およびダメージ不活性層１２の各々は非トレンチ領域ＲＮを部分的になしている。言い換えれば、底面ＢＳおよび非トレンチ領域ＲＮの各々の表面に、２つ以上のダメージ不活性層１２が、断面視（図２５の視野）において互いに離れて配置されている。なおダメージ不活性層１２の間の間隔は一定である必要はない。 <Embodiment 3>
FIG. 25 is a partial cross-sectional view schematically showing a configuration of the Schottky barrier diode 93 (semiconductor device) of the present embodiment. The arrangement of the damage inactive layer 12 is different between the Schottky barrier diode 93 and the Schottky barrier diode 91 (FIG. 2: Embodiment 1). In the Schottky barrier diode 93, similarly to the Schottky barrier diode 91, the damage inactive layer 12 is disposed on a part of the upper surface SF. On the other hand, in Schottky barrier diode 93, each of n − drift layer 11 and damage inactive layer 12 of epitaxial layer 10 partially forms bottom surface BS of trench region RT. Each of n − drift layer 11 and damage inactive layer 12 of epitaxial layer 10 partially forms non-trench region RN. In other words, two or more damage inactive layers 12 are arranged apart from each other in cross-sectional view (field of view in FIG. 25) on the surface of each of the bottom surface BS and the non-trench region RN. The interval between the damage inactive layers 12 does not need to be constant.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によれば、エピタキシャル層１０のｎ-ドリフト層１１およびダメージ不活性層１２の各々は底面ＢＳを部分的になしている。ｎ-ドリフト層１１が底面ＢＳをなすことにより、底面ＢＳにもショットキー接合を設けることができる。これによりオン抵抗をより低減することができる。一方で、ダメージ不活性層１２が底面ＢＳをなすことにより、オフ状態において底面ＢＳに印加される電界を緩和する空乏層を生成することができる。これにより、底面ＢＳに設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大をより抑制することができる。 According to the present embodiment, each of n − drift layer 11 and damage inactive layer 12 of epitaxial layer 10 partially forms bottom surface BS. Since the n − drift layer 11 forms the bottom surface BS, a Schottky junction can also be provided on the bottom surface BS. Thereby, the on-resistance can be further reduced. On the other hand, when the damage inactive layer 12 forms the bottom surface BS, a depletion layer that relaxes the electric field applied to the bottom surface BS in the off state can be generated. Thereby, the leak current of the Schottky junction provided in the bottom surface BS is suppressed. From the above, it is possible to further suppress an increase in on-resistance while suppressing leakage current.

またエピタキシャル層１０のｎ-ドリフト層１１およびダメージ不活性層１２の各々は非トレンチ領域ＲＮを部分的になしている。ｎ-ドリフト層１１が非トレンチ領域ＲＮをなすことにより、非トレンチ領域ＲＮにもショットキー接合を設けることができる。これによりオン抵抗をより低減することができる。一方で、ダメージ不活性層１２が非トレンチ領域ＲＮをなすことにより、オフ状態において非トレンチ領域ＲＮに印加される電界を緩和する空乏層を生成することができる。これにより、非トレンチ領域ＲＮに設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大をより抑制することができる。 Each of n − drift layer 11 and damage inactive layer 12 of epitaxial layer 10 partially forms non-trench region RN. Since n − drift layer 11 forms non-trench region RN, a Schottky junction can also be provided in non-trench region RN. Thereby, the on-resistance can be further reduced. On the other hand, when the damage inactive layer 12 forms the non-trench region RN, a depletion layer that relaxes the electric field applied to the non-trench region RN in the off state can be generated. Thereby, the leakage current of the Schottky junction provided in the non-trench region RN is suppressed. From the above, it is possible to further suppress an increase in on-resistance while suppressing leakage current.

＜実施の形態４＞
図２６は、本実施の形態のショットキーバリアダイオード９４（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９４と、ショットキーバリアダイオード９２または９３（図２２または図２５：実施の形態２または３）との間では、ダメージ不活性層１２の配置が異なっている。ショットキーバリアダイオード９４において、ショットキーバリアダイオード９２またはショットキーバリアダイオード９３と同様に、エピタキシャル層１０のｎ-ドリフト層１１およびダメージ不活性層１２の各々は底面ＢＳを部分的になしている。一方で、ショットキーバリアダイオード９４においては、ショットキーバリアダイオード９３（図２５）と異なり、エピタキシャル層１０のｎ-ドリフト層１１は側壁ＳＷの全体をなしている。また、ショットキーバリアダイオード９４においては、ダメージ不活性層１２はトレンチ領域ＲＴに配置されており、非トレンチ領域ＲＮには配置されていない。 <Embodiment 4>
FIG. 26 is a partial cross-sectional view schematically showing the configuration of the Schottky barrier diode 94 (semiconductor device) of the present embodiment. The arrangement of the damage inactive layer 12 is different between the Schottky barrier diode 94 and the Schottky barrier diode 92 or 93 (FIG. 22 or FIG. 25: Embodiment 2 or 3). In the Schottky barrier diode 94, like the Schottky barrier diode 92 or the Schottky barrier diode 93, each of the n − drift layer 11 and the damage inactive layer 12 of the epitaxial layer 10 partially forms the bottom surface BS. On the other hand, in Schottky barrier diode 94, unlike Schottky barrier diode 93 (FIG. 25), n − drift layer 11 of epitaxial layer 10 forms the entire sidewall SW. In the Schottky barrier diode 94, the damage inactive layer 12 is disposed in the trench region RT and is not disposed in the non-trench region RN.

なお、上記以外の構成については、上述した実施の形態２または３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the above-described second or third embodiment, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.

本実施の形態によれば、実施の形態３と同様、エピタキシャル層１０のｎ-ドリフト層１１およびダメージ不活性層１２の各々は底面ＢＳを部分的になしている。ｎ-ドリフト層１１が底面ＢＳをなすことにより、底面ＢＳにショットキー接合を設けることができる。これにより、底面ＢＳにショットキー接合が設けられない場合に比して、オン抵抗を低減することができる。一方で、ダメージ不活性層１２が底面ＢＳをなすことにより、オフ状態において底面ＢＳに印加される電界を緩和する空乏層を生成することができる。これにより、底面ＢＳに設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。 According to the present embodiment, as in the third embodiment, each of n − drift layer 11 and damage inactive layer 12 of epitaxial layer 10 partially forms bottom surface BS. Since the n − drift layer 11 forms the bottom surface BS, a Schottky junction can be provided on the bottom surface BS. Thereby, the on-resistance can be reduced as compared with the case where no Schottky junction is provided on the bottom surface BS. On the other hand, when the damage inactive layer 12 forms the bottom surface BS, a depletion layer that relaxes the electric field applied to the bottom surface BS in the off state can be generated. Thereby, the leak current of the Schottky junction provided in the bottom surface BS is suppressed. From the above, it is possible to suppress an increase in on-resistance while suppressing leakage current.

また実施の形態２と同様、エピタキシャル層１０のｎ-ドリフト層１１は側壁ＳＷの全体をなしている。これにより、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時にダメージを受けにくい箇所である側壁ＳＷの全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。 As in the second embodiment, the n − drift layer 11 of the epitaxial layer 10 forms the entire sidewall SW. As a result, the entire sidewall SW, which is a portion that is not easily damaged during the formation of the Schottky electrode 20 in the upper surface SF of the epitaxial layer 10, can be used for the Schottky junction. Therefore, an increase in on-resistance can be suppressed while suppressing a leakage current due to damage.

＜実施の形態５＞
図２７は、本実施の形態のショットキーバリアダイオード９５（半導体装置）の構成を概略的に示す部分断面図である。本実施の形態においては、トレンチ領域ＲＴの側壁ＳＷは、非トレンチ領域ＲＮに対して、垂直ではなく斜めになっている。言い換えれば、トレンチ領域ＲＴは深さ方向（図中、下方向）に向かってテーパー形状を有している。 <Embodiment 5>
FIG. 27 is a partial cross-sectional view schematically showing the configuration of the Schottky barrier diode 95 (semiconductor device) of the present embodiment. In the present embodiment, the sidewall SW of the trench region RT is not perpendicular to the non-trench region RN but is inclined. In other words, the trench region RT has a taper shape in the depth direction (downward in the drawing).

なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the fourth embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によれば、側壁ＳＷは非トレンチ領域ＲＮに対して斜めになっている。これにより側壁ＳＷの面積が大きくなる。よって、側壁ＳＷを利用したショットキー接合の面積を大きくすることにより、オン抵抗を低減することができる。   According to the present embodiment, sidewall SW is inclined with respect to non-trench region RN. This increases the area of the sidewall SW. Thus, the on-resistance can be reduced by increasing the area of the Schottky junction using the sidewall SW.

なお図２７においては、ショットキーバリアダイオード９４（図２４：実施の形態４）に斜めの側壁ＳＷが適用された構成が示されているが、ショットキーバリアダイオード９１〜９３（図２、図２２および図２５：実施の形態３）に斜めの側壁ＳＷが適用されてもよい。   27 shows a configuration in which the oblique side wall SW is applied to the Schottky barrier diode 94 (FIG. 24: Embodiment 4). However, the Schottky barrier diodes 91 to 93 (FIGS. 2 and 22) are shown. And FIG. 25: An oblique side wall SW may be applied to the third embodiment).

＜実施の形態６＞
図２８は、本実施の形態のショットキーバリアダイオード９６（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９６においては、エピタキシャル層１０のダメージ不活性層１２はコンタクト部１２Ｃおよび低濃度部１２Ｌを有している。コンタクト部１２Ｃはショットキー電極２０に接している。低濃度部１２Ｌは、コンタクト部１２Ｃの不純物濃度よりも低い不純物濃度を有している。好ましくは、コンタクト部１２Ｃは、平面レイアウトにおいてダメージ不活性層１２の各々の中心に配置されている。 <Embodiment 6>
FIG. 28 is a partial cross-sectional view schematically showing the configuration of the Schottky barrier diode 96 (semiconductor device) of the present embodiment. In the Schottky barrier diode 96, the damage inactive layer 12 of the epitaxial layer 10 has a contact portion 12C and a low concentration portion 12L. The contact portion 12C is in contact with the Schottky electrode 20. The low concentration portion 12L has an impurity concentration lower than that of the contact portion 12C. Preferably, the contact portion 12C is disposed at the center of each damage inactive layer 12 in the planar layout.

なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the fourth embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によれば、ダメージ不活性層１２は、ショットキー電極２０に接するコンタクト部１２Ｃを有している。これによりショットキー電極２０とダメージ不活性層１２との間のコンタクト抵抗が低減される。よって、ショットキーバリアダイオード９６にサージ電流が印加されることでｎ-ドリフト層１１およびダメージ不活性層１２によるｐｎ接合ダイオード構造に順方向電流が流れる場合に、そのオン抵抗が低減される。よって、サージ電流に対する耐性を向上させることができる。 According to the present embodiment, the damage inactive layer 12 has the contact portion 12 </ b> C in contact with the Schottky electrode 20. Thereby, the contact resistance between the Schottky electrode 20 and the damage inactive layer 12 is reduced. Therefore, when a forward current flows through the pn junction diode structure including the n − drift layer 11 and the damage inactive layer 12 by applying a surge current to the Schottky barrier diode 96, the on-resistance is reduced. Therefore, resistance to surge current can be improved.

なおショットキーバリアダイオード９６（図２８）は、ショットキーバリアダイオード９４（図２４：実施の形態４）のダメージ不活性層１２がコンタクト部１２Ｃおよび低濃度部１２Ｌを有する構成に対応するが、ショットキーバリアダイオード９１〜９３または９５（図２、図２２、図２５または図２７：実施の形態１〜３または５）においてダメージ不活性層１２がコンタクト部および低濃度部を有してもよい。   The Schottky barrier diode 96 (FIG. 28) corresponds to a configuration in which the damage inactive layer 12 of the Schottky barrier diode 94 (FIG. 24: Embodiment 4) has the contact portion 12C and the low concentration portion 12L. In key barrier diodes 91 to 93 or 95 (FIGS. 2, 22, 25, or 27: Embodiments 1 to 3 or 5), damage inactive layer 12 may have a contact portion and a low concentration portion.

＜実施の形態７＞
本実施の形態においては、ショットキーバリアダイオード９１（図１）が、実施の形態１の製造方法と部分的に異なる方法によって製造される。まず実施の形態１と同様にエピタキシャル層１０（図３）が形成される。 <Embodiment 7>
In the present embodiment, Schottky barrier diode 91 (FIG. 1) is manufactured by a method partially different from the manufacturing method of the first embodiment. First, epitaxial layer 10 (FIG. 3) is formed as in the first embodiment.

図２９を参照して、次に、エピタキシャル層１０の上面ＳＦを部分的に覆うエッチングマスク４８が形成される。エッチングマスク４８を用いた選択的なエッチングによりエピタキシャル層１０の上面ＳＦに凹部が形成される。これによって、凹部に含まれるアライメントマーク領域ＲＡと、凹部に含まれるトレンチ領域ＲＴと、凹部の外の非トレンチ領域ＲＮと、が設けられる。次にエッチングマスク４８が除去される。   Referring to FIG. 29, an etching mask 48 that partially covers the upper surface SF of the epitaxial layer 10 is formed next. A recess is formed in the upper surface SF of the epitaxial layer 10 by selective etching using the etching mask 48. Thereby, alignment mark region RA included in the recess, trench region RT included in the recess, and non-trench region RN outside the recess are provided. Next, the etching mask 48 is removed.

アライメントマーク領域ＲＡによるアライメントを用いて、エピタキシャル層１０の上面ＳＦを部分的に覆う注入マスク４２（図５）が形成される。注入マスク４２を用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０に、ｐ型を有する終端構造１３が設けられる。   An implantation mask 42 (FIG. 5) that partially covers the upper surface SF of the epitaxial layer 10 is formed by using the alignment by the alignment mark region RA. By changing the conductivity type of a part of the upper surface SF of the epitaxial layer 10 to p type by selective ion implantation using the implantation mask 42, the epitaxial layer 10 is provided with the termination structure 13 having p type.

アライメントマーク領域ＲＡによるアライメントを用いて、エピタキシャル層１０の上面ＳＦを部分的に覆う注入マスク４４（図９）が形成される。注入マスク４４を用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０に、ｎ型を有するｎ-ドリフト層１１と、ｐ型を有するダメージ不活性層１２とが設けられる。 An implantation mask 44 (FIG. 9) that partially covers the upper surface SF of the epitaxial layer 10 is formed by using the alignment by the alignment mark region RA. By changing the conductivity type of a part of the upper surface SF of the epitaxial layer 10 to p-type by selective ion implantation using the implantation mask 44, the epitaxial layer 10 includes an n − drift layer 11 having p-type, p A damage inactive layer 12 having a mold is provided.

この後、実施の形態１とほぼ同様の工程（図１０および図１１）が行われる。これによりショットキーバリアダイオード９１（図１）が得られる。   Thereafter, substantially the same steps (FIGS. 10 and 11) as in the first embodiment are performed. As a result, a Schottky barrier diode 91 (FIG. 1) is obtained.

本実施の形態の製造方法によれば、エッチングマスク４８（図２９）を用いた選択的なエッチングによりアライメントマーク領域ＲＡおよびトレンチ領域ＲＴとが形成される。これにより、アライメントマーク領域ＲＡおよびトレンチ領域ＲＴの両方を一括して形成することができる。よって製造方法を簡素化することができる。   According to the manufacturing method of the present embodiment, alignment mark region RA and trench region RT are formed by selective etching using etching mask 48 (FIG. 29). Thereby, both the alignment mark region RA and the trench region RT can be formed collectively. Therefore, the manufacturing method can be simplified.

なお上記においては実施の形態１のショットキーバリアダイオード９１の製造方法の簡素化について説明したが、実施の形態２〜６のショットキーバリアダイオード９１〜９６の製造方法も同様に簡素化され得る。   In the above, the simplification of the manufacturing method of the Schottky barrier diode 91 according to the first embodiment has been described. However, the manufacturing methods of the Schottky barrier diodes 91 to 96 according to the second to sixth embodiments can be similarly simplified.

＜実施の形態８＞
（構成）
図３０は、本実施の形態のショットキーバリアダイオード９７（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９７は、ショットキーバリアダイオード９１のダメージ不活性層１２および終端構造１３のそれぞれの代わりに、ダメージ不活性層１２Ｓ（第２の部分）および終端構造１３Ｓ（第３の部分）を有している。ダメージ不活性層１２Ｓおよび終端構造１３Ｓは、互いにほぼ同じ厚さを有している。厚さ以外の特徴については、ダメージ不活性層１２Ｓおよび終端構造１３Ｓのそれぞれは、ダメージ不活性層１２および終端構造１３とおおよそ同様である。 <Eighth embodiment>
(Constitution)
FIG. 30 is a partial cross-sectional view schematically showing the configuration of the Schottky barrier diode 97 (semiconductor device) of the present embodiment. The Schottky barrier diode 97 includes a damage inactive layer 12S (second portion) and a termination structure 13S (third portion) instead of the damage inactive layer 12 and the termination structure 13 of the Schottky barrier diode 91, respectively. Have. The damage inactive layer 12S and the termination structure 13S have substantially the same thickness. Regarding the characteristics other than the thickness, the damage inactive layer 12S and the termination structure 13S are substantially the same as the damage inactivation layer 12 and the termination structure 13, respectively.

（製造方法）
図３１を参照して、まず実施の形態１と同様の方法（図３）により、エピタキシャル層１０が準備される。エピタキシャル層１０は、素子領域ＱＥと、素子領域ＱＥを囲む終端領域ＱＴと、を有する上面ＳＦを含んでいる。次にエピタキシャル層１０の上面ＳＦにトレンチ領域ＲＴが形成される。すなわち、上面ＳＦに、素子領域ＱＥに配置されたトレンチ領域ＲＴと、トレンチ領域ＲＴの外の非トレンチ領域ＲＮとが設けられる。 (Production method)
Referring to FIG. 31, first, epitaxial layer 10 is prepared by the same method (FIG. 3) as in the first embodiment. Epitaxial layer 10 includes an upper surface SF having element region QE and termination region QT surrounding element region QE. Next, a trench region RT is formed on the upper surface SF of the epitaxial layer 10. That is, a trench region RT disposed in the element region QE and a non-trench region RN outside the trench region RT are provided on the upper surface SF.

図３２を参照して、上面ＳＦの素子領域ＱＥおよび終端領域ＱＴの各々を部分的に覆う注入マスク４２Ｓが形成される。注入マスク４２Ｓを用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０に、ｎ型を有するｎ-ドリフト層１１と、ｐ型を有し上面ＳＦの素子領域ＱＥに配置されたダメージ不活性層１２Ｓと、ｐ型を有し上面ＳＦの終端領域ＱＴに配置された終端構造１３Ｓとが設けられる。次に注入マスク４２Ｓが除去される。 Referring to FIG. 32, an implantation mask 42S partially covering each of element region QE and termination region QT on upper surface SF is formed. By changing the conductivity type of a part of the upper surface SF of the epitaxial layer 10 to p-type by selective ion implantation using the implantation mask 42S, the n − drift layer 11 having n-type is formed in the epitaxial layer 10, and p A damage inactive layer 12S having a mold and disposed in the element region QE of the upper surface SF and a termination structure 13S having a p type and disposed in the termination region QT of the upper surface SF are provided. Next, the implantation mask 42S is removed.

次に、図３３および図３４のそれぞれに示す工程が、実施の形態１の図１０および図１１とほぼ同様の方法により行われる。これによりショットキーバリアダイオード９７（図３０）が得られる。   Next, the steps shown in FIGS. 33 and 34 are performed by a method substantially similar to FIGS. 10 and 11 of the first embodiment. Thereby, Schottky barrier diode 97 (FIG. 30) is obtained.

本実施の形態の製造方法によれば、注入マスク４２Ｓを用いた選択的なイオン注入により、エピタキシャル層１０に、ｐ型を有し上面ＳＦの素子領域ＱＥに配置されたダメージ不活性層１２と、ｐ型を有し上面ＳＦの終端領域ＱＴに配置された終端構造１３Ｓとが設けられる。これにより、ダメージ不活性層１２Ｓおよび終端構造１３Ｓの両方を一括して形成することができる。よって製造方法が簡素化される。   According to the manufacturing method of the present embodiment, by the selective ion implantation using the implantation mask 42S, the damage inactive layer 12 having ap type and disposed in the element region QE of the upper surface SF is formed on the epitaxial layer 10. And a termination structure 13S having a p-type and disposed in the termination region QT of the upper surface SF. Thereby, both the damage inactive layer 12S and the termination structure 13S can be formed in a lump. Therefore, the manufacturing method is simplified.

なお上記各実施の形態においては半導体装置として電力用半導体装置であるショットキーバリアダイオードについて説明したが、半導体装置は、ショットキーバリアダイオードの機能のみを有するものに限定されるわけではない。すなわち、半導体装置は、上記において説明されたショットキーバリアダイオード構造を含むものであればよい。   In each of the above embodiments, the Schottky barrier diode, which is a power semiconductor device, has been described as the semiconductor device. However, the semiconductor device is not limited to the one having only the function of the Schottky barrier diode. That is, the semiconductor device only needs to include the Schottky barrier diode structure described above.

またショットキー電極のための成膜の方法はスパッタリング法に限定されるものではない。成膜される材料の粒子がエピタキシャル層の表面に対しておおよそ垂直に入射する傾向があり、かつその粒子の運動エネルギーによってエピタキシャル層の表面に対してダメージが生じ得る方法が用いられる限り、スパッタリング法が用いられる場合と同様の効果が得られる。   Further, the film forming method for the Schottky electrode is not limited to the sputtering method. As long as a method is used in which particles of the material to be deposited tend to be incident on the surface of the epitaxial layer approximately perpendicularly and the kinetic energy of the particles can cause damage to the surface of the epitaxial layer, a sputtering method is used. The same effect as when using is obtained.

また典型的な場合として第１の導電型がｎ型であり第２の導電型がｐ型の場合について説明したが、これらの導電型が逆とされてもよい。   Further, as a typical case, the first conductivity type is n-type and the second conductivity type is p-type. However, these conductivity types may be reversed.

本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。   Within the scope of the present invention, the present invention can be freely combined with each other, or can be appropriately modified or omitted.

ＲＡ アライメントマーク領域、ＢＳ 底面、ＱＥ 素子領域、ＳＦ 上面（一の面）、ＲＮ 非トレンチ領域、ＱＴ 終端領域、ＲＴ トレンチ領域、ＳＷ 側壁、１ 半導体基板、１０ エピタキシャル層（半導体層）、１１ ｎ-ドリフト層（第１の部分）、１２，１２Ｓ ダメージ不活性層（第２の部分）、１２Ｃ コンタクト部、１２Ｌ 低濃度部、１３，１３Ｓ 終端構造（第３の部分）、１４ ｐ層、２０ ショットキー電極、２１ アノード電極、２２ カソード電極、３０ 終端保護膜、４１，４３，４８ エッチングマスク、４２，４２Ｓ，４４，４４ａ，４４ｂ 注入マスク、５０ スパッタターゲット、５１，５１ａ〜５１ｃ 金属粒子、９１〜９７ ショットキーバリアダイオード（半導体装置）。 RA alignment mark region, BS bottom surface, QE element region, SF top surface (one surface), RN non-trench region, QT termination region, RT trench region, SW sidewall, 1 semiconductor substrate, 10 epitaxial layer (semiconductor layer), 11 n - drift layer (first portion), 12,12S damaged inert layer (second part), 12C contact portion, 12L low density portion, 13,13S termination structure (third part), 14 p layer, 20 Schottky electrode, 21 anode electrode, 22 cathode electrode, 30 termination protective film, 41, 43, 48 etching mask, 42, 42S, 44, 44a, 44b implantation mask, 50 sputter target, 51, 51a-51c metal particles, 91 ~ 97 Schottky barrier diode (semiconductor device).

Claims (9)

底面および側壁を有するトレンチ領域と、前記トレンチ領域の外の非トレンチ領域と、を有する一の面を含み、第１の導電型を有する第１の部分と、前記第１の導電型と異なる第２の導電型を有し、前記トレンチ領域および前記非トレンチ領域の各々に配置された第２の部分と、を含む半導体層と、
前記半導体層の前記一の面上に設けられ、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極と、
を備え、前記半導体層の前記第１の部分は、前記側壁のうち前記底面へとつながる端部をなしている、半導体装置。 A first portion having a first conductivity type, including a trench surface having a bottom surface and a sidewall, and a non-trench region outside the trench region; and a first portion having a first conductivity type and different from the first conductivity type A semiconductor layer having a conductivity type of 2 and including a second portion disposed in each of the trench region and the non-trench region;
A Schottky electrode provided on the one surface of the semiconductor layer, the Schottky electrode including a portion joined to the first portion and a portion joined to the second portion;
And the first portion of the semiconductor layer forms an end connected to the bottom surface of the side wall. 前記半導体層の前記第１の部分および前記第２の部分の各々は前記底面を部分的になしている、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein each of the first portion and the second portion of the semiconductor layer partially forms the bottom surface. 底面および側壁を有するトレンチ領域と、前記トレンチ領域の外の非トレンチ領域と、を有する一の面を含み、第１の導電型を有する第１の部分と、前記第１の導電型と異なる第２の導電型を有し、前記トレンチ領域に配置された第２の部分と、を含む半導体層と、
前記半導体層の前記一の面上に設けられ、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極と、
を備え、前記半導体層の前記第１の部分および前記第２の部分の各々は前記底面を部分的になしている、半導体装置。 A first portion having a first conductivity type, including a trench surface having a bottom surface and a sidewall, and a non-trench region outside the trench region; and a first portion having a first conductivity type and different from the first conductivity type A second portion having a conductivity type of 2 and disposed in the trench region, and a semiconductor layer,
A Schottky electrode provided on the one surface of the semiconductor layer, the Schottky electrode including a portion joined to the first portion and a portion joined to the second portion;
And each of the first portion and the second portion of the semiconductor layer partially forms the bottom surface. 底面および側壁を有するトレンチ領域と、前記トレンチ領域の外の非トレンチ領域と、を有する一の面を含み、第１の導電型を有する第１の部分と、前記第１の導電型と異なる第２の導電型を有し、前記一の面の一部に配置された第２の部分と、を含む半導体層と、
前記半導体層の前記一の面上に設けられ、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極と、
を備え、前記半導体層の前記第１の部分は前記側壁の全体をなしている、半導体装置。 A first portion having a first conductivity type, including a trench surface having a bottom surface and a sidewall, and a non-trench region outside the trench region; and a first portion having a first conductivity type and different from the first conductivity type A second layer having a conductivity type of 2 and disposed on a portion of the one surface, and a semiconductor layer,
A Schottky electrode provided on the one surface of the semiconductor layer, the Schottky electrode including a portion joined to the first portion and a portion joined to the second portion;
And the first portion of the semiconductor layer forms the entire side wall. 前記側壁は前記非トレンチ領域に対して斜めになっている、請求項１から４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the side wall is inclined with respect to the non-trench region. 前記半導体層の前記第２の部分は、前記ショットキー電極に接するコンタクト部と、前記コンタクト部の不純物濃度よりも低い不純物濃度を有する低濃度部とを含む、請求項１から５のいずれか１項に記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the second portion of the semiconductor layer includes a contact portion in contact with the Schottky electrode and a low concentration portion having an impurity concentration lower than an impurity concentration of the contact portion. The semiconductor device according to item. 一の面を有し、第１の導電型を有する半導体層を準備する工程と、
前記半導体層の前記一の面に、底面および側壁を有するトレンチ領域と、前記トレンチ領域の外の非トレンチ領域とを設ける工程と、
前記半導体層の前記一の面を部分的に覆い、前記側壁の全体を覆う注入マスクを形成する工程と、
前記注入マスクを用いた選択的なイオン注入により前記半導体層の前記一の面の一部の導電型を前記第１の導電型と異なる第２の導電型へ変化させることによって、前記半導体層に、前記第１の導電型を有する第１の部分と、前記第２の導電型を有する第２の部分とを設ける工程と、
前記半導体層の前記一の面上に、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極を形成する工程と、
を備える、半導体装置の製造方法。 Providing a semiconductor layer having one surface and having a first conductivity type;
Providing a trench region having a bottom surface and a sidewall on the one surface of the semiconductor layer, and a non-trench region outside the trench region;
Forming an implantation mask that partially covers the one surface of the semiconductor layer and covers the entire sidewall;
By changing the conductivity type of a part of the one surface of the semiconductor layer to a second conductivity type different from the first conductivity type by selective ion implantation using the implantation mask, the semiconductor layer is formed. Providing a first portion having the first conductivity type and a second portion having the second conductivity type;
Forming a Schottky electrode including a portion bonded to the first portion and a portion bonded to the second portion on the one surface of the semiconductor layer;
A method for manufacturing a semiconductor device. 一の面を含み、第１の導電型を有する半導体層を準備する工程と、
前記半導体層の前記一の面を部分的に覆うエッチングマスクを形成する工程と、
前記エッチングマスクを用いた選択的なエッチングにより前記半導体層の前記一の面に凹部を形成することによって、前記凹部に含まれるアライメントマーク領域と、前記凹部に含まれる、底面および側壁を有するトレンチ領域と、前記凹部の外の非トレンチ領域と、を設ける工程と、
前記アライメントマーク領域によるアライメントを用いて、前記半導体層の前記一の面を部分的に覆う注入マスクを形成する工程と、
前記注入マスクを用いた選択的なイオン注入により前記半導体層の前記一の面の一部の導電型を前記第１の導電型と異なる第２の導電型へ変化させることによって、前記半導体層に、前記第１の導電型を有する第１の部分と、前記第２の導電型を有する第２の部分とを設ける工程と、
前記半導体層の前記一の面上に、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極を形成する工程と、
を備える、半導体装置の製造方法。 Providing a semiconductor layer including one surface and having a first conductivity type;
Forming an etching mask partially covering the one surface of the semiconductor layer;
By forming a recess in the one surface of the semiconductor layer by selective etching using the etching mask, an alignment mark region included in the recess, and a trench region including a bottom surface and a sidewall included in the recess. And a step of providing a non-trench region outside the recess;
Forming an implantation mask partially covering the one surface of the semiconductor layer using alignment by the alignment mark region;
By changing the conductivity type of a part of the one surface of the semiconductor layer to a second conductivity type different from the first conductivity type by selective ion implantation using the implantation mask, the semiconductor layer is formed. Providing a first portion having the first conductivity type and a second portion having the second conductivity type;
Forming a Schottky electrode including a portion bonded to the first portion and a portion bonded to the second portion on the one surface of the semiconductor layer;
A method for manufacturing a semiconductor device. 素子領域と、前記素子領域を囲む終端領域と、を有する一の面を含み、第１の導電型を有する半導体層を準備する工程と、
前記半導体層の前記一の面に、底面および側壁を有し前記一の面の前記素子領域に配置されたトレンチ領域と、前記トレンチ領域の外の非トレンチ領域とを設ける工程と、
前記半導体層の前記一の面の前記素子領域および前記終端領域の各々を部分的に覆う注入マスクを形成する工程と、
前記注入マスクを用いた選択的なイオン注入により前記半導体層の前記一の面の一部の導電型を前記第１の導電型と異なる第２の導電型へ変化させることによって、前記半導体層に、前記第１の導電型を有する第１の部分と、前記第２の導電型を有し前記一の面の前記素子領域に配置された第２の部分と、前記第２の導電型を有し前記一の面の前記終端領域に配置された第３の部分とを設ける工程と、
前記半導体層の前記一の面上に、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極を形成する工程と、
を備える、半導体装置の製造方法。 Providing a semiconductor layer having a first conductivity type, including one surface having an element region and a termination region surrounding the element region;
Providing, on the one surface of the semiconductor layer, a trench region having a bottom surface and a side wall and disposed in the element region of the one surface; and a non-trench region outside the trench region;
Forming an implantation mask partially covering each of the element region and the termination region of the one surface of the semiconductor layer;
By changing the conductivity type of a part of the one surface of the semiconductor layer to a second conductivity type different from the first conductivity type by selective ion implantation using the implantation mask, the semiconductor layer is formed. A first portion having the first conductivity type, a second portion having the second conductivity type and disposed in the element region of the one surface, and having the second conductivity type. And providing a third portion disposed in the termination region of the one surface;
Forming a Schottky electrode including a portion bonded to the first portion and a portion bonded to the second portion on the one surface of the semiconductor layer;
A method for manufacturing a semiconductor device.
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