JP2005005344A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ヴィアファースト方式によるデュアルダマシン法において、良好なヴィアホールおよびトレンチを形成でき、良好な配線を形成できる半導体装置の製造方法を提供する。
【解決手段】トレンチエッチングにおいて、ＳｉＯＣ膜８よりもエッチングレートの遅い第１埋め込み膜１３によりヴィアホール１２内底部に埋め込みプラグ１３ａを形成する。さらに、ヴィアホール１２内を含む全面にＳｉＯＣ膜８よりもエッチングレートの速い第２埋め込み膜１４を塗布する。その結果、ヴィアホール１２内は第１埋め込み膜１３と第２埋め込み膜１４との２層で埋め込まれることになる。
【選択図】 図２
【解決手段】トレンチエッチングにおいて、ＳｉＯＣ膜８よりもエッチングレートの遅い第１埋め込み膜１３によりヴィアホール１２内底部に埋め込みプラグ１３ａを形成する。さらに、ヴィアホール１２内を含む全面にＳｉＯＣ膜８よりもエッチングレートの速い第２埋め込み膜１４を塗布する。その結果、ヴィアホール１２内は第１埋め込み膜１３と第２埋め込み膜１４との２層で埋め込まれることになる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に、ヴィアファースト方式のデュアルダマシン法を用いた埋め込み配線形成工程におけるトレンチの形成方法に関するものである。
【０００２】
【従来の技術】
従来のヴィア（ヴァイア）ファースト方式のデュアルダマシン法を用いた配線形成工程は、下部金属配線が埋め込まれた下部層間膜の表面にストッパ膜を介して上部層間膜を積層し、この上部層間膜の表面からストッパ膜の表面で下部金属配線に対向する位置までヴァイアホールを形成する。
このヴァイアホールと上部層間膜の表面とにＡＲＣ膜を埋め込み、このＡＲＣ膜の表面にヴァイアホールより幅広に開口したレジストマスクを形成し、このレジストマスクの開口から上部層間膜の表面のＡＲＣ膜をプラズマエッチングする。
【０００３】
このＡＲＣ膜のプラズマエッチングが完了したらエッチングガスを変更し、レジストマスクの開口からストッパ膜まで到達しない所定深度まで上部層間膜とＡＲＣ膜とを同時にプラズマエッチングして幅広の凹溝（トレンチ）を形成する。
この幅広の凹溝の底部に位置する幅狭のヴァイアホールに残存しているＡＲＣ膜を除去し、このＡＲＣ膜を除去したヴァイアホールの底部に位置するストッパ膜をエッチングして下部金属配線を露出させる。
【０００４】
ただし、上部層間膜とＡＲＣ膜とを同時にプラズマエッチングするとき、エッチングガスとして“ＣＦ４”を使用する。この“ＣＦ４”エッチングガスによるプラズマエッチングでは、物性的にＡＲＣ膜のエッチングレートが上部層間膜のエッチングレートより高いので、上部層間膜からＡＲＣ膜が突出した状態でプラズマエッチングが進行することがなく、物性的にデポジションが堆積しやすいＡＲＣ膜の側面が形成されない（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２０３２０７号公報（段落番号００３５〜００３９、００４３、図１）
【０００６】
【発明が解決しようとする課題】
従来のヴィアファースト方式のデュアルダマシン法におけるトレンチの形成方法は以上のようであり、層間絶縁膜（層間膜）にヴィアホール（ヴァイアホール）を形成した後、トレンチ形成工程において、トレンチ下部にエッチングストッパー膜を形成しない場合、下部金属配線である第１配線層保護のために、ヴィアホール内部に埋め込みプラグを形成する。
【０００７】
これは、一般にトレンチエッチングの条件が第１配線層上のストッパ膜に対して選択比が低いこと、トレンチエッチング後のアッシングで酸素プラズマに第１の配線層が晒されると第１配線層であるＣｕ表面が酸化して抵抗上昇を誘発することなどの理由による。
【０００８】
その後、トレンチ形成用のレジストパターンをマスクとして第１配線層上の層間絶縁膜とともにヴィアホール内の埋め込みプラグのエッチングを行いヴィアホール上にヴィアホールに連なるトレンチを形成する。その後、レジストパターンと埋め込みプラグを同時にアッシングする。
【０００９】
このトレンチエッチング工程において、ヴィアホール内の埋め込みプラグのエッチングレートが層間絶縁膜のエッチングレートより遅い場合には、第１配線層の保護は充分できるものの層間絶縁膜より突出した埋め込みプラグの外周にヴィアホール側壁のダメージ層に起因する枠付け状のフェンス残渣が発生し、その後の配線層形成において、バリアシード層の成膜不良やＣｕ膜の埋め込み不良が発生するという問題点があった。
【００１０】
また、枠付け状のフェンス残渣を防止するために、トレンチエッチング工程においてヴィアホール内の埋め込みプラグのエッチングレートを層間絶縁膜のエッチングレートより速くすると、埋め込みプラグが消失し、下地の第１配線層であるＣｕ膜が露出してしまうという問題点があった。
【００１１】
この発明は上記のような問題点を解消するために成されたもので、ヴィアファースト方式によるデュアルダマシン法において、良好なトレンチエッチングを行える半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、半導体基板上に第１配線層を形成する工程と、上記第１配線層上に層間絶縁膜を形成する工程と、上記層間絶縁膜に上記第１配線層に連通するヴィアホールを形成する工程と、上記ヴィアホール内に埋め込み膜を形成する工程と、上記埋め込み膜上にレジストパターン膜を形成し、上記レジストパターン膜をマスクとして上記埋め込み膜および層間絶縁膜をエッチングして上記ヴィアホールと連通する第２配線層用のトレンチを形成する工程と、上記レジストパターン膜および上記埋め込み膜を除去する工程と、上記ヴィアホールおよびトレンチに金属膜を形成して第２配線層を形成する工程とを備えた半導体装置の製造方法において、
上記埋め込み膜を形成する工程が、上記ヴィアホール内に第１埋め込み膜と第２埋め込み膜とを順に積層する工程で成り、上記埋め込み膜および層間絶縁膜をエッチングしてトレンチを形成する工程において、上記第１埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも遅く、上記第２埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも速くなるようにしたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１〜３はこの発明のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
図に従って順次説明する。
【００１４】
まず、図１（ａ）に示すように、半導体基板１上にＣＶＤ法により膜厚５０ｎｍのＳｉＣＮ膜２を形成し、続いてＣＶＤ法により２００ｎｍの膜厚のＳｉＯＣ膜３を形成し、さらにＣＶＤ法により１５０ｎｍの膜厚のＴＥＯＳ膜４を形成して、ＳｉＣＮ膜２とＳｉＯＣ膜３とＴＥＯＳ膜４とからなる第１層間絶縁膜３ａを形成する。
【００１５】
さらに、ＴＥＯＳ膜４上に第１配線層形成用のパターニング（図示なし）を行い、第１配線層形成用のパターニングをマスクとして第１層間絶縁膜３ａにドライエッチングを施して凹部を形成する。その後、凹部を含む全面にバリヤシード層としてＴａＮ膜５をスパッタリング技術により形成し、続いてメッキ技術によりＣｕ膜６を形成する。次に、全面をＣＭＰ技術により研磨して凹部内部にＴａＮ膜５とＣｕ膜６とを埋め込んでシングルダマシンプロセスによる第１配線層６ａを形成する。
【００１６】
次に、図１（ｂ）に示すように、ＣＶＤ技術によりストッパ膜として膜厚５０ｎｍのＳｉＣＮ膜７、第２層間絶縁膜として膜厚５００ｎｍのＳｉＯＣ膜８、膜厚１５０ｎｍのＴＥＯＳ膜９を順次積層する。さらに、ヴィアホールパターニング用の反射防止膜としてＢＡＲＣ膜１０を塗布した後、レジストを塗布して露光・現像を行いヴィアホール形成用のレジストパターン膜１１を形成する。
【００１７】
次に、図１（ｃ）に示すように、レジストパターン膜１１をマスクとし、ＳｉＣＮ膜７をストッパ膜としてドライエッチングを施すことにより、ＢＡＲＣ膜１０、ＴＥＯＳ膜９、ＳｉＯＣ膜８を順次エッチングして第１配線層６ａに連通するヴィアホール１２を形成する。その後、レジストパターン膜１１とＢＡＲＣ膜１０とをアッシングにより除去する。このとき、ヴィアホール１２のＳｉＯＣ膜８側壁にはダメージ層１２ａが発生する。
【００１８】
次に、図２（ａ）に示すように、全面に第１埋め込み膜１３として樹脂材料膜を膜厚３００ｎｍに塗布し、エッチバックを施してヴィアホール１２内底部に埋め込み、埋め込みプラグ１３ａを形成する。
このとき、第１埋め込み膜１３は例えば、感光性レジストや感光性レジストから感光性成分を除去したもので、後のトレンチエッチングにおいてＳｉＯＣ膜８よりもエッチングレートの遅い材料を用いる。さらに、埋め込みプラグ１３ａの高さはトレンチ底面より下に形成する。
【００１９】
次に、図２（ｂ）に示すように、全面に第２埋め込み膜１４として後のトレンチエッチングにおいてＳｉＯＣ膜８よりもエッチングレートの早い材料を塗布する。例えば、繰り返し単位が下記の式（１）で表される重合体を有機溶媒に溶かした溶液を滴下し、スピンコートすることにより、ヴィアホール１２内を埋め込み平坦化する。その結果、ヴィアホール１２内は第１埋め込み膜１３と第２埋め込み膜１４との２層で埋め込まれることになる。
【００２０】
【化２】
【００２１】
（式中、Ｒ１は水素原子、フッ素原子、塩素原子、臭素原子またはメチル基、Ｒ２は水素原子、炭素数１〜３のアルキル基または水素原子がフッ素原子、塩素原子、臭素原子のうちの少なくとも一つの原子で置換された炭素数１〜４のアルキル基、Ｘは−Ｃ（＝Ｏ）Ｏ−基または−Ｓ（＝Ｏ）２Ｏ−基である）。
【００２２】
その後、例えば、８０〜１００℃で９０〜１８０秒、１８０〜２３０℃で５０〜９０秒のプリベークを行って固化する。さらに、トレンチパターニング用の反射防止膜としてＢＡＲＣ膜１５を形成した後、レジストを塗布して露光・現像を行いトレンチ形成用のレジストパターン膜１６を形成する。
【００２３】
次に、図２（ｃ）に示すように、レジストパターン膜１６をマスクとしてＣＦ４等のガスを用いてトレンチエッチングを行い、ＢＡＲＣ膜１５、第２埋め込み膜１４、ＴＥＯＳ膜９をエッチングし、さらにＳｉＯＣ膜８を所望の深さになるまでエッチングしてヴィアホール１２に連結した第２配線層用のトレンチ１７を形成する。
【００２４】
このトレンチエッチングにおいて、ＳｉＯＣ膜８をエッチングする際、ヴィアホール１２内の第２埋め込み膜１４はＳｉＯＣ膜８よりエッチングレートが早いものを用いているので、ヴィアホール１２内のエッチングが周囲のＳｉＯＣ膜８のエッチングよりも速く進行する。その結果、ヴィアホール１２内の埋め込み膜が突出することはなく、枠付け状のフェンス残渣が発生することを防止できる。
【００２５】
さらに、ヴィアホール１２内のエッチングが進み、第２埋め込み膜１４をすべてエッチングして第１埋め込み膜１３のエッチングにおいては、ヴィアホール１２内のエッチングが周囲のＳｉＯＣ膜８のエッチングよりも遅く進行する。従って、オーバーエッチングにより埋め込みプラグ１３ａが消失し、ストッパ膜であるＳｉＣＮ膜７の突き抜けを抑制でき、下地の第１配線層であるＣｕが露出してしまうことを防止できる。
【００２６】
次に、図３（ａ）に示すように、ＴＥＯＳ膜９上の第２埋め込み膜１４とＢＡＲＣ膜１５とレジストパターン膜１６と、ヴィアホール１２内に残存した埋め込みプラグ１３ａとをドライアッシング技術およびウエットエッチング技術により除去する。その後、ドライエッチング技術によりヴィアホール１２底部のＳｉＣＮ膜７を除去してヴィアホール１２上に連なるトレンチ１７を完成させる。
【００２７】
次に、図３（ｂ）に示すように、ヴィアホール１２およびトレンチ１７を含むまず、全面に、スパッタ技術によりその後に形成するＣｕ膜の拡散防止膜としてＴａＮ膜１８を成膜する。さらに全面にメッキ技術によりＣｕ膜１９を形成する。
【００２８】
その後、図３（ｃ）に示すように、ＣＭＰ技術を用いてＴＥＯＳ膜９上のＣｕ膜１９およびＴａＮ膜１８を研磨してヴィアホール１２およびトレンチ１７内にＣｕ膜１９およびＴａＮ膜１８を埋め込み、デュアルダマシンプロセスにより第２配線層１９ａを完成する。
【００２９】
このようにすれば、トレンチエッチング工程において、ヴィアホール１２内の埋め込み膜がヴィアホール１２より突出して形成されることがなく枠付け状のフェンス残渣を防止できる。かつ、ヴィアホール１２内の埋め込みプラグ１３ａの消失を起こすことがない。これにより、第１配線層６ａを傷つけることなく、ヴィアホール１２およびトレンチ１７へのＣｕ膜１９の形成を良好に行える。
【００３０】
【発明の効果】
この発明の半導体装置の製造方法は、半導体基板上に第１配線層を形成する工程と、上記第１配線層上に層間絶縁膜を形成する工程と、上記層間絶縁膜に上記第１配線層に連通するヴィアホールを形成する工程と、上記ヴィアホール内に埋め込み膜を形成する工程と、上記埋め込み膜上にレジストパターン膜を形成し、上記レジストパターン膜をマスクとして上記埋め込み膜および層間絶縁膜をエッチングして上記ヴィアホールと連通する第２配線層用のトレンチを形成する工程と、上記レジストパターン膜および上記埋め込み膜を除去する工程と、上記ヴィアホールおよびトレンチに金属膜を形成して第２配線層を形成する工程とを備えた半導体装置の製造方法において、
上記埋め込み膜を形成する工程が、上記ヴィアホール内に第１埋め込み膜と第２埋め込み膜とを順に積層する工程で成り、上記埋め込み膜および層間絶縁膜をエッチングしてトレンチを形成する工程において、上記第１埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも遅く、上記第２埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも速くなるようにしたので、ヴィアホール内の第２埋め込み膜がヴィアホールより突出して形成されることがなく枠付け状のフェンス残渣を防止できる。かつ、ヴィアホール内の第１埋め込み膜の消失を起こすことがなく、第１配線層を傷つけることなく、ヴィアホールおよびトレンチへの金属膜の形成が良好に行える。
【図面の簡単な説明】
【図１】実施の形態１のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
【図２】実施の形態１のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
【図３】実施の形態１のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１ 半導体基板、６ａ 第１配線層、８ ＳｉＯＣ膜、９ ＴＥＯＳ膜、
１２ ヴィアホール、１３ 第１埋め込み膜、１３ａ 埋め込みプラグ、
１４ 第２埋め込み膜、１６ レジストパターン膜、１７ トレンチ、
１９ Ｃｕ膜、１９ａ 第２配線層。
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に、ヴィアファースト方式のデュアルダマシン法を用いた埋め込み配線形成工程におけるトレンチの形成方法に関するものである。
【０００２】
【従来の技術】
従来のヴィア（ヴァイア）ファースト方式のデュアルダマシン法を用いた配線形成工程は、下部金属配線が埋め込まれた下部層間膜の表面にストッパ膜を介して上部層間膜を積層し、この上部層間膜の表面からストッパ膜の表面で下部金属配線に対向する位置までヴァイアホールを形成する。
このヴァイアホールと上部層間膜の表面とにＡＲＣ膜を埋め込み、このＡＲＣ膜の表面にヴァイアホールより幅広に開口したレジストマスクを形成し、このレジストマスクの開口から上部層間膜の表面のＡＲＣ膜をプラズマエッチングする。
【０００３】
このＡＲＣ膜のプラズマエッチングが完了したらエッチングガスを変更し、レジストマスクの開口からストッパ膜まで到達しない所定深度まで上部層間膜とＡＲＣ膜とを同時にプラズマエッチングして幅広の凹溝（トレンチ）を形成する。
この幅広の凹溝の底部に位置する幅狭のヴァイアホールに残存しているＡＲＣ膜を除去し、このＡＲＣ膜を除去したヴァイアホールの底部に位置するストッパ膜をエッチングして下部金属配線を露出させる。
【０００４】
ただし、上部層間膜とＡＲＣ膜とを同時にプラズマエッチングするとき、エッチングガスとして“ＣＦ４”を使用する。この“ＣＦ４”エッチングガスによるプラズマエッチングでは、物性的にＡＲＣ膜のエッチングレートが上部層間膜のエッチングレートより高いので、上部層間膜からＡＲＣ膜が突出した状態でプラズマエッチングが進行することがなく、物性的にデポジションが堆積しやすいＡＲＣ膜の側面が形成されない（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２０３２０７号公報（段落番号００３５〜００３９、００４３、図１）
【０００６】
【発明が解決しようとする課題】
従来のヴィアファースト方式のデュアルダマシン法におけるトレンチの形成方法は以上のようであり、層間絶縁膜（層間膜）にヴィアホール（ヴァイアホール）を形成した後、トレンチ形成工程において、トレンチ下部にエッチングストッパー膜を形成しない場合、下部金属配線である第１配線層保護のために、ヴィアホール内部に埋め込みプラグを形成する。
【０００７】
これは、一般にトレンチエッチングの条件が第１配線層上のストッパ膜に対して選択比が低いこと、トレンチエッチング後のアッシングで酸素プラズマに第１の配線層が晒されると第１配線層であるＣｕ表面が酸化して抵抗上昇を誘発することなどの理由による。
【０００８】
その後、トレンチ形成用のレジストパターンをマスクとして第１配線層上の層間絶縁膜とともにヴィアホール内の埋め込みプラグのエッチングを行いヴィアホール上にヴィアホールに連なるトレンチを形成する。その後、レジストパターンと埋め込みプラグを同時にアッシングする。
【０００９】
このトレンチエッチング工程において、ヴィアホール内の埋め込みプラグのエッチングレートが層間絶縁膜のエッチングレートより遅い場合には、第１配線層の保護は充分できるものの層間絶縁膜より突出した埋め込みプラグの外周にヴィアホール側壁のダメージ層に起因する枠付け状のフェンス残渣が発生し、その後の配線層形成において、バリアシード層の成膜不良やＣｕ膜の埋め込み不良が発生するという問題点があった。
【００１０】
また、枠付け状のフェンス残渣を防止するために、トレンチエッチング工程においてヴィアホール内の埋め込みプラグのエッチングレートを層間絶縁膜のエッチングレートより速くすると、埋め込みプラグが消失し、下地の第１配線層であるＣｕ膜が露出してしまうという問題点があった。
【００１１】
この発明は上記のような問題点を解消するために成されたもので、ヴィアファースト方式によるデュアルダマシン法において、良好なトレンチエッチングを行える半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、半導体基板上に第１配線層を形成する工程と、上記第１配線層上に層間絶縁膜を形成する工程と、上記層間絶縁膜に上記第１配線層に連通するヴィアホールを形成する工程と、上記ヴィアホール内に埋め込み膜を形成する工程と、上記埋め込み膜上にレジストパターン膜を形成し、上記レジストパターン膜をマスクとして上記埋め込み膜および層間絶縁膜をエッチングして上記ヴィアホールと連通する第２配線層用のトレンチを形成する工程と、上記レジストパターン膜および上記埋め込み膜を除去する工程と、上記ヴィアホールおよびトレンチに金属膜を形成して第２配線層を形成する工程とを備えた半導体装置の製造方法において、
上記埋め込み膜を形成する工程が、上記ヴィアホール内に第１埋め込み膜と第２埋め込み膜とを順に積層する工程で成り、上記埋め込み膜および層間絶縁膜をエッチングしてトレンチを形成する工程において、上記第１埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも遅く、上記第２埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも速くなるようにしたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１〜３はこの発明のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
図に従って順次説明する。
【００１４】
まず、図１（ａ）に示すように、半導体基板１上にＣＶＤ法により膜厚５０ｎｍのＳｉＣＮ膜２を形成し、続いてＣＶＤ法により２００ｎｍの膜厚のＳｉＯＣ膜３を形成し、さらにＣＶＤ法により１５０ｎｍの膜厚のＴＥＯＳ膜４を形成して、ＳｉＣＮ膜２とＳｉＯＣ膜３とＴＥＯＳ膜４とからなる第１層間絶縁膜３ａを形成する。
【００１５】
さらに、ＴＥＯＳ膜４上に第１配線層形成用のパターニング（図示なし）を行い、第１配線層形成用のパターニングをマスクとして第１層間絶縁膜３ａにドライエッチングを施して凹部を形成する。その後、凹部を含む全面にバリヤシード層としてＴａＮ膜５をスパッタリング技術により形成し、続いてメッキ技術によりＣｕ膜６を形成する。次に、全面をＣＭＰ技術により研磨して凹部内部にＴａＮ膜５とＣｕ膜６とを埋め込んでシングルダマシンプロセスによる第１配線層６ａを形成する。
【００１６】
次に、図１（ｂ）に示すように、ＣＶＤ技術によりストッパ膜として膜厚５０ｎｍのＳｉＣＮ膜７、第２層間絶縁膜として膜厚５００ｎｍのＳｉＯＣ膜８、膜厚１５０ｎｍのＴＥＯＳ膜９を順次積層する。さらに、ヴィアホールパターニング用の反射防止膜としてＢＡＲＣ膜１０を塗布した後、レジストを塗布して露光・現像を行いヴィアホール形成用のレジストパターン膜１１を形成する。
【００１７】
次に、図１（ｃ）に示すように、レジストパターン膜１１をマスクとし、ＳｉＣＮ膜７をストッパ膜としてドライエッチングを施すことにより、ＢＡＲＣ膜１０、ＴＥＯＳ膜９、ＳｉＯＣ膜８を順次エッチングして第１配線層６ａに連通するヴィアホール１２を形成する。その後、レジストパターン膜１１とＢＡＲＣ膜１０とをアッシングにより除去する。このとき、ヴィアホール１２のＳｉＯＣ膜８側壁にはダメージ層１２ａが発生する。
【００１８】
次に、図２（ａ）に示すように、全面に第１埋め込み膜１３として樹脂材料膜を膜厚３００ｎｍに塗布し、エッチバックを施してヴィアホール１２内底部に埋め込み、埋め込みプラグ１３ａを形成する。
このとき、第１埋め込み膜１３は例えば、感光性レジストや感光性レジストから感光性成分を除去したもので、後のトレンチエッチングにおいてＳｉＯＣ膜８よりもエッチングレートの遅い材料を用いる。さらに、埋め込みプラグ１３ａの高さはトレンチ底面より下に形成する。
【００１９】
次に、図２（ｂ）に示すように、全面に第２埋め込み膜１４として後のトレンチエッチングにおいてＳｉＯＣ膜８よりもエッチングレートの早い材料を塗布する。例えば、繰り返し単位が下記の式（１）で表される重合体を有機溶媒に溶かした溶液を滴下し、スピンコートすることにより、ヴィアホール１２内を埋め込み平坦化する。その結果、ヴィアホール１２内は第１埋め込み膜１３と第２埋め込み膜１４との２層で埋め込まれることになる。
【００２０】
【化２】
（式中、Ｒ１は水素原子、フッ素原子、塩素原子、臭素原子またはメチル基、Ｒ２は水素原子、炭素数１〜３のアルキル基または水素原子がフッ素原子、塩素原子、臭素原子のうちの少なくとも一つの原子で置換された炭素数１〜４のアルキル基、Ｘは−Ｃ（＝Ｏ）Ｏ−基または−Ｓ（＝Ｏ）２Ｏ−基である）。
【００２２】
その後、例えば、８０〜１００℃で９０〜１８０秒、１８０〜２３０℃で５０〜９０秒のプリベークを行って固化する。さらに、トレンチパターニング用の反射防止膜としてＢＡＲＣ膜１５を形成した後、レジストを塗布して露光・現像を行いトレンチ形成用のレジストパターン膜１６を形成する。
【００２３】
次に、図２（ｃ）に示すように、レジストパターン膜１６をマスクとしてＣＦ４等のガスを用いてトレンチエッチングを行い、ＢＡＲＣ膜１５、第２埋め込み膜１４、ＴＥＯＳ膜９をエッチングし、さらにＳｉＯＣ膜８を所望の深さになるまでエッチングしてヴィアホール１２に連結した第２配線層用のトレンチ１７を形成する。
【００２４】
このトレンチエッチングにおいて、ＳｉＯＣ膜８をエッチングする際、ヴィアホール１２内の第２埋め込み膜１４はＳｉＯＣ膜８よりエッチングレートが早いものを用いているので、ヴィアホール１２内のエッチングが周囲のＳｉＯＣ膜８のエッチングよりも速く進行する。その結果、ヴィアホール１２内の埋め込み膜が突出することはなく、枠付け状のフェンス残渣が発生することを防止できる。
【００２５】
さらに、ヴィアホール１２内のエッチングが進み、第２埋め込み膜１４をすべてエッチングして第１埋め込み膜１３のエッチングにおいては、ヴィアホール１２内のエッチングが周囲のＳｉＯＣ膜８のエッチングよりも遅く進行する。従って、オーバーエッチングにより埋め込みプラグ１３ａが消失し、ストッパ膜であるＳｉＣＮ膜７の突き抜けを抑制でき、下地の第１配線層であるＣｕが露出してしまうことを防止できる。
【００２６】
次に、図３（ａ）に示すように、ＴＥＯＳ膜９上の第２埋め込み膜１４とＢＡＲＣ膜１５とレジストパターン膜１６と、ヴィアホール１２内に残存した埋め込みプラグ１３ａとをドライアッシング技術およびウエットエッチング技術により除去する。その後、ドライエッチング技術によりヴィアホール１２底部のＳｉＣＮ膜７を除去してヴィアホール１２上に連なるトレンチ１７を完成させる。
【００２７】
次に、図３（ｂ）に示すように、ヴィアホール１２およびトレンチ１７を含むまず、全面に、スパッタ技術によりその後に形成するＣｕ膜の拡散防止膜としてＴａＮ膜１８を成膜する。さらに全面にメッキ技術によりＣｕ膜１９を形成する。
【００２８】
その後、図３（ｃ）に示すように、ＣＭＰ技術を用いてＴＥＯＳ膜９上のＣｕ膜１９およびＴａＮ膜１８を研磨してヴィアホール１２およびトレンチ１７内にＣｕ膜１９およびＴａＮ膜１８を埋め込み、デュアルダマシンプロセスにより第２配線層１９ａを完成する。
【００２９】
このようにすれば、トレンチエッチング工程において、ヴィアホール１２内の埋め込み膜がヴィアホール１２より突出して形成されることがなく枠付け状のフェンス残渣を防止できる。かつ、ヴィアホール１２内の埋め込みプラグ１３ａの消失を起こすことがない。これにより、第１配線層６ａを傷つけることなく、ヴィアホール１２およびトレンチ１７へのＣｕ膜１９の形成を良好に行える。
【００３０】
【発明の効果】
この発明の半導体装置の製造方法は、半導体基板上に第１配線層を形成する工程と、上記第１配線層上に層間絶縁膜を形成する工程と、上記層間絶縁膜に上記第１配線層に連通するヴィアホールを形成する工程と、上記ヴィアホール内に埋め込み膜を形成する工程と、上記埋め込み膜上にレジストパターン膜を形成し、上記レジストパターン膜をマスクとして上記埋め込み膜および層間絶縁膜をエッチングして上記ヴィアホールと連通する第２配線層用のトレンチを形成する工程と、上記レジストパターン膜および上記埋め込み膜を除去する工程と、上記ヴィアホールおよびトレンチに金属膜を形成して第２配線層を形成する工程とを備えた半導体装置の製造方法において、
上記埋め込み膜を形成する工程が、上記ヴィアホール内に第１埋め込み膜と第２埋め込み膜とを順に積層する工程で成り、上記埋め込み膜および層間絶縁膜をエッチングしてトレンチを形成する工程において、上記第１埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも遅く、上記第２埋め込み膜のエッチングレートが上記層間絶縁膜のエッチングレートよりも速くなるようにしたので、ヴィアホール内の第２埋め込み膜がヴィアホールより突出して形成されることがなく枠付け状のフェンス残渣を防止できる。かつ、ヴィアホール内の第１埋め込み膜の消失を起こすことがなく、第１配線層を傷つけることなく、ヴィアホールおよびトレンチへの金属膜の形成が良好に行える。
【図面の簡単な説明】
【図１】実施の形態１のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
【図２】実施の形態１のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
【図３】実施の形態１のヴィアファースト方式のデュアルダマシン法による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１ 半導体基板、６ａ 第１配線層、８ ＳｉＯＣ膜、９ ＴＥＯＳ膜、
１２ ヴィアホール、１３ 第１埋め込み膜、１３ａ 埋め込みプラグ、
１４ 第２埋め込み膜、１６ レジストパターン膜、１７ トレンチ、
１９ Ｃｕ膜、１９ａ 第２配線層。
Claims (4)
- 半導体基板上に第１配線層を形成する工程と、上記第１配線層上に層間絶縁膜を形成する工程と、上記層間絶縁膜に上記第１配線層に連通するヴィアホールを形成する工程と、上記ヴィアホール内に埋め込み膜を形成する工程と、上記埋め込み膜上にレジストパターン膜を形成し、上記レジストパターン膜をマスクとして上記埋め込み膜および層間絶縁膜をエッチングして上記ヴィアホールと連通する第２配線層用のトレンチを形成する工程と、上記レジストパターン膜および上記埋め込み膜を除去する工程と、上記ヴィアホールおよびトレンチに金属膜を形成して第２配線層を形成する工程とを備えた半導体装置の製造方法において、
上記埋め込み膜を形成する工程が、上記ヴィアホール内に第１埋め込み膜と第２埋め込み膜とを順に積層する工程で成り、上記埋め込み膜および層間絶縁膜をエッチングしてトレンチを形成する工程において、上記第１埋め込み膜のエッチングレートは上記層間絶縁膜のエッチングレートよりも遅く、上記第２埋め込み膜のエッチングレートは上記層間絶縁膜のエッチングレートよりも速いことを特徴とする半導体装置の製造方法。 - 上記ヴィアホール内の上記第１埋め込み膜の上端面が、上記トレンチ底面より下に位置することを特徴とする請求項１に記載の半導体装置の製造方法。
- 上記第１の埋め込み膜は、感光性レジストまたは感光性レジストから感光性成分を除去したものであり、上記第２の埋め込み膜は、繰り返し単位が下記の式（１）で表される重合体であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 金属膜がＣｕ膜にて成ることを特徴とする請求項１に記載の半導体装置の製造方法。
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-
2003
- 2003-06-10 JP JP2003164642A patent/JP2005005344A/ja active Pending
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