JP2004531107A - ロック検出器、ロックアルゴリズム、拡張された範囲のｖｃｏおよび簡単化された二重モジュラス除算器を備えたシンセサイザ - Google Patents
ロック検出器、ロックアルゴリズム、拡張された範囲のｖｃｏおよび簡単化された二重モジュラス除算器を備えたシンセサイザ Download PDFInfo
- Publication number
- JP2004531107A JP2004531107A JP2002553309A JP2002553309A JP2004531107A JP 2004531107 A JP2004531107 A JP 2004531107A JP 2002553309 A JP2002553309 A JP 2002553309A JP 2002553309 A JP2002553309 A JP 2002553309A JP 2004531107 A JP2004531107 A JP 2004531107A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- signal
- curve
- output
- control voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000001514 detection method Methods 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 5
- 238000007493 shaping process Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 abstract description 10
- 238000013461 design Methods 0.000 abstract description 9
- 239000003990 capacitor Substances 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000009897 systematic effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000008713 feedback mechanism Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本発明は、効率的なロック検出信号発生器、複数の隣接する領域により規定された複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる拡張された範囲のＶＣＯ、およびデコーダと共に単一のカウンタだけを使用して構成された除算回路を有するシンセサイザを提供する。これによって、シンセサイザを動作させる方法、拡張された範囲のＶＣＯを使用してロック状態を設定または再設定する方法、およびそれぞれが同じ単一のカウンタおよび異なったデコーダを使用する複数の除算回路を設計する方法が可能となる。
【選択図】図３
【選択図】図３
Description
【０００１】
【発明の属する技術分野】
本発明は、シンセサイザに関し、とくに、ロック検出器、ロックアルゴリズム、拡張された範囲の電圧制御発振器および簡単化された二重モジュラス除算器を備えたシンセサイザに関する。
【０００２】
【従来の技術】
シンセサイザは、基準信号のような別のある信号と同期された出力信号を獲得するために通信装置において使用されている。あるシンセサイザは、電圧制御発振器（ＶＣＯ）を備えた位相ロックループ（ＰＬＬ）として知られている手段を使用して出力信号周波数を入力制御電圧に依存して変化させる。図１Ａは、所望の出力周波数がある制御電圧Ｖｃに線形的に依存して変化されることができることを示す簡単なグラフを示している。この例に示されているように、出力周波数は、制御電圧が１．０ボルトから２．２ボルトに変化すると１００ＭＨｚだけ変化する範囲を有している。さらに、応答特性が線形である範囲は典型的に狭い範囲Ａしか存在せず、この範囲の両端における応答特性が急速に非線形が増加し、これは理想的な状態からほど遠い。
【０００３】
図２には、基準信号に同期される出力信号を発生するためにＶＣＯを使用するＰＬＬ回路２００が示されている。ＰＬＬ２００は、位相検出器２２０と、フィルタ２３０と、ＶＣＯ２４０と、およびＮによる除算回路２５０とを含んでいる。動作において、ＶＣＯ２４０の出力が基準信号ＲＥＦと同期された場合、Ｎによる除算回路２５０により発生された信号は基準信号ＲＥＦと同位相であり、それによって位相検出器２２０の出力が一定に維持される。その結果、出力信号は基準信号と同期されている（“ロック”状態として知られている）ので、ＶＣＯ２４０に入力される制御電圧Ｖｃは同じままである。しかしながら、ＶＣＯの出力が基準信号ＲＥＦと同位相ではない（“アウト・オブ・ロック”状態として知られている）場合、位相検出器２２０は、ＶＣＯ出力の位相の外れている量を検出する。ＶＣＯ出力が位相から外れている量は、制御電圧Ｖｃを対応的に変化させ、それによってＶＣＯの信号出力の周波数が再び基準信号ＲＥＦと同期されるようにするために使用される。
【０００４】
上述されたＰＬＬ回路は自動的に調節してロック状態に戻ることができるが、任意の時点でＰＬＬ回路がロック状態であるか、あるいはアウト・オブ・ロック状態であるかを知ることが望ましい。したがって、ロック状態の存在または不在を示すためにＰＬＬ信号の状態を使用するロック検出器が知られている。
【０００５】
多くのこのような通常の回路において、使用される図２の位相検出器２２０のような位相検出器は、“ＵＰ”信号および“ＤＮ”（ダウン）信号の両方を出力することができる。ＰＬＬがアウト・オブ・ロック状態になった場合、ＵＰ信号とＤＮ信号とはもはやバランスしていない。したがって、このような位相検出器が使用された場合、ＰＬＬがロック状態であるか、あるいはアウト・オブ・ロック状態であるかを決定するためにＵＰおよびＤＮコマンドの両方を使用する複雑な回路が知られている。米国特許第 ５，９６９，５７６号明細書および第 ５，１２６，６９０明細書には、このような通常の回路の例が記載されている。
【０００６】
【発明が解決しようとする課題】
それにもかかわらず、デジタル論理回路で容易に構成されることができ、その動作が搬送波周波数から独立している簡単化されたロック検出回路が望ましい。以下に説明する本発明はこのような回路を提供する。
【０００７】
さらに、上記の図１Ａは、単一の特性曲線として表されることのできるＶＣＯの制御電圧と出力周波数との関係に関してＶＣＯが動作する領域を示しているが、拡張された範囲のＶＣＯは同じ制御電圧値に対して異なった出力周波数を出力するように構成されることが可能であり、それによって拡張された範囲のＶＣＯは種々の領域において動作することが可能になる。異なった各動作領域は、拡張された範囲のＶＣＯに関連した容量性負荷を変化させ、それによって異なった特性曲線を得ることにより達成されることができる。図１Ｂは、拡張された範囲のＶＣＯに対する４つの特性曲線Ｃ１、Ｃ２、Ｃ３およびＣ４の一例を示している。換言すると、負荷キャパシタンスを変化させることによって異なった特性曲線が得られ、それによってＶＣＯの範囲が拡張する。各曲線は異なった出力周波数範囲に対応しているが、キャパシタ値は、異なった曲線間に出力周波数範囲の重複部分が存在するように選択されることができることが知られている。しかしながら、このような拡張された範囲のＶＣＯを使用した場合に使用すべき曲線を選択することは困難である。以下に記載されている本発明はこのような方法を提供する。
【０００８】
さらに、通常のＰＬＬにおいて、それら曲線の１つが現在ロック状態でＶＣＯにより使用されており、そのロック状態が失われた場合、このロック状態を再設定するために使用すべき最適な曲線を決定する効率的で系統的な方法は存在しない。
【０００９】
その上さらに、図２を参照として上述したＮによる除算回路２５０は典型的に２個の異なったカウンタを使用して構成されている。このようなＮによる除算回路の１実施形態は、プログラムカウンタおよびスワローカウンタを含んでいる。典型的な形態において、プログラムおよびスワローの両カウンタは、前のブロックの出力によってクロックされるか、あるいはこれに同期される。その結果、カウンタは、除算回路の最大動作速度を制限する容量性負荷を有することになる。
【００１０】
本発明の目的は、ロック検出回路、およびとくにメガヘルツ基準周波数およびギガヘルツ搬送波周波数で効率的であるロック検出回路を提供することである。
【００１１】
本発明の別の目的は、ロック検出信号を発生するための方法および装置を提供することである。
【００１２】
本発明の別の目的は、ロック状態が生じ、その後そのロック状態が失われた後に再度ロックを獲得する能力を含むロック状態の系統的な獲得方法を提供することである。
【００１３】
本発明のさらに別の目的は、単一のカウンタおよびデコーダを使用するＮによる除算回路を備えたＰＬＬを提供することである。
【００１４】
本発明のさらに別の目的は、異なった周波数および、またはチャンネル特性を有する異なったＰＬＬを設計するために単一のカウンタおよび異なったデコーダを使用するＮによる除算回路を使用する方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明は、効率的なロック検出信号発生器、複数の隣接する領域により規定された複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる拡張された範囲のＶＣＯ、およびデコーダと共に単一のカウンタだけを使用して構成された除算回路を有するシンセサイザを提供することにより、少なくとも上記およびその他の目的を単独または組合せで達成する。これによって、シンセサイザを動作させる方法、拡張された範囲のＶＣＯを使用してロック状態を設定または再設定する方法、およびそれぞれが同じ単一のカウンタおよび異なったデコーダを使用する複数の除算回路を設計する方法が可能となる。
【００１６】
１つの特徴によると、本発明は、位相検出器から受信されたＵＰおよびＤＮ信号に基づいて出力信号の周波数の安定性を示すロック検出信号を発生するための装置および方法を提供する。この装置および方法において、ＵＰおよびＤＮ信号は結合され、その後遅延され、遅延されたおよび遅延されていない結合された信号がロック検出信号を得るように処理されることができる。
【００１７】
別の特徴によると、本発明は、複数の隣接した領域により規定される複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる電圧制御発振器によりロック状態を設定する方法を提供する。各特性曲線は、それに関連した異なったキャパシタンス値を有し、複数の特性曲線の１つによりロックが設定される。使用される特性曲線は、位相雑音を最小にするように選択されたものである。
【００１８】
さらに別の特徴によると、本発明は、範囲を拡張された電圧制御発振器を有するシンセサイザにおいてロック状態を再設定する方法を提供する。範囲を拡張された電圧制御発振器は、複数の隣接した領域により規定される複数の隣接した特性曲線の任意の１つの範囲内で動作することができる。各特性曲線はそれに関連した異なったキャパシタンス値を有している。
【００１９】
さらにまた別の特徴によると、本発明は、デコーダと共に単一のカウンタだけを使用して構成された除算回路、ならびにそれぞれが同じ単一のカウンタおよび異なったデコーダを使用する複数の除算回路を設計する方法を提供する。
【００２０】
本発明の上述した各特徴の利点は以下に示す説明において明らかになるであろう。
【００２１】
【発明の実施の形態】
以下、図面を参照として本発明の非制限的な例示的な実施形態により本発明の上記およびその他の目的、特徴および利点をさらに詳細に説明する。なお、同じ参照符号はいくつかの図面において一貫して本発明の類似した部品を表している。
本発明は、通常のシンセサイザのように、出力信号周波数を入力制御電圧に応じて変化させるためにＶＣＯを備えたＰＬＬを使用する通信装置において使用されるシンセサイザを提供する。以下、通常のシンセサイザとは異なる本発明の特徴を説明し、通常のシンセサイザ部分は詳細には説明しない。
【００２２】
上述したように、シンセサイザが現在重要な周波数にロックされていることを示すロック検出信号を発生することが望ましく、とくに、メガヘルツ動作周波数およびギガヘルツ搬送波周波数で動作することのできるこのようなロック検出回路を有することが望ましい。
【００２３】
図３は、オアゲート３１０、アンドゲート３２０および遅延回路３３０を含んでいる本発明によるロック検出回路３００を示している。このロック検出回路３００中に、フリップフロップ３４０、リセットオアゲート３５０、ラッチ回路３６０、カウンタ３７０およびロック出力回路３８０を含むことによってさらに利点を得ることができる。
【００２４】
示されているように、ＵＰおよびＤＮ信号はオアゲート３１０に入力され、その出力はアンドゲート３２０および遅延回路３３０の一方の入力に供給される。その後、オアゲート３１０の遅延された出力はアンドゲート３２０の他方の入力に入力される。オアゲート３１０とアンドゲート３２０との組合せは、論理結果が同じままであるようにノアまたはナンドゲートのみを使用して構成されることができることに注意されたい。したがって、アンドゲート３２０の出力はロック検出信号になり、以下に説明するように“長”パルスの存在によりアウト・オブ・ロック状態が示され、“短”パルスの存在によりロック状態が示される。
【００２５】
図４Ａは、ロックされていない状態を示すアンドゲート３２０で受信されたオアされたＵＰおよびＤＮ信号ならびに遅延されたオアされたＵＰおよびＤＮ信号のシグナチャの一例を示し、図４Ｂは、ロックされた状態のシグナチャを示している。ロックされていない状態においてＵＰおよびＤＮ信号の一方のパルス持続期間は他方より大きく、オアゲート３１０のオア動作の結果は実質的な幅を有するパルスである。その結果、この信号が遅延され、それに後続して、遅延されたおよび遅延されない信号がアンドゲート３２０によってアンド処理されたとき、アンドゲート３２０の出力におけるロック検出信号は長パルスを有し、それによってロックされていない状態を示す。ロックされた状態において、ロック検出信号はパルスを有しないか、あるいは短パルスを有し、それによってロックされた状態を示す。
【００２６】
上述したように、図３中に示されているその他のコンポーネントは別の利点を提供することができる。フリップフロップ３４０は、アンドゲート３２０から出力された連続した各ロック検出信号をシーケンスで受取ると共に、遅延回路３４５において遅延された前の状態を示す信号もまたシーケンスで受取る。回路３４５の遅延は、アウト・オブ・ロック状態を示す信号により全ての回路をトリガーするために必要とされる最小持続期間のパルスより時間的に長いように設計されている。したがって、フリップフロップ３４０は、ロックされた状態を示す受取られた一連の短パルスがこのフリップフロップ３４０をトリガーせず、アウト・オブ・ロック状態を示す任意の受取られた長パルスがフリップフロップ３４０をトリガーするように設計されている。したがって、フリップフロップ３４０が存在することによって、パルスは全ての長パルスが少なくとも、遅延回路３４５により設定される最小持続期間持続し、短パルスが除去されるように有効に成形される。したがって、これは、信号路より下方の別の論理回路がこれら回路のセットアップ保持時間より低いパルスにより崩壊されないことを確実にするのを助け、それらの回路は、補正されなかったならば予測不可能な結果を生じさせる。このようにして誤ロックおよび誤アウト・オブ・ロック信号の発生が阻止される。
【００２７】
リセットオアゲート３５０は、リセット信号が受取られたときにロック検出回路をリセットするために使用される。
【００２８】
ラッチ回路３６０は、好ましい実施形態ではＳ−Ｒラッチ回路である。ラッチ回路３６０は、パルスがゲート３５０の出力で発生せずにある予め定められた数のクロック期間が経過した後、カウンタ３７０からの出力に基づいて設定される。好ましい実施形態において、ゲート３５０の出力においてパルスが発生しない８クロック期間は、クロック状態が存在していることを示し、それによって出力信号周波数が事実上安定していることを保証する。したがって、リセットオア回路３５０からの出力は、連続したロック検出信号を表すものであり、リセット信号としてカウンタ３７０中に入力される。カウンタ３７０は、受取られたそれぞれの連続したクロックパルス信号でインクリメントされ、ゲート３５０からのリセット信号パルスによってゼロにリセットされる。リセットが発生することなくカウンタのカウントが予め定められた数のクロック期間に達したとき、設定信号が発生され、ラッチ回路３６０の設定入力に供給され、それによってこのラッチ回路３６０の出力でアクチブハイ状態のロック検出信号が発生される。しかしながら、長パルスのロック検出信号が受取られ、クロック状態が存在しないことが示された場合、カウンタはゼロにされ、設定信号が発生することができる前に、予め定められた数のクロック期間が経過しなければならない。
【００２９】
ラッチ回路３６０はまた、カウンタ３７０に送られる各クロック検出信号をそのリセット入力で受取る。受取られた長パルスロック検出信号はラッチ回路をリセットさせ、それによってロック状態がもはや存在していないことを示す。したがって、ラッチを再設定することにより、ラッチ回路３６０の出力はアクチブハイ状態のロック検出信号から、ロック状態が存在しないことを示すアクチブロー状態のロック検出信号に変化する。
【００３０】
ラッチ回路３６０から出力されたロック状態の存在を示すハイ状態のロック検出信号は、ロック出力回路３８０により受取られ、一般に知られているようにシンセサイザにより使用されるためにこの回路３８０によって増幅され、成形される。
【００３１】
上述したロック検出回路はとくに効率的である。この回路は、シンセサイザアーキテクチャ内にすでに存在しているＵＰおよびＤＮ信号だけを入力として必要とし、これらの信号だけからロックまたは非ロック状態を検出することができる。さらに、このロック検出回路の純粋なアナログ素子は遅延ラインに限定されており、したがって使用されるデジタルラッチは比較的堅牢であるため、温度および、または他の環境変化に対して良好な反復性および予測可能性を得ることができる。ロック検出回路を説明してきたが、範囲を拡張されたＶＣＯにおいてロック状態を自動的に獲得して維持する本発明の別の特徴を以下に説明する。
【００３２】
拡張された範囲を有しない通常のＶＣＯは、実質的に線形領域内に位置しているある範囲の制御電圧が、図１Ｂに示されているように上述されたように対応した範囲のＶＣＯ周波数を発生させることを可能にする。しかしながら、拡張された範囲を有するＶＣＯでは、各曲線が同じ制御電圧値に対して異なった出力周波数を表す線形領域を有している曲線のファミリーが存在する。したがって、任意の所望のＶＣＯ周波数に対して、２以上の曲線がその曲線の１つが別のものより使用によく適している可能性がある。
【００３３】
たとえば、図１Ｂを参照とすると、ＶＣＯ周波数Ａに対して、特定の例において示されている１．０から２．２ボルトのようなある範囲を有する制御電圧Ｖｃ内において、曲線Ｃ１およびＣ４の線形部分により規定される動作領域ではこの周波数Ａの獲得は不可能であり、一方曲線Ｃ２およびＣ３の線形部分により規定される動作領域では可能であることが認められることができる。しかしながら、このＣ２曲線が周波数Ａを獲得するために必要とされる制御電圧には、制御電圧範囲の上限に近い制御電圧Ｖｃが必要であることが認識される。同様に、制御電圧が下限に近い場合、同様の考慮をする必要が生じる。
【００３４】
さらに、範囲の限界に近いことは問題ではないが、所望のＶＣＯ周波数を獲得するために依然として２以上の曲線が共に使用可能であり、その他の考慮事項が同じである場合、この好ましい実施形態では、位相雑音を最小にする曲線を使用することが望ましいことが認められている。その好ましい実施形態において、位相雑音は制御電圧を最大にすることにより最小化されることができる。すなわち、高い制御電圧を有する曲線を使用すると位相雑音は最小である。回路はまた、制御電圧Ｖｃの最小化を使用することにより位相雑音が最小化されるようにも設計可能であり、これは本発明の技術的範囲内であるよう意図されている。したがって、このような形態では、低い制御電圧を有する曲線の使用により、位相雑音が最小になる。
【００３５】
拡張された範囲内においてロック状態を自動的に獲得して維持するシステムにおいて上述の考慮事項が自動的に行われるようにするために、図５、６Ａ、６Ｂおよび６Ｃに関して説明する特徴が構成されることができる。
【００３６】
図５は、図１Ｂに示されている異なった曲線ファミリーのそれぞれを発生させることのできるＶＣＯ回路５００の一部分を示している。とくに、キャパシタ５１０Ａ−Ｄは対応したスイッチ５２０Ａ−Ｄを切替えることにより回路の一部として形成されることができる。キャパシタの値は等しくなく、それ故、４つのキャパシタでは、スイッチ５２０のどれが開かれ、あるいは閉じられるかに応じて、キャパシタンス値の１６の異なった組合せを得ることができることが認識されるであろう。これによって１６の異なった曲線が生成される。好ましい実施形態において、各スイッチ５２０のポジションは、各スイッチの現在の形態を見失なわないようにするために使用されるキャパシタレジスタ（示されていない）中のビットの状態により決定される。
【００３７】
ロック状態が設定され、維持される方式は、以下において図６Ａ、６Ｂおよび６Ｃにより例示されるステップを制御する状態マシンによって制御される。はじめに、ＶＣＯはロックされず、曲線のファミリーの中の最も適した曲線ならびにその曲線に最も適した制御電圧Ｖｃに対して初期サーチが行われなければならない。初期状態において、キャパシタレジスタは、回路５００がそれに関連した最高のキャパシタンスを有すると共に、スイッチ５２０の全てが閉じられ、図１Ｂに示されている曲線Ｃ４のような曲線の中で最も高い曲線が使用されるように設定される。この初期状態の設定は、図６Ａにステップ６１０として示されている。
【００３８】
その後ステップ６１２が続き、シンセサイザのフィードバック機構が潜在的にロックを獲得するように制御電圧を調節する。シンセサイザのループが安定するのを待った後、状態マシンは、ステップ６１４により示されているようにロックが行われているか否かをチェックする。ロックが行われていない場合、ステップ６１６により示されているようにキャパシタレジスタはデクリメントされる。所定の特性曲線内においてロックを行う制御電圧が必要であることが認識される。制御電圧が選択される方式は、特定の曲線が与えられた場合には、ＰＬＬ回路における従来どおりのものであり、したがって詳細な説明は必要ない。
【００３９】
キャパシタレジスタの更新は、図１Ｂに示されている曲線Ｃ３のような次の低いレベルの曲線により示されたポイントでＶＣＯ５００を動作させる。その後、上述したようにステップ６１２およびその後のステップが続き、その曲線におけるロック状態がチェックされる。ロック状態が所定の曲線で得られない場合、次の低い曲線がチェックされる。このプロセスは、ロック状態が見出されるまで繰返される。それにもかかわらず、ロック状態が見出されない場合、これは、ロックを阻止するある別の状態が存在している可能性があることを示している。プロセス全体は繰返されることができるが、ロックが行われない別のある理由が存在するかどうかを判断して決定するために通常のシステム診断が使用されることができる。上述のロック状態のチェック中に、制御電圧Ｖｃは、たとえば図１Ａおよび１Ｂにおいて１．０乃至２．２ボルトの範囲として示されている予め定められた範囲に制限されている。
【００４０】
ステップ６１４または６１８の後にロック状態が結果的に得られた場合、図６Ｂに示されているステップ６３０が続き、制御電圧Ｖｃの値がチェックされることができる。とくに、その値が制御電圧のとるべき範囲の上限および下限のウインドウを越えている場合、ステップ６３２において、ロック状態を依然として生じさせ、任意のこのようなウインドウを越えない異なった曲線に関して、別の制御電圧でロック状態が存在することができるか否かが決定される。
【００４１】
この決定を行うときに使用されるステップは、以下に説明するように、ロックが失われた後にロック状態を再度獲得するために使用されるステップと同じである。ロック状態が別の曲線の制御電圧で存在することができる場合、ステップ６３４において、新しいポジション（曲線および制御電圧の両者の）が動作中に使用される。ＶＣＯは重複した特性制御電圧曲線により設計されているので、これによって、その範囲内にロック状態が存在することが保証される。
【００４２】
上述の制御電圧チェックを使用することにより、最も適した制御電圧が使用されることができる。制御電圧をチェックした後、ステップ６４０に進み、制御システムはアイドル状態に入り、上述したロック検出回路を使用してＵＰおよびＤＮ信号によりロック状態が監視される。さらに、制御電圧のチェックには比較装置をストローブする必要があり、それは過度の電力消費を発生させ、望ましくないために、制御電圧よりもロック状態を頻繁にチェックすることが望ましいことが認識される。
【００４３】
ロック状態が生じた後に、そのロック状態が失われた場合、以下に説明するステップが行われる。とくに、図６Ｃにおけるステップ６５０において、ロック状態が失われた時点で使用されていた曲線に対する制御電圧の範囲がチェックされ、設計要求にしたがって変化することのできるある固定した期間後に状態マシンおよびＰＬＬによりロック状態が再設定されることが可能か否かが決定される。ステップ６５０においてロックが設定されなかった場合、ステップ６５２において次に低い曲線がチェックされる。したがって、たとえば図１Ｂを参照とすると、曲線Ｃ３が使用されていた場合には、スイッチ５２０を適切に設定することによりロック状態がキャパシタ５１０のその構成を使用して設定されることが可能か否かを決定するために曲線Ｃ２がチェックされることとなる。制御電圧は上述のようにチェックされることができる。ステップ６５２においてロックが設定されなかった場合、ステップ６５４において、ロック状態が失われたときに使用されていた曲線よりも１つ高い曲線がチェックされる。したがって、たとえば図１Ｂを参照とすると、曲線Ｃ３が使用されていた場合には、スイッチ５２０を適切に設定することによりロック状態がキャパシタ５１０のその構成を使用して設定されることが可能か否かを決定するために曲線Ｃ４がチェックされることとなる。ステップ６５０のときのように、ステップ６５２において制御電圧は上述のようにチェックされることができる。
【００４４】
上述したシーケンスは、ロックが失われたときに使用されていた曲線より低い曲線をチェックするものであるが、別の実施形態では、ステップ６５２において、ロック状態が失われたときに使用されていた曲線より１つ高い曲線がチェックされることができ、あるいはロック状態が失われたときに使用されていた曲線に隣接する複数の曲線がチェックされることができる。平均して高い制御電圧およびしたがって低い位相雑音を有する高い曲線の１つを使用することには利点があるが、そのサーチ戦略はロックの再獲得に要する時間を最大化しなければならず、このロックは典型的に高い曲線より低い曲線から失われる可能性が高い。したがって、本発明は随意に低い曲線からスタートして、隣接する曲線をチェックする。
【００４５】
ステップ６５０または６５２のいずれかにおいてロックが設定された場合、上述したように図６Ｂのステップ６３０に進む。
【００４６】
好ましい実施形態では、ステップ６５２においてロックが依然として設定されない場合、ステップ６０２において上述したようにキャパシタレジスタを初期状態に設定することによりロックを試み、あたかもロックが前に設定されていなかったかのようにロックを再度設定しようと試みる。しかしながら、キャパシタレジスタを初期状態に設定する前に、別の隣接した曲線がサーチされることが可能であることが認識される。
【００４７】
本発明の別の特徴は、カウンタを１個しか使用しないＭによる除算回路を備えたＰＬＬを提供することである。図７は、図２に示されているＮによる除算回路２５０を形成する特定の除算器として従来技術のプログラム可能な除算器７００を示しており、この除算器は多数のカウンタを使用する。この実施形態では、出力周波数はフィードバック信号を得るためにある整数値“Ｍ”で除算され、除算動作は連続した段階に分解される。除算動作は、異なったチャンネルに対する異なった所望の出力周波数の存在に適合するために連続した段階に分解される。とくに、正しい除数は次の式から得られることが知られている：
Ｍ＝ＮＰ＋Ｓ （１）
ここで、Ｐは予め定められた整数値であり、Ｎは別の予め定められた整数値であり、Ｓは整数値の範囲であり、Ｓの最も大きい値がＰの値より小さくなるように定められている。一例において、ＰＬＬが６つのチャンネルを有しているならば、各チャンネルの除数比は、たとえば、各チャンネルに対してそれぞれ２６０、２６１、２６２、２６３、２６４および２６５であることができる。この除算比は、たとえば、２５６＋４＝２６０；２５６＋５＝２６１および以下同様であるようにＮ＊Ｐの積２５６と、４乃至９であるＳの範囲を使用して得られることが可能である。
【００４８】
このような従来技術の回路において、プログラムカウンタ７１０はＰ個のパルスをカウントし、スワローカウンタ７２０はＳ個のパルスをカウントする。二重モジュラスプレスカラー７３０もまた含まれており、それは出力周波数を、スワローカウンタ７２０がオーバーフローするまで（Ｎ＋１）で除算し、プログラムカウンタ７１０がオーバーフローした後にＮで除算する。このアプローチは有効であるが、異なった設計のそれぞれに対して新しいスワローカウンタを構成する必要があり、その異なった設計には、たとえば、異なった数のチャンネル、異なった周波数または類似のものが含まれている可能性がある。本発明では、この欠点が除去されている。本発明は新しい設計として以下に説明するように単一のカウンタを使用するので、特定の構成に対して新しいデコーダがあればよく、他の回路素子は変更されない。さらに、本発明はカウンタを１つしか使用しないので、１個のカウンタおよびデコーダを使用することにより従来技術の回路に存在している容量性負荷の半分が除去される。さらに、チャンネルまたは周波数が異なる等の回路に対して異なったＰＬＬ特性が要求された場合、従来技術の回路ではスワローカウンタが修正される必要が生じ、したがって最大動作速度性能に影響を与える。対照的に、本発明はデコーダの修正だけでよいため、最大動作速度に影響を及ぼさない。
【００４９】
図８Ａに示されているように、本発明では、スワローカウンタではなく、代りにデコーダが使用される。したがって、Ｐ個のパルスをカウントするプログラムカウンタ８１０と、上述したように出力周波数を（Ｎ＋１）または（Ｎ）のいずれかで除算する二重モジュラスプレスカラー８３０と、比較装置または検出器とＳ−Ｒフリップフロップとの組合せのいずれかを使用して構成されていることが好ましいデコーダ８４０とが含まれている。
【００５０】
図８Ｂに示されているように比較装置として構成されたとき、Ｐカウンタ８１０がインクリメントするたびに、その値は現在のＳ値と比較される。Ｐ＞Ｓの場合、比較装置８４２は、高い状態を有する比較装置信号を出力し、それによって二重モジュラスプレスカラー８３０が出力周波数を（Ｎ＋１）で除算する。Ｐ＜Ｓの場合には、比較装置８４２は、低い状態を有する比較装置信号を出力することができ、それによって二重モジュラスプレスカラー８３０が出力周波数を（Ｎ）で除算する。
【００５１】
その代りに、図８Ｃに示されているように検出器およびＳ−Ｒフリップフロップとして構成された場合には、各Ｓ値は検出器８４４によって検出されることができるので、Ｓｎ＝Ｐ（ｎは上記に示された例における４乃至９のようなある範囲である）のときに、高い状態の信号が生成される。パルスは、それが生成されたとき、関連したＳ−Ｒフリップフロップ８４６をリセットさせ、それによって二重モジュラスプレスカラー８３０はその除算を（Ｎ＋１）から（Ｎ）による除算に、あるいはその逆に変更する。
【００５２】
以上、好ましい実施形態を参照として本発明を詳細に説明してきたが、当業者は、添付された請求の範囲に規定されている本発明の技術的範囲内で種々の置換および修正をこの明細書に記載されている例に対して行うことが可能であることを認識するであろう。
【図面の簡単な説明】
【図１Ａ】
ＶＣＯの制御電圧と出力周波数との関係を識別する典型的な特性曲線を示すグラフ。
【図１Ｂ】
範囲を拡張されたＶＣＯにおける同じ制御電圧値に対する異なった出力周波数を表す特性曲線のファミリーを示すグラフ。
【図２】
基準信号に同期されている出力信号を発生するためにＶＣＯを使用する通常のＰＬＬ回路のブロック図。
【図３】
本発明によるロック検出回路のブロック図。
【図４Ａ】
本発明によるロックされていない状態を示す概略図。
【図４Ｂ】
本発明によるロックされた状態を示す概略図。
【図５】
本発明による図１Ｂに示されている曲線のファミリーを得るために使用されるＶＣＯの一部分を示す概略図。
【図６Ａ】
最初におよび前に設定されたロック状態が失われた後、本発明にしたがって最適なロック状態がどのようにして設定され、維持されるかを示すフローチャート。
【図６Ｂ】
最初におよび前に設定されたロック状態が失われた後、本発明にしたがって最適なロック状態がどのようにして設定され、維持されるかを示すフローチャート。
【図６Ｃ】
最初におよび前に設定されたロック状態が失われた後、本発明にしたがって最適なロック状態がどのようにして設定され、維持されるかを示すフローチャート。
【図７】
位相ロックループのフィードバック路において使用される、多数のカウンタを使用する通常のプログラム可能な除算回路のブロック図。
【図８Ａ】
単一のカウンタおよびデコーダを使用する本発明による位相ロックループのフィードバック路において使用されるプログラム可能な除算回路のブロック図。
【図８Ｂ】
単一のカウンタおよびデコーダを使用する本発明による位相ロックループのフィードバック路において使用されるプログラム可能な除算回路のブロック図。
【図８Ｃ】
単一のカウンタおよびデコーダを使用する本発明による位相ロックループのフィードバック路において使用されるプログラム可能な除算回路のブロック図。
【発明の属する技術分野】
本発明は、シンセサイザに関し、とくに、ロック検出器、ロックアルゴリズム、拡張された範囲の電圧制御発振器および簡単化された二重モジュラス除算器を備えたシンセサイザに関する。
【０００２】
【従来の技術】
シンセサイザは、基準信号のような別のある信号と同期された出力信号を獲得するために通信装置において使用されている。あるシンセサイザは、電圧制御発振器（ＶＣＯ）を備えた位相ロックループ（ＰＬＬ）として知られている手段を使用して出力信号周波数を入力制御電圧に依存して変化させる。図１Ａは、所望の出力周波数がある制御電圧Ｖｃに線形的に依存して変化されることができることを示す簡単なグラフを示している。この例に示されているように、出力周波数は、制御電圧が１．０ボルトから２．２ボルトに変化すると１００ＭＨｚだけ変化する範囲を有している。さらに、応答特性が線形である範囲は典型的に狭い範囲Ａしか存在せず、この範囲の両端における応答特性が急速に非線形が増加し、これは理想的な状態からほど遠い。
【０００３】
図２には、基準信号に同期される出力信号を発生するためにＶＣＯを使用するＰＬＬ回路２００が示されている。ＰＬＬ２００は、位相検出器２２０と、フィルタ２３０と、ＶＣＯ２４０と、およびＮによる除算回路２５０とを含んでいる。動作において、ＶＣＯ２４０の出力が基準信号ＲＥＦと同期された場合、Ｎによる除算回路２５０により発生された信号は基準信号ＲＥＦと同位相であり、それによって位相検出器２２０の出力が一定に維持される。その結果、出力信号は基準信号と同期されている（“ロック”状態として知られている）ので、ＶＣＯ２４０に入力される制御電圧Ｖｃは同じままである。しかしながら、ＶＣＯの出力が基準信号ＲＥＦと同位相ではない（“アウト・オブ・ロック”状態として知られている）場合、位相検出器２２０は、ＶＣＯ出力の位相の外れている量を検出する。ＶＣＯ出力が位相から外れている量は、制御電圧Ｖｃを対応的に変化させ、それによってＶＣＯの信号出力の周波数が再び基準信号ＲＥＦと同期されるようにするために使用される。
【０００４】
上述されたＰＬＬ回路は自動的に調節してロック状態に戻ることができるが、任意の時点でＰＬＬ回路がロック状態であるか、あるいはアウト・オブ・ロック状態であるかを知ることが望ましい。したがって、ロック状態の存在または不在を示すためにＰＬＬ信号の状態を使用するロック検出器が知られている。
【０００５】
多くのこのような通常の回路において、使用される図２の位相検出器２２０のような位相検出器は、“ＵＰ”信号および“ＤＮ”（ダウン）信号の両方を出力することができる。ＰＬＬがアウト・オブ・ロック状態になった場合、ＵＰ信号とＤＮ信号とはもはやバランスしていない。したがって、このような位相検出器が使用された場合、ＰＬＬがロック状態であるか、あるいはアウト・オブ・ロック状態であるかを決定するためにＵＰおよびＤＮコマンドの両方を使用する複雑な回路が知られている。米国特許第 ５，９６９，５７６号明細書および第 ５，１２６，６９０明細書には、このような通常の回路の例が記載されている。
【０００６】
【発明が解決しようとする課題】
それにもかかわらず、デジタル論理回路で容易に構成されることができ、その動作が搬送波周波数から独立している簡単化されたロック検出回路が望ましい。以下に説明する本発明はこのような回路を提供する。
【０００７】
さらに、上記の図１Ａは、単一の特性曲線として表されることのできるＶＣＯの制御電圧と出力周波数との関係に関してＶＣＯが動作する領域を示しているが、拡張された範囲のＶＣＯは同じ制御電圧値に対して異なった出力周波数を出力するように構成されることが可能であり、それによって拡張された範囲のＶＣＯは種々の領域において動作することが可能になる。異なった各動作領域は、拡張された範囲のＶＣＯに関連した容量性負荷を変化させ、それによって異なった特性曲線を得ることにより達成されることができる。図１Ｂは、拡張された範囲のＶＣＯに対する４つの特性曲線Ｃ１、Ｃ２、Ｃ３およびＣ４の一例を示している。換言すると、負荷キャパシタンスを変化させることによって異なった特性曲線が得られ、それによってＶＣＯの範囲が拡張する。各曲線は異なった出力周波数範囲に対応しているが、キャパシタ値は、異なった曲線間に出力周波数範囲の重複部分が存在するように選択されることができることが知られている。しかしながら、このような拡張された範囲のＶＣＯを使用した場合に使用すべき曲線を選択することは困難である。以下に記載されている本発明はこのような方法を提供する。
【０００８】
さらに、通常のＰＬＬにおいて、それら曲線の１つが現在ロック状態でＶＣＯにより使用されており、そのロック状態が失われた場合、このロック状態を再設定するために使用すべき最適な曲線を決定する効率的で系統的な方法は存在しない。
【０００９】
その上さらに、図２を参照として上述したＮによる除算回路２５０は典型的に２個の異なったカウンタを使用して構成されている。このようなＮによる除算回路の１実施形態は、プログラムカウンタおよびスワローカウンタを含んでいる。典型的な形態において、プログラムおよびスワローの両カウンタは、前のブロックの出力によってクロックされるか、あるいはこれに同期される。その結果、カウンタは、除算回路の最大動作速度を制限する容量性負荷を有することになる。
【００１０】
本発明の目的は、ロック検出回路、およびとくにメガヘルツ基準周波数およびギガヘルツ搬送波周波数で効率的であるロック検出回路を提供することである。
【００１１】
本発明の別の目的は、ロック検出信号を発生するための方法および装置を提供することである。
【００１２】
本発明の別の目的は、ロック状態が生じ、その後そのロック状態が失われた後に再度ロックを獲得する能力を含むロック状態の系統的な獲得方法を提供することである。
【００１３】
本発明のさらに別の目的は、単一のカウンタおよびデコーダを使用するＮによる除算回路を備えたＰＬＬを提供することである。
【００１４】
本発明のさらに別の目的は、異なった周波数および、またはチャンネル特性を有する異なったＰＬＬを設計するために単一のカウンタおよび異なったデコーダを使用するＮによる除算回路を使用する方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明は、効率的なロック検出信号発生器、複数の隣接する領域により規定された複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる拡張された範囲のＶＣＯ、およびデコーダと共に単一のカウンタだけを使用して構成された除算回路を有するシンセサイザを提供することにより、少なくとも上記およびその他の目的を単独または組合せで達成する。これによって、シンセサイザを動作させる方法、拡張された範囲のＶＣＯを使用してロック状態を設定または再設定する方法、およびそれぞれが同じ単一のカウンタおよび異なったデコーダを使用する複数の除算回路を設計する方法が可能となる。
【００１６】
１つの特徴によると、本発明は、位相検出器から受信されたＵＰおよびＤＮ信号に基づいて出力信号の周波数の安定性を示すロック検出信号を発生するための装置および方法を提供する。この装置および方法において、ＵＰおよびＤＮ信号は結合され、その後遅延され、遅延されたおよび遅延されていない結合された信号がロック検出信号を得るように処理されることができる。
【００１７】
別の特徴によると、本発明は、複数の隣接した領域により規定される複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる電圧制御発振器によりロック状態を設定する方法を提供する。各特性曲線は、それに関連した異なったキャパシタンス値を有し、複数の特性曲線の１つによりロックが設定される。使用される特性曲線は、位相雑音を最小にするように選択されたものである。
【００１８】
さらに別の特徴によると、本発明は、範囲を拡張された電圧制御発振器を有するシンセサイザにおいてロック状態を再設定する方法を提供する。範囲を拡張された電圧制御発振器は、複数の隣接した領域により規定される複数の隣接した特性曲線の任意の１つの範囲内で動作することができる。各特性曲線はそれに関連した異なったキャパシタンス値を有している。
【００１９】
さらにまた別の特徴によると、本発明は、デコーダと共に単一のカウンタだけを使用して構成された除算回路、ならびにそれぞれが同じ単一のカウンタおよび異なったデコーダを使用する複数の除算回路を設計する方法を提供する。
【００２０】
本発明の上述した各特徴の利点は以下に示す説明において明らかになるであろう。
【００２１】
【発明の実施の形態】
以下、図面を参照として本発明の非制限的な例示的な実施形態により本発明の上記およびその他の目的、特徴および利点をさらに詳細に説明する。なお、同じ参照符号はいくつかの図面において一貫して本発明の類似した部品を表している。
本発明は、通常のシンセサイザのように、出力信号周波数を入力制御電圧に応じて変化させるためにＶＣＯを備えたＰＬＬを使用する通信装置において使用されるシンセサイザを提供する。以下、通常のシンセサイザとは異なる本発明の特徴を説明し、通常のシンセサイザ部分は詳細には説明しない。
【００２２】
上述したように、シンセサイザが現在重要な周波数にロックされていることを示すロック検出信号を発生することが望ましく、とくに、メガヘルツ動作周波数およびギガヘルツ搬送波周波数で動作することのできるこのようなロック検出回路を有することが望ましい。
【００２３】
図３は、オアゲート３１０、アンドゲート３２０および遅延回路３３０を含んでいる本発明によるロック検出回路３００を示している。このロック検出回路３００中に、フリップフロップ３４０、リセットオアゲート３５０、ラッチ回路３６０、カウンタ３７０およびロック出力回路３８０を含むことによってさらに利点を得ることができる。
【００２４】
示されているように、ＵＰおよびＤＮ信号はオアゲート３１０に入力され、その出力はアンドゲート３２０および遅延回路３３０の一方の入力に供給される。その後、オアゲート３１０の遅延された出力はアンドゲート３２０の他方の入力に入力される。オアゲート３１０とアンドゲート３２０との組合せは、論理結果が同じままであるようにノアまたはナンドゲートのみを使用して構成されることができることに注意されたい。したがって、アンドゲート３２０の出力はロック検出信号になり、以下に説明するように“長”パルスの存在によりアウト・オブ・ロック状態が示され、“短”パルスの存在によりロック状態が示される。
【００２５】
図４Ａは、ロックされていない状態を示すアンドゲート３２０で受信されたオアされたＵＰおよびＤＮ信号ならびに遅延されたオアされたＵＰおよびＤＮ信号のシグナチャの一例を示し、図４Ｂは、ロックされた状態のシグナチャを示している。ロックされていない状態においてＵＰおよびＤＮ信号の一方のパルス持続期間は他方より大きく、オアゲート３１０のオア動作の結果は実質的な幅を有するパルスである。その結果、この信号が遅延され、それに後続して、遅延されたおよび遅延されない信号がアンドゲート３２０によってアンド処理されたとき、アンドゲート３２０の出力におけるロック検出信号は長パルスを有し、それによってロックされていない状態を示す。ロックされた状態において、ロック検出信号はパルスを有しないか、あるいは短パルスを有し、それによってロックされた状態を示す。
【００２６】
上述したように、図３中に示されているその他のコンポーネントは別の利点を提供することができる。フリップフロップ３４０は、アンドゲート３２０から出力された連続した各ロック検出信号をシーケンスで受取ると共に、遅延回路３４５において遅延された前の状態を示す信号もまたシーケンスで受取る。回路３４５の遅延は、アウト・オブ・ロック状態を示す信号により全ての回路をトリガーするために必要とされる最小持続期間のパルスより時間的に長いように設計されている。したがって、フリップフロップ３４０は、ロックされた状態を示す受取られた一連の短パルスがこのフリップフロップ３４０をトリガーせず、アウト・オブ・ロック状態を示す任意の受取られた長パルスがフリップフロップ３４０をトリガーするように設計されている。したがって、フリップフロップ３４０が存在することによって、パルスは全ての長パルスが少なくとも、遅延回路３４５により設定される最小持続期間持続し、短パルスが除去されるように有効に成形される。したがって、これは、信号路より下方の別の論理回路がこれら回路のセットアップ保持時間より低いパルスにより崩壊されないことを確実にするのを助け、それらの回路は、補正されなかったならば予測不可能な結果を生じさせる。このようにして誤ロックおよび誤アウト・オブ・ロック信号の発生が阻止される。
【００２７】
リセットオアゲート３５０は、リセット信号が受取られたときにロック検出回路をリセットするために使用される。
【００２８】
ラッチ回路３６０は、好ましい実施形態ではＳ−Ｒラッチ回路である。ラッチ回路３６０は、パルスがゲート３５０の出力で発生せずにある予め定められた数のクロック期間が経過した後、カウンタ３７０からの出力に基づいて設定される。好ましい実施形態において、ゲート３５０の出力においてパルスが発生しない８クロック期間は、クロック状態が存在していることを示し、それによって出力信号周波数が事実上安定していることを保証する。したがって、リセットオア回路３５０からの出力は、連続したロック検出信号を表すものであり、リセット信号としてカウンタ３７０中に入力される。カウンタ３７０は、受取られたそれぞれの連続したクロックパルス信号でインクリメントされ、ゲート３５０からのリセット信号パルスによってゼロにリセットされる。リセットが発生することなくカウンタのカウントが予め定められた数のクロック期間に達したとき、設定信号が発生され、ラッチ回路３６０の設定入力に供給され、それによってこのラッチ回路３６０の出力でアクチブハイ状態のロック検出信号が発生される。しかしながら、長パルスのロック検出信号が受取られ、クロック状態が存在しないことが示された場合、カウンタはゼロにされ、設定信号が発生することができる前に、予め定められた数のクロック期間が経過しなければならない。
【００２９】
ラッチ回路３６０はまた、カウンタ３７０に送られる各クロック検出信号をそのリセット入力で受取る。受取られた長パルスロック検出信号はラッチ回路をリセットさせ、それによってロック状態がもはや存在していないことを示す。したがって、ラッチを再設定することにより、ラッチ回路３６０の出力はアクチブハイ状態のロック検出信号から、ロック状態が存在しないことを示すアクチブロー状態のロック検出信号に変化する。
【００３０】
ラッチ回路３６０から出力されたロック状態の存在を示すハイ状態のロック検出信号は、ロック出力回路３８０により受取られ、一般に知られているようにシンセサイザにより使用されるためにこの回路３８０によって増幅され、成形される。
【００３１】
上述したロック検出回路はとくに効率的である。この回路は、シンセサイザアーキテクチャ内にすでに存在しているＵＰおよびＤＮ信号だけを入力として必要とし、これらの信号だけからロックまたは非ロック状態を検出することができる。さらに、このロック検出回路の純粋なアナログ素子は遅延ラインに限定されており、したがって使用されるデジタルラッチは比較的堅牢であるため、温度および、または他の環境変化に対して良好な反復性および予測可能性を得ることができる。ロック検出回路を説明してきたが、範囲を拡張されたＶＣＯにおいてロック状態を自動的に獲得して維持する本発明の別の特徴を以下に説明する。
【００３２】
拡張された範囲を有しない通常のＶＣＯは、実質的に線形領域内に位置しているある範囲の制御電圧が、図１Ｂに示されているように上述されたように対応した範囲のＶＣＯ周波数を発生させることを可能にする。しかしながら、拡張された範囲を有するＶＣＯでは、各曲線が同じ制御電圧値に対して異なった出力周波数を表す線形領域を有している曲線のファミリーが存在する。したがって、任意の所望のＶＣＯ周波数に対して、２以上の曲線がその曲線の１つが別のものより使用によく適している可能性がある。
【００３３】
たとえば、図１Ｂを参照とすると、ＶＣＯ周波数Ａに対して、特定の例において示されている１．０から２．２ボルトのようなある範囲を有する制御電圧Ｖｃ内において、曲線Ｃ１およびＣ４の線形部分により規定される動作領域ではこの周波数Ａの獲得は不可能であり、一方曲線Ｃ２およびＣ３の線形部分により規定される動作領域では可能であることが認められることができる。しかしながら、このＣ２曲線が周波数Ａを獲得するために必要とされる制御電圧には、制御電圧範囲の上限に近い制御電圧Ｖｃが必要であることが認識される。同様に、制御電圧が下限に近い場合、同様の考慮をする必要が生じる。
【００３４】
さらに、範囲の限界に近いことは問題ではないが、所望のＶＣＯ周波数を獲得するために依然として２以上の曲線が共に使用可能であり、その他の考慮事項が同じである場合、この好ましい実施形態では、位相雑音を最小にする曲線を使用することが望ましいことが認められている。その好ましい実施形態において、位相雑音は制御電圧を最大にすることにより最小化されることができる。すなわち、高い制御電圧を有する曲線を使用すると位相雑音は最小である。回路はまた、制御電圧Ｖｃの最小化を使用することにより位相雑音が最小化されるようにも設計可能であり、これは本発明の技術的範囲内であるよう意図されている。したがって、このような形態では、低い制御電圧を有する曲線の使用により、位相雑音が最小になる。
【００３５】
拡張された範囲内においてロック状態を自動的に獲得して維持するシステムにおいて上述の考慮事項が自動的に行われるようにするために、図５、６Ａ、６Ｂおよび６Ｃに関して説明する特徴が構成されることができる。
【００３６】
図５は、図１Ｂに示されている異なった曲線ファミリーのそれぞれを発生させることのできるＶＣＯ回路５００の一部分を示している。とくに、キャパシタ５１０Ａ−Ｄは対応したスイッチ５２０Ａ−Ｄを切替えることにより回路の一部として形成されることができる。キャパシタの値は等しくなく、それ故、４つのキャパシタでは、スイッチ５２０のどれが開かれ、あるいは閉じられるかに応じて、キャパシタンス値の１６の異なった組合せを得ることができることが認識されるであろう。これによって１６の異なった曲線が生成される。好ましい実施形態において、各スイッチ５２０のポジションは、各スイッチの現在の形態を見失なわないようにするために使用されるキャパシタレジスタ（示されていない）中のビットの状態により決定される。
【００３７】
ロック状態が設定され、維持される方式は、以下において図６Ａ、６Ｂおよび６Ｃにより例示されるステップを制御する状態マシンによって制御される。はじめに、ＶＣＯはロックされず、曲線のファミリーの中の最も適した曲線ならびにその曲線に最も適した制御電圧Ｖｃに対して初期サーチが行われなければならない。初期状態において、キャパシタレジスタは、回路５００がそれに関連した最高のキャパシタンスを有すると共に、スイッチ５２０の全てが閉じられ、図１Ｂに示されている曲線Ｃ４のような曲線の中で最も高い曲線が使用されるように設定される。この初期状態の設定は、図６Ａにステップ６１０として示されている。
【００３８】
その後ステップ６１２が続き、シンセサイザのフィードバック機構が潜在的にロックを獲得するように制御電圧を調節する。シンセサイザのループが安定するのを待った後、状態マシンは、ステップ６１４により示されているようにロックが行われているか否かをチェックする。ロックが行われていない場合、ステップ６１６により示されているようにキャパシタレジスタはデクリメントされる。所定の特性曲線内においてロックを行う制御電圧が必要であることが認識される。制御電圧が選択される方式は、特定の曲線が与えられた場合には、ＰＬＬ回路における従来どおりのものであり、したがって詳細な説明は必要ない。
【００３９】
キャパシタレジスタの更新は、図１Ｂに示されている曲線Ｃ３のような次の低いレベルの曲線により示されたポイントでＶＣＯ５００を動作させる。その後、上述したようにステップ６１２およびその後のステップが続き、その曲線におけるロック状態がチェックされる。ロック状態が所定の曲線で得られない場合、次の低い曲線がチェックされる。このプロセスは、ロック状態が見出されるまで繰返される。それにもかかわらず、ロック状態が見出されない場合、これは、ロックを阻止するある別の状態が存在している可能性があることを示している。プロセス全体は繰返されることができるが、ロックが行われない別のある理由が存在するかどうかを判断して決定するために通常のシステム診断が使用されることができる。上述のロック状態のチェック中に、制御電圧Ｖｃは、たとえば図１Ａおよび１Ｂにおいて１．０乃至２．２ボルトの範囲として示されている予め定められた範囲に制限されている。
【００４０】
ステップ６１４または６１８の後にロック状態が結果的に得られた場合、図６Ｂに示されているステップ６３０が続き、制御電圧Ｖｃの値がチェックされることができる。とくに、その値が制御電圧のとるべき範囲の上限および下限のウインドウを越えている場合、ステップ６３２において、ロック状態を依然として生じさせ、任意のこのようなウインドウを越えない異なった曲線に関して、別の制御電圧でロック状態が存在することができるか否かが決定される。
【００４１】
この決定を行うときに使用されるステップは、以下に説明するように、ロックが失われた後にロック状態を再度獲得するために使用されるステップと同じである。ロック状態が別の曲線の制御電圧で存在することができる場合、ステップ６３４において、新しいポジション（曲線および制御電圧の両者の）が動作中に使用される。ＶＣＯは重複した特性制御電圧曲線により設計されているので、これによって、その範囲内にロック状態が存在することが保証される。
【００４２】
上述の制御電圧チェックを使用することにより、最も適した制御電圧が使用されることができる。制御電圧をチェックした後、ステップ６４０に進み、制御システムはアイドル状態に入り、上述したロック検出回路を使用してＵＰおよびＤＮ信号によりロック状態が監視される。さらに、制御電圧のチェックには比較装置をストローブする必要があり、それは過度の電力消費を発生させ、望ましくないために、制御電圧よりもロック状態を頻繁にチェックすることが望ましいことが認識される。
【００４３】
ロック状態が生じた後に、そのロック状態が失われた場合、以下に説明するステップが行われる。とくに、図６Ｃにおけるステップ６５０において、ロック状態が失われた時点で使用されていた曲線に対する制御電圧の範囲がチェックされ、設計要求にしたがって変化することのできるある固定した期間後に状態マシンおよびＰＬＬによりロック状態が再設定されることが可能か否かが決定される。ステップ６５０においてロックが設定されなかった場合、ステップ６５２において次に低い曲線がチェックされる。したがって、たとえば図１Ｂを参照とすると、曲線Ｃ３が使用されていた場合には、スイッチ５２０を適切に設定することによりロック状態がキャパシタ５１０のその構成を使用して設定されることが可能か否かを決定するために曲線Ｃ２がチェックされることとなる。制御電圧は上述のようにチェックされることができる。ステップ６５２においてロックが設定されなかった場合、ステップ６５４において、ロック状態が失われたときに使用されていた曲線よりも１つ高い曲線がチェックされる。したがって、たとえば図１Ｂを参照とすると、曲線Ｃ３が使用されていた場合には、スイッチ５２０を適切に設定することによりロック状態がキャパシタ５１０のその構成を使用して設定されることが可能か否かを決定するために曲線Ｃ４がチェックされることとなる。ステップ６５０のときのように、ステップ６５２において制御電圧は上述のようにチェックされることができる。
【００４４】
上述したシーケンスは、ロックが失われたときに使用されていた曲線より低い曲線をチェックするものであるが、別の実施形態では、ステップ６５２において、ロック状態が失われたときに使用されていた曲線より１つ高い曲線がチェックされることができ、あるいはロック状態が失われたときに使用されていた曲線に隣接する複数の曲線がチェックされることができる。平均して高い制御電圧およびしたがって低い位相雑音を有する高い曲線の１つを使用することには利点があるが、そのサーチ戦略はロックの再獲得に要する時間を最大化しなければならず、このロックは典型的に高い曲線より低い曲線から失われる可能性が高い。したがって、本発明は随意に低い曲線からスタートして、隣接する曲線をチェックする。
【００４５】
ステップ６５０または６５２のいずれかにおいてロックが設定された場合、上述したように図６Ｂのステップ６３０に進む。
【００４６】
好ましい実施形態では、ステップ６５２においてロックが依然として設定されない場合、ステップ６０２において上述したようにキャパシタレジスタを初期状態に設定することによりロックを試み、あたかもロックが前に設定されていなかったかのようにロックを再度設定しようと試みる。しかしながら、キャパシタレジスタを初期状態に設定する前に、別の隣接した曲線がサーチされることが可能であることが認識される。
【００４７】
本発明の別の特徴は、カウンタを１個しか使用しないＭによる除算回路を備えたＰＬＬを提供することである。図７は、図２に示されているＮによる除算回路２５０を形成する特定の除算器として従来技術のプログラム可能な除算器７００を示しており、この除算器は多数のカウンタを使用する。この実施形態では、出力周波数はフィードバック信号を得るためにある整数値“Ｍ”で除算され、除算動作は連続した段階に分解される。除算動作は、異なったチャンネルに対する異なった所望の出力周波数の存在に適合するために連続した段階に分解される。とくに、正しい除数は次の式から得られることが知られている：
Ｍ＝ＮＰ＋Ｓ （１）
ここで、Ｐは予め定められた整数値であり、Ｎは別の予め定められた整数値であり、Ｓは整数値の範囲であり、Ｓの最も大きい値がＰの値より小さくなるように定められている。一例において、ＰＬＬが６つのチャンネルを有しているならば、各チャンネルの除数比は、たとえば、各チャンネルに対してそれぞれ２６０、２６１、２６２、２６３、２６４および２６５であることができる。この除算比は、たとえば、２５６＋４＝２６０；２５６＋５＝２６１および以下同様であるようにＮ＊Ｐの積２５６と、４乃至９であるＳの範囲を使用して得られることが可能である。
【００４８】
このような従来技術の回路において、プログラムカウンタ７１０はＰ個のパルスをカウントし、スワローカウンタ７２０はＳ個のパルスをカウントする。二重モジュラスプレスカラー７３０もまた含まれており、それは出力周波数を、スワローカウンタ７２０がオーバーフローするまで（Ｎ＋１）で除算し、プログラムカウンタ７１０がオーバーフローした後にＮで除算する。このアプローチは有効であるが、異なった設計のそれぞれに対して新しいスワローカウンタを構成する必要があり、その異なった設計には、たとえば、異なった数のチャンネル、異なった周波数または類似のものが含まれている可能性がある。本発明では、この欠点が除去されている。本発明は新しい設計として以下に説明するように単一のカウンタを使用するので、特定の構成に対して新しいデコーダがあればよく、他の回路素子は変更されない。さらに、本発明はカウンタを１つしか使用しないので、１個のカウンタおよびデコーダを使用することにより従来技術の回路に存在している容量性負荷の半分が除去される。さらに、チャンネルまたは周波数が異なる等の回路に対して異なったＰＬＬ特性が要求された場合、従来技術の回路ではスワローカウンタが修正される必要が生じ、したがって最大動作速度性能に影響を与える。対照的に、本発明はデコーダの修正だけでよいため、最大動作速度に影響を及ぼさない。
【００４９】
図８Ａに示されているように、本発明では、スワローカウンタではなく、代りにデコーダが使用される。したがって、Ｐ個のパルスをカウントするプログラムカウンタ８１０と、上述したように出力周波数を（Ｎ＋１）または（Ｎ）のいずれかで除算する二重モジュラスプレスカラー８３０と、比較装置または検出器とＳ−Ｒフリップフロップとの組合せのいずれかを使用して構成されていることが好ましいデコーダ８４０とが含まれている。
【００５０】
図８Ｂに示されているように比較装置として構成されたとき、Ｐカウンタ８１０がインクリメントするたびに、その値は現在のＳ値と比較される。Ｐ＞Ｓの場合、比較装置８４２は、高い状態を有する比較装置信号を出力し、それによって二重モジュラスプレスカラー８３０が出力周波数を（Ｎ＋１）で除算する。Ｐ＜Ｓの場合には、比較装置８４２は、低い状態を有する比較装置信号を出力することができ、それによって二重モジュラスプレスカラー８３０が出力周波数を（Ｎ）で除算する。
【００５１】
その代りに、図８Ｃに示されているように検出器およびＳ−Ｒフリップフロップとして構成された場合には、各Ｓ値は検出器８４４によって検出されることができるので、Ｓｎ＝Ｐ（ｎは上記に示された例における４乃至９のようなある範囲である）のときに、高い状態の信号が生成される。パルスは、それが生成されたとき、関連したＳ−Ｒフリップフロップ８４６をリセットさせ、それによって二重モジュラスプレスカラー８３０はその除算を（Ｎ＋１）から（Ｎ）による除算に、あるいはその逆に変更する。
【００５２】
以上、好ましい実施形態を参照として本発明を詳細に説明してきたが、当業者は、添付された請求の範囲に規定されている本発明の技術的範囲内で種々の置換および修正をこの明細書に記載されている例に対して行うことが可能であることを認識するであろう。
【図面の簡単な説明】
【図１Ａ】
ＶＣＯの制御電圧と出力周波数との関係を識別する典型的な特性曲線を示すグラフ。
【図１Ｂ】
範囲を拡張されたＶＣＯにおける同じ制御電圧値に対する異なった出力周波数を表す特性曲線のファミリーを示すグラフ。
【図２】
基準信号に同期されている出力信号を発生するためにＶＣＯを使用する通常のＰＬＬ回路のブロック図。
【図３】
本発明によるロック検出回路のブロック図。
【図４Ａ】
本発明によるロックされていない状態を示す概略図。
【図４Ｂ】
本発明によるロックされた状態を示す概略図。
【図５】
本発明による図１Ｂに示されている曲線のファミリーを得るために使用されるＶＣＯの一部分を示す概略図。
【図６Ａ】
最初におよび前に設定されたロック状態が失われた後、本発明にしたがって最適なロック状態がどのようにして設定され、維持されるかを示すフローチャート。
【図６Ｂ】
最初におよび前に設定されたロック状態が失われた後、本発明にしたがって最適なロック状態がどのようにして設定され、維持されるかを示すフローチャート。
【図６Ｃ】
最初におよび前に設定されたロック状態が失われた後、本発明にしたがって最適なロック状態がどのようにして設定され、維持されるかを示すフローチャート。
【図７】
位相ロックループのフィードバック路において使用される、多数のカウンタを使用する通常のプログラム可能な除算回路のブロック図。
【図８Ａ】
単一のカウンタおよびデコーダを使用する本発明による位相ロックループのフィードバック路において使用されるプログラム可能な除算回路のブロック図。
【図８Ｂ】
単一のカウンタおよびデコーダを使用する本発明による位相ロックループのフィードバック路において使用されるプログラム可能な除算回路のブロック図。
【図８Ｃ】
単一のカウンタおよびデコーダを使用する本発明による位相ロックループのフィードバック路において使用されるプログラム可能な除算回路のブロック図。
Claims (31)
- ＵＰおよびＤＮ信号を位相検出器から受取り、
受取られたＵＰおよびＤＮ信号を結合して結合された信号を獲得する第１の動作を行い、
結合された信号を遅延して遅延された結合された信号を獲得し、
結合された信号と遅延された結合された信号とを処理してロック検出信号を獲得する第２の動作を行うステップを含んでいる位相検出器から受取られたＵＰ信号およびＤＮ信号に基づいて出力信号周波数の安定性を示すロック検出信号の発生方法。 - 第１の動作はオア動作であり、第２の動作はアンド動作である請求項１記載の方法。
- 第１および第２の各動作はノアゲートを使用して行われる請求項１記載の方法。
- 第１および第２の各動作はナンドゲートを使用して行われる請求項１記載の方法。
- ロック検出信号を成形し、他の全ての下流回路をトリガーするのに十分な持続期間のロック検出パルスを供給するステップをさらに含んでいる請求項１記載の方法。
- 予め定められたパルス幅より狭い幅を有するパルスは除去される請求項５記載の方法。
- 出力信号の安定性を確保するためにロック状態が存在している期間中に複数のクロック期間をカウントするステップをさらに含んでいる請求項１記載の方法。
- 複数のクロック期間をカウントするステップは、８クロック期間をカウントする請求項７記載の方法。
- ＵＰおよびＤＮ信号を受取る入力部と、
結合された信号を獲得するために受取られたＵＰおよびＤＮ信号を結合する第１の回路と、
遅延された結合された信号を獲得するために結合された信号を処理する遅延段と、
ロック検出信号を獲得するために結合された信号と遅延された結合された信号を処理する第２の回路とを具備している位相検出器から受取られたＵＰ信号およびＤＮ信号に基づいて出力信号周波数の安定性を示すロック検出信号を発生する装置。 - 第１の回路はオア動作を行い、第２の回路はアンド動作を行う請求項９記載の装置。
- 第１および第２の各回路はノアゲートを含んでいる請求項９記載の装置。
- 第１および第２の各回路はナンドゲートを使用して構成されている請求項９記載の装置。
- さらに、ロック検出信号を受取って成形するフリップフロップを含んでいる請求項９記載の装置。
- さらに、ロック状態が存在している期間中に複数のクロック期間をカウントするカウンタを含んでいる請求項１３記載の装置。
- 複数の隣接した領域により規定され、各特性曲線がそれに関連した異なったキャパシタンス値を有している複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる電圧制御発振器を設け、
複数の特性曲線の選択された１つが位相雑音を最小化するように、その選択された１つの特性曲線によりロック状態を設定するステップを含んでいる電圧制御発振器によりロック状態を設定する方法。 - 複数の特性曲線は、異なった曲線間における出力周波数範囲の重複が生じるように選択される請求項１５記載の方法。
- ロック状態を設定するステップはまた、電圧制御発振器が動作する制御電圧を最大化する請求項１６記載の方法。
- ロック状態を設定するステップはまた、電圧制御発振器が動作する制御電圧を最小化する請求項１６記載の方法。
- ロック状態を設定するステップはまた、電圧制御発振器が動作する制御電圧を最大化する請求項１５記載の方法。
- ロック状態を設定するステップはまた、電圧制御発振器が動作する制御電圧を最小化する請求項１５記載の方法。
- 複数の隣接した領域により規定され、各特性曲線がそれに関連した異なったキャパシタンス値を有している複数の隣接した特性曲線の任意の１つの範囲内で動作することのできる範囲が拡張された電圧制御発振器を有するシンセサイザにおいてロック状態を再設定する方法において、
ロック状態が失われたときにシンセサイザが動作していた特定の曲線の表示を維持し、
その特定の曲線に対応した領域で電圧制御発振器を動作させることによりロック状態の再設定を試み、
ロック状態が再設定されなければ、特定の曲線のすぐ隣の第１の曲線に対応した第１の隣接した領域で電圧制御発振器を動作させることによりロック状態を再設定する試みを続行し、
ロック状態が再設定されなければ、特定の曲線のすぐ隣の第２の曲線に対応した第２の領域で電圧制御発振器を動作させることによりロック状態を再設定する試みを続行するステップを含んでいる方法。 - 第１の曲線は所定の制御電圧に対する特定の曲線より高い周波数に対応し、第２の曲線は所定の制御電圧に対する特定の曲線より低い周波数に対応している請求項２１記載の方法。
- 第１の曲線は所定の制御電圧に対する特定の曲線より低い周波数に対応し、第２の曲線は所定の制御電圧に対する特定の曲線より高い周波数に対応している請求項２１記載の方法。
- ロック状態が再設定されない場合には、所定の制御電圧に対して最も高い周波数を有する曲線から所定の制御電圧に対して最も低い周波数を有する曲線まで段階的にサーチすることによって再設定の試みを続行するステップをさらに含んでいる請求項２１記載の方法。
- ロック状態が再設定されない場合には、段階的にサーチするステップの前に、第１および第２の曲線に隣接した第３および第４の各曲線がサーチされる請求項２４記載の方法。
- 各チャンネルが複数の隣接した整数Ｓの１つとして識別可能である複数のチャンネルの１つに各出力周波数がそれぞれ対応する複数の出力周波数を出力することが可能であり、さらに予め定められたプログラムカウンタ値Ｐおよびプレスカラー除算値Ｎを含んでいる除算回路をシンセサイザ内に構成する装置において、
予め定められた状態で初期化されてＰ個のパルスまで整数カウントし、Ｐ個のパルスがカウントされたときに出力パルスを生成し、現在のカウント出力もまた出力するプログラムカウンタと、
プログラムカウンタの連続した現在のカウント出力のそれぞれを受取り、プログラムカウンタが選択されたＳ値以上である整数値を出力したときにデコーダ信号を生成するデコーダと、
シンセサイザ出力を受取り、再スタートの初期化のとき二重モジュラス出力を得るために出力周波数を（Ｎ＋１）で除算し、デコーダ信号が受取られると、次の再スタートの前に二重モジュラス出力を得るために出力周波数を（Ｎ）で除算し、二重モジュラス出力がプログラムカウンタに入力される二重モジュラスプレスカラー回路とを含んでいる装置。 - デコーダは比較装置を含んでいる請求項２６記載の装置。
- デコーダは検出器を含んでいる請求項２６記載の装置。
- デコーダは複数の検出器を含み、各検出器が予め選択されたチャンネルに関連した１つの整数値を検出する請求項２６記載の装置。
- さらに、各検出器に結合されたフリップフロップを含み、各フリップフロップが各検出器の出力の状態を維持する請求項２９記載の装置。
- 単一のカウンタおよび第１のデコーダを使用して第１の除算回路を構成し、
その単一のカウンタおよび第２のデコーダを使用して第２の除算回路を構成するステップを含んでいる異なったチャンネルおよび、または周波数特性をそれぞれ有する第１および第２の除算回路を設計する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/747,778 US6404289B1 (en) | 2000-12-22 | 2000-12-22 | Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider |
| PCT/US2001/048874 WO2002052728A2 (en) | 2000-12-22 | 2001-12-17 | Synthesizer with lock detector, lock algorithm, extended range vco, and a simplified dual modulus divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004531107A true JP2004531107A (ja) | 2004-10-07 |
Family
ID=25006593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002553309A Pending JP2004531107A (ja) | 2000-12-22 | 2001-12-17 | ロック検出器、ロックアルゴリズム、拡張された範囲のｖｃｏおよび簡単化された二重モジュラス除算器を備えたシンセサイザ |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US6404289B1 (ja) |
| EP (3) | EP2757692B1 (ja) |
| JP (1) | JP2004531107A (ja) |
| AU (1) | AU2002230977A1 (ja) |
| TW (1) | TW566003B (ja) |
| WO (1) | WO2002052728A2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710622B1 (en) * | 2002-04-12 | 2004-03-23 | National Semiconductor Corp | Programmable digital one-shot |
| EP1460762B1 (en) * | 2003-03-18 | 2008-11-05 | Texas Instruments Incorporated | High-speed, accurate trimming for electronically trimmed VCO |
| US7064617B2 (en) * | 2003-05-02 | 2006-06-20 | Silicon Laboratories Inc. | Method and apparatus for temperature compensation |
| US7295077B2 (en) * | 2003-05-02 | 2007-11-13 | Silicon Laboratories Inc. | Multi-frequency clock synthesizer |
| US20050068118A1 (en) * | 2003-09-30 | 2005-03-31 | Silicon Laboratories, Inc. | Reconfigurable terminal |
| US7288998B2 (en) * | 2003-05-02 | 2007-10-30 | Silicon Laboratories Inc. | Voltage controlled clock synthesizer |
| US7187241B2 (en) * | 2003-05-02 | 2007-03-06 | Silicon Laboratories Inc. | Calibration of oscillator devices |
| US7436227B2 (en) * | 2003-05-02 | 2008-10-14 | Silicon Laboratories Inc. | Dual loop architecture useful for a programmable clock source and clock multiplier applications |
| US6927637B1 (en) * | 2003-06-21 | 2005-08-09 | Skyworks Solutions, Inc. | Efficient tuning circuit for on-chip voltage controlled oscillator and method |
| US6958635B2 (en) * | 2003-10-14 | 2005-10-25 | Qualcomm Incorporated | Low-power direct digital synthesizer with analog interpolation |
| DE60318129T2 (de) * | 2003-10-23 | 2008-11-27 | Telefonaktiebolaget Lm Ericsson (Publ) | Mehrband-pll-anordnung und verfahren zur steuerung einer solchen anordnung |
| US7508898B2 (en) * | 2004-02-10 | 2009-03-24 | Bitwave Semiconductor, Inc. | Programmable radio transceiver |
| US7030711B2 (en) * | 2004-02-10 | 2006-04-18 | Agilent Technologies, Inc. | Centering a multi-band voltage controlled oscillator |
| TWI373925B (en) * | 2004-02-10 | 2012-10-01 | Tridev Res L L C | Tunable resonant circuit, tunable voltage controlled oscillator circuit, tunable low noise amplifier circuit and method of tuning a resonant circuit |
| US20050186920A1 (en) * | 2004-02-19 | 2005-08-25 | Texas Instruments Incorporated | Apparatus for and method of noise suppression and dithering to improve resolution quality in a digital RF processor |
| US7068110B2 (en) * | 2004-06-28 | 2006-06-27 | Silicon Laboratories Inc. | Phase error cancellation |
| KR100630342B1 (ko) * | 2004-07-27 | 2006-09-29 | 삼성전자주식회사 | 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법 |
| TWI241069B (en) * | 2004-11-12 | 2005-10-01 | Ind Tech Res Inst | Automatically calibrated frequency-synthesis apparatus |
| TWI303927B (en) | 2004-11-15 | 2008-12-01 | Via Tech Inc | Phase lock loop and control method thereof |
| WO2006109244A1 (en) * | 2005-04-13 | 2006-10-19 | Nxp B.V. | Lock detector circuit and lock detection method |
| US7164322B1 (en) | 2005-07-21 | 2007-01-16 | Agilent Technologies, Inc. | Establishing a tuning signal window for use in centering a multi-band voltage controlled oscillator |
| US7388789B2 (en) | 2005-08-31 | 2008-06-17 | Micron Technology | NAND memory device and programming methods |
| KR100734556B1 (ko) | 2006-05-24 | 2007-07-24 | 광운대학교 산학협력단 | 마이크로파 광대역 능동 주파수 분주기 |
| US7672645B2 (en) | 2006-06-15 | 2010-03-02 | Bitwave Semiconductor, Inc. | Programmable transmitter architecture for non-constant and constant envelope modulation |
| US20080007365A1 (en) * | 2006-06-15 | 2008-01-10 | Jeff Venuti | Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer |
| US20080111642A1 (en) * | 2006-11-09 | 2008-05-15 | Jose Bohorquez | Apparatus and methods for vco linearization |
| US20080284526A1 (en) * | 2007-05-15 | 2008-11-20 | Joseph Hughes | Tuning circuit and method |
| US7728676B2 (en) * | 2007-09-17 | 2010-06-01 | Atheros Communications, Inc. | Voltage-controlled oscillator with control range limiter |
| US7728631B2 (en) * | 2008-05-15 | 2010-06-01 | Atheros Communications, Inc. | Phase frequency detector with pulse width control circuitry |
| GB0915946D0 (en) | 2009-09-11 | 2009-10-28 | Univ St Andrews | Metal-catalysed carbonylation of unsaturated compounds |
| US8237510B2 (en) | 2010-08-18 | 2012-08-07 | International Business Machines Corporation | Implementing phase locked loop (PLL) with enhanced locking capability with a wide range dynamic reference clock |
| JP2019512189A (ja) * | 2016-03-03 | 2019-05-09 | クアルコム，インコーポレイテッド | ロバストな位相ロックループ設計のための方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3959737A (en) * | 1974-11-18 | 1976-05-25 | Engelmann Microwave Co. | Frequency synthesizer having fractional frequency divider in phase-locked loop |
| US4184068A (en) * | 1977-11-14 | 1980-01-15 | Harris Corporation | Full binary programmed frequency divider |
| US4316151A (en) * | 1980-02-13 | 1982-02-16 | Motorola, Inc. | Phase locked loop frequency synthesizer using multiple dual modulus prescalers |
| US4403342A (en) * | 1981-04-06 | 1983-09-06 | Motorola, Inc. | Zone switching system for a frequency synthesized transceiver |
| JPS5860831A (ja) * | 1981-10-07 | 1983-04-11 | Fujitsu Ltd | アンロツク検出回路 |
| US4473805A (en) * | 1981-12-14 | 1984-09-25 | Rca Corporation | Phase lock loss detector |
| GB2120478B (en) * | 1982-04-22 | 1985-10-16 | Standard Telephones Cables Ltd | Voltage controlled oscillator |
| JP2718664B2 (ja) * | 1986-05-23 | 1998-02-25 | 株式会社日立製作所 | 位相同期検出回路 |
| US5126690A (en) | 1991-08-08 | 1992-06-30 | International Business Machines Corporation | Phase locked loop lock detector including loss of lock and gain of lock detectors |
| US5420545A (en) * | 1993-03-10 | 1995-05-30 | National Semiconductor Corporation | Phase lock loop with selectable frequency switching time |
| JP3388527B2 (ja) * | 1995-03-06 | 2003-03-24 | 日本電信電話株式会社 | 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ |
| US5648744A (en) * | 1995-12-22 | 1997-07-15 | Microtune, Inc. | System and method for voltage controlled oscillator automatic band selection |
| US5942949A (en) * | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
| US5969576A (en) | 1997-12-22 | 1999-10-19 | Philips Electronics North America Corporation | Phase locked loop lock condition detector |
| US6327463B1 (en) * | 1998-05-29 | 2001-12-04 | Silicon Laboratories, Inc. | Method and apparatus for generating a variable capacitance for synthesizing high-frequency signals for wireless communications |
| US6426680B1 (en) * | 1999-05-26 | 2002-07-30 | Broadcom Corporation | System and method for narrow band PLL tuning |
| US6211745B1 (en) * | 1999-05-03 | 2001-04-03 | Silicon Wave, Inc. | Method and apparatus for digitally controlling the capacitance of an integrated circuit device using mos-field effect transistors |
| KR100329590B1 (ko) * | 2000-05-25 | 2002-03-21 | 대표이사 서승모 | 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러 |
-
2000
- 2000-12-22 US US09/747,778 patent/US6404289B1/en not_active Expired - Lifetime
-
2001
- 2001-12-17 EP EP14165271.9A patent/EP2757692B1/en not_active Expired - Lifetime
- 2001-12-17 TW TW090131278A patent/TW566003B/zh not_active IP Right Cessation
- 2001-12-17 AU AU2002230977A patent/AU2002230977A1/en not_active Abandoned
- 2001-12-17 JP JP2002553309A patent/JP2004531107A/ja active Pending
- 2001-12-17 EP EP01991237A patent/EP1386399A2/en not_active Withdrawn
- 2001-12-17 WO PCT/US2001/048874 patent/WO2002052728A2/en active Application Filing
- 2001-12-17 EP EP14165273.5A patent/EP2757693A3/en not_active Withdrawn
-
2002
- 2002-03-13 US US10/099,229 patent/US6570453B2/en not_active Expired - Lifetime
- 2002-03-13 US US10/099,208 patent/US6731176B2/en not_active Expired - Lifetime
-
2004
- 2004-05-04 US US10/839,779 patent/US20050007202A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020101288A1 (en) | 2002-08-01 |
| US20020089383A1 (en) | 2002-07-11 |
| EP2757692A3 (en) | 2015-07-29 |
| EP2757692A2 (en) | 2014-07-23 |
| EP2757693A3 (en) | 2015-07-29 |
| WO2002052728A3 (en) | 2003-11-20 |
| US6404289B1 (en) | 2002-06-11 |
| US6731176B2 (en) | 2004-05-04 |
| EP2757693A2 (en) | 2014-07-23 |
| WO2002052728A2 (en) | 2002-07-04 |
| TW566003B (en) | 2003-12-11 |
| US6570453B2 (en) | 2003-05-27 |
| US20020079972A1 (en) | 2002-06-27 |
| EP1386399A2 (en) | 2004-02-04 |
| AU2002230977A1 (en) | 2002-07-08 |
| EP2757692B1 (en) | 2016-10-12 |
| US20050007202A1 (en) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004531107A (ja) | ロック検出器、ロックアルゴリズム、拡張された範囲のｖｃｏおよび簡単化された二重モジュラス除算器を備えたシンセサイザ | |
| US8050376B2 (en) | All digital phase-locked loop with widely locked frequency | |
| US20050162199A1 (en) | PLL lock detection circuit using edge detection and a state machine | |
| JPH11163720A (ja) | Ｐｌｌ回路 | |
| US6005425A (en) | PLL using pulse width detection for frequency and phase error correction | |
| US8354862B2 (en) | Phase-lock assistant circuitry | |
| JP2004260387A (ja) | Ｐｌｌ周波数シンセサイザ及びその発振周波数選択方法 | |
| US9374038B2 (en) | Phase frequency detector circuit | |
| US6744838B1 (en) | PLL lock detector | |
| US6833763B2 (en) | CDR lock detector with hysteresis | |
| JP2917892B2 (ja) | 半導体集積回路 | |
| US20020167347A1 (en) | Phase-locked loop circuit | |
| KR20070055011A (ko) | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 | |
| US7659785B2 (en) | Voltage controlled oscillator and PLL having the same | |
| EP1538451B1 (en) | Phase -locked loop with a programmable frequency detector | |
| JP2003087117A (ja) | Ｐｌｌ回路 | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| JP3006540B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| US6559725B1 (en) | Phase noise reduction system for frequency synthesizer and method thereof | |
| JP2001211070A (ja) | Ｐｌｌ回路 | |
| JPH0391320A (ja) | Ｐｌｌシンセサイザ装置 | |
| JPH06224751A (ja) | Ｐｌｌ回路 | |
| JP2000278127A (ja) | 位相同期ループ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090511 |