JP2001211070A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 周波数制御のノイズによる不安定な動作や誤
動作を低減する。 【解決手段】 位相周波数比較回路２０Ｂは、出力側か
らフィードバックされる信号及び基準信号の間の位相差
を比較し、これら信号の位相の差に応じた数のカウント
アップパルス信号あるいはカウントダウンパルス信号を
出力する。周波数制御アップ・ダウン・カウンタ３０Ａ
は、前記カウントアップパルス信号の発生時にはカウン
トアップし前記カウントダウンパルス信号の発生時には
カウントダウンする。デジタル回路部分の拡大により、
ノイズの影響が低減される。又、電流制御発振回路３７
は、電流の大きさににより発振する周波数が制御され、
この面でもノイズの影響が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、当該ＰＬＬ回路の
出力側からフィードバックされる信号、及び基準信号と
の間の位相差を位相周波数比較回路で比較し、該比較結
果に基づいて、出力するクロック信号の周波数が目標周
波数になるように制御するようにしたＰＬＬ回路に係
り、特に、周波数制御のノイズによる不安定な動作や誤
動作を低減し、ノイズ耐性を向上することができるＰＬ
Ｌ回路に関する。

【０００２】

【従来の技術】まず、基本的なＰＬＬ回路の構成と、そ
の動作及び用途について説明する。

【０００３】図１は、従来からの基本的なＰＬＬ回路の
構成を示すブロック図である。

【０００４】図示されるようにＰＬＬ回路は通常、位相
周波数比較回路（ＰＦＤ：Phase＆Frequency Detecto
r）２０Ａと、チャージ・ポンプ回路（ＣＰ：Charge P
ump）２２と、ループ・フィルタ回路（ＬＦ：Loop Fil
ter）２４と、電圧制御発振回路（ＶＣＯ：Voltage Co
ntrolled Oscillator）２６と、分周回路（ＤＩＶ：Di
vider）４０とにより構成される。

【０００５】まず位相周波数比較回路２０Ａは、当該Ｐ
ＬＬ回路の出力側のクロック信号ＯＵＴＣＬＫからフィ
ードバックされるクロック信号ＦＢＣＬＫ、及び基準ク
ロック信号ＲＥＦＣＬＫとの間の位相差を位相周波数比
較回路で比較し、比較結果の信号を出力する。出力する
該信号は、クロック信号ＦＢＣＬＫの位相が、基準クロ
ック信号ＲＥＦＣＬＫの位相に対して、進んでいるか、
あるいは遅れているかという比較結果のみならず、通常
は、どの程度進んでいるか、あるいはどの程度遅れてい
るかを示す信号である。

【０００６】チャージ・ポンプ回路２２は、位相周波数
比較回路２０Ａが出力する上述の信号に応じてループ・
フィルタ回路２４内の容量に対して電荷を充放電してい
る回路を有している。そうして、蓄えられている電荷に
比例する電圧を出力する。具体的には、位相周波数比較
回路２０Ａから入力する信号に応じ該チャージ・ポンプ
回路２２は、クロック信号ＦＢＣＬＫの位相が基準クロ
ック信号ＲＥＦＣＬＫの位相に対して進んでいる場合に
は上述のように蓄えられている電荷を減少させ、あるい
は遅れている場合には蓄えられている電荷を増加する。
又、通常は、どの程度進んでいるか、あるいはどの程度
遅れているかにより、このように電荷を減少したり増加
する程度が加減される。

【０００７】ループ・フィルタ回路２４には通常、容量
や抵抗によって構成する低域フィルタが用いられ、基本
的に低域フィルタ（ローパス・フィルタ）として動作す
る。これにより、外来ノイズなどの悪影響を低減する。

【０００８】電圧制御発振回路２６は、ループ・フィル
タ回路２４を経て入力されるチャージ・ポンプ回路２２
が出力する信号に応じた周波数のクロック信号を発振す
る。

【０００９】分周回路４０は、クロック信号ＯＵＴＣＬ
Ｋの周波数を分周し、クロック信号ＦＢＣＬＫを生成す
る。即ち、クロック信号ＯＵＴＣＬＫの周波数をＦ１と
し、クロック信号ＦＢＣＬＫの周波数をＦ２とすると、
分周回路４０が所定自然数Ｎの分周比とする。すると、
｛Ｆ２＝（Ｆ１／Ｎ）｝となるクロック信号ＦＢＣＬＫ
が生成される。

【００１０】以上のような構成のＰＬＬ回路において、
その動作を説明する。

【００１１】ＰＬＬ回路に電源が投入されたり、あるい
は図示されない動作開始を指示する信号が入力される
と、ＰＬＬ回路は動作を開始する。すると、電圧制御発
振回路２６は自走発振し始め、クロック信号ＯＵＴＣＬ
Ｋを出力する。

【００１２】該クロック信号ＯＵＴＣＬＫは、分周回路
４０を通り前述のように｛Ｆ２＝（Ｆ１／Ｎ）｝で分周
され、クロック信号ＦＢＣＬＫとなって位相周波数比較
回路２０Ａに入力される。該クロック信号ＦＢＣＬＫは
位相周波数比較回路２０Ａにおいて基準となるクロック
信号ＲＥＦＣＬＫとの間の位相差が比較される。

【００１３】クロック信号ＦＢＣＬＫの位相が基準クロ
ック信号ＲＥＦＣＬＫの位相に対して遅れている場合に
は、該位相周波数比較回路２０Ａが出力する比較結果の
信号に応じて、チャージ・ポンプ回路２２が出力する信
号の電圧が上がる。すると、該電圧制御発振回路２６が
発振するクロック信号ＯＵＴＣＬＫの周波数が高くされ
る。即ち、クロック信号ＦＢＣＬＫの位相が基準クロッ
ク信号ＲＥＦＣＬＫの位相に一致するように、該電圧制
御発振回路２６が発振するクロック信号ＯＵＴＣＬＫの
周波数が上げられ、該クロック信号ＯＵＴＣＬＫの位相
が進められる。

【００１４】あるいは、クロック信号ＦＢＣＬＫの位相
が基準クロック信号ＲＥＦＣＬＫの位相に対して進んで
いる場合には、位相周波数比較回路２０Ａが出力する比
較結果の信号に応じて、チャージ・ポンプ回路２２が出
力する信号の電圧が下がる。すると、該電圧制御発振回
路２６が発振するクロック信号ＯＵＴＣＬＫの周波数が
低くされる。即ち、クロック信号ＦＢＣＬＫの位相が基
準クロック信号ＲＥＦＣＬＫの位相に一致するように、
該電圧制御発振回路２６が発振するクロック信号ＯＵＴ
ＣＬＫの周波数が下げられ、該クロック信号ＯＵＴＣＬ
Ｋの位相が遅延される。

【００１５】以上のような構成及び動作のＰＬＬ回路
は、最近では、デジタル回路中で利用されるクロック信
号を逓倍する回路として用いられている場合が多い。例
えば、高性能なマイクロプロセッサでは、その内部のク
ロック信号の周波数を、外部のクロック信号に比べて数
倍に高めて、その処理速度が向上されている。

【００１６】このように高性能なマイクロプロセッサな
どの内部のクロック信号を外部のクロック信号から生成
する場合、前述したようなＰＬＬ回路が利用されてい
る。これによって、分周回路４０の分周比Ｎの倍数だ
け、内部のクロック信号の周波数を、外部のクロック信
号に対して高めることができる。

【００１７】

【発明が解決しようとする課題】図１において、チャー
ジ・ポンプ回路２２の出力から電圧制御発振回路２６の
入力までは、クロック信号ＯＵＴＣＬＫの周波数制御に
影響を与える重要な信号がすべてアナログ信号である。
このため、これらの信号の電圧にノイズが乗ると、不安
定な動作になったり、誤動作を生じるおそれがある。
又、出力するクロック信号ＯＵＴＣＬＫのジッタ増大の
原因になる。

【００１８】ループ・フィルタ回路２４には通常、容量
や抵抗によって構成する低域フィルタが用いられてい
る。従って、そのカットオフ周波数以上の周波数成分の
ノイズは、該ループ・フィルタ回路２４によって除去す
ることができる。しかしながら、カットオフ周波数以下
の周波数成分のノイズは除去できず、又ループ・フィル
タ回路２４以降で侵入するノイズは除去できない。除去
できる周波数成分を増加するべくカットオフ周波数を低
くすると、ＰＬＬ回路が動作を開始してからクロック信
号ＯＵＴＣＬＫが目標の周波数になるまでの時間が延長
するなど、周波数制御の応答性が低下するという問題が
ある。

【００１９】特開平１１−６８５６２で開示されている
技術では、このような問題を抑えるために、チャージ・
ポンプ回路２２に相当する回路部分の出力まで、デジタ
ル回路で構成するようにしている。しかしながら、チャ
ージ・ポンプ回路２２に相当する回路部分の出力以降
は、この技術においても未だアナログ回路が採用されて
いる。従って、このチャージ・ポンプ回路２２の出力か
ら電圧制御発振回路２６の入力までの区間のいずれかの
箇所でノイズが侵入すると、クロック信号ＯＵＴＣＬＫ
の周波数が不安定になるという問題がある。例えば、出
力するクロック信号ＯＵＴＣＬＫのジッタ増大の原因に
なる。特に、図１において符号Ａで示す、ループ・フィ
ルタ回路２４の出力から電圧制御発振回路２６の入力ま
での区間では、ループ・フィルタ回路２４の後段であ
り、ノイズが侵入すると該ループ・フィルタ回路２４に
よるノイズ除去も期待することができない。

【００２０】本発明は、前記従来の問題点を解決するべ
くなされたもので、周波数制御のノイズによる不安定な
動作や誤動作を低減し、ノイズ耐性を向上することがで
きるＰＬＬ回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明は、当該ＰＬＬ回
路の出力側からフィードバックされる信号、及び基準信
号との間の位相差を位相周波数比較回路で比較し、該比
較結果に基づいて、出力するクロック信号の周波数が目
標周波数になるように制御するようにしたＰＬＬ回路に
おいて、出力側からフィードバックされる信号及び基準
信号の間の位相差を比較し、これら信号の位相の差に応
じた数のカウントアップパルス信号あるいはカウントダ
ウンパルス信号を出力する位相周波数比較回路と、前記
カウントアップパルス信号の発生時にはカウントアップ
し前記カウントダウンパルス信号の発生時にはカウント
ダウンする周波数制御アップ・ダウン・カウンタと、該
アップ・ダウン・カウンタのカウント値に応じた大きさ
の電流の周波数制御用信号を出力する電流源回路と、前
記周波数制御用信号の電流の大きさに応じた周波数のク
ロック信号を発振する電流制御発振回路とを備えるよう
にしたことことにより、前記課題を解決したものであ
る。

【００２２】又、前記ＰＬＬ回路において、所定のプリ
セット値を記憶するためのカウント値レジスタ・メモリ
を備えるようにすると共に、前記アップ・ダウン・カウ
ンタのカウント値を、プリセット値として前記周波数制
御アップ・ダウン・カウンタに設定できるようにしたこ
とにより、ＰＬＬ回路の動作開始後からその出力するク
ロック信号が目標周波数になるまでに要する時間を短縮
することができる。

【００２３】更に、前記ＰＬＬ回路において、前記アッ
プ・ダウン・カウンタのカウント値を、前記カウント値
レジスタ・メモリに読み込めるようにしたことにより、
ＰＬＬ回路の動作開始後からその出力するクロック信号
が目標周波数になるまでに要する時間を、更に短縮する
ことができる。

【００２４】以下、本発明の作用について、簡単に説明
する。

【００２５】本発明においては、出力側からフィードバ
ックされる信号及び基準信号の間の位相差を比較し、こ
れら信号の位相の差に応じた数のカウントアップパルス
信号あるいはカウントダウンパルス信号を出力する位相
周波数比較回路を備える。又、前記カウントアップパル
ス信号の発生時にはカウントアップし前記カウントダウ
ンパルス信号の発生時にはカウントダウンする周波数制
御アップ・ダウン・カウンタ備える。

【００２６】このため、ＰＬＬ回路の回路構成の多くの
部分をデジタル回路で構成することができる。従って、
周波数制御のノイズによる不安定な動作や誤動作を低減
し、ノイズ耐性を向上することができる。

【００２７】又、本発明においては、アップ・ダウン・
カウンタのカウント値に応じた大きさの電流の周波数制
御用信号を出力する電流源回路を備える。又、前記周波
数制御用信号の電流の大きさに応じた周波数のクロック
信号を発振する電流制御発振回路とを備える。

【００２８】このため、出力するクロック信号を発生す
る発振回路に対する周波数の制御は、電流の大小によっ
てなされる。従って、従来ＶＣＯを用いて、電圧の大小
によって周波数を制御していた場合に比較し、ノイズの
影響を低減することができる。

【００２９】このように本発明によれば、周波数制御の
ノイズによる不安定な動作や誤動作を低減し、ノイズ耐
性を向上することができる。

【００３０】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３１】図２は、本発明が適用された第１実施形態
のＰＬＬ回路の構成を示すブロック図である。

【００３２】本実施形態は図示されるように、位相周波
数比較回路２０Ｂと、周波数制御アップ・ダウン・カウ
ンタ３０Ａと、電流源回路３５と、電流制御発振回路
（ＣＣＯ：Current Controlled Oscillator）３７
と、分周回路４０とにより構成される。このような構成
において、分周回路４０については、前述の図１のもの
と同一である。

【００３３】まず位相周波数比較回路２０Ｂは、当該Ｐ
ＬＬ回路の出力側のクロック信号ＯＵＴＣＬＫからフィ
ードバックされるクロック信号ＦＢＣＬＫを、基準クロ
ック信号ＲＥＦＣＬＫと位相について比較し、比較結果
のカウントアップパルス信号ＵＰ及びカウントダウンパ
ルス信号ＤＮを出力する。カウントアップパルス信号Ｕ
Ｐは、クロック信号ＦＢＣＬＫの位相が、基準クロック
信号ＲＥＦＣＬＫの位相に対して遅れている場合には、
遅れている度合いに応じた数のパルスの信号となる。カ
ウントダウンパルス信号ＤＮは、クロック信号ＦＢＣＬ
Ｋの位相が、基準クロック信号ＲＥＦＣＬＫの位相に対
して進んでいる場合には、進んでいる度合いに応じた数
のパルスの信号となる。

【００３４】周波数制御アップ・ダウン・カウンタ３０
Ａは、Ｎビット構成のいわゆるバイナリカウンタである
内部カウンタを有しており、上述の位相周波数比較回路
２０Ｂが出力するカウントアップパルス信号ＵＰ及びカ
ウントダウンパルス信号ＤＮのパルス数を累積カウント
する。

【００３５】即ち、該周波数制御アップ・ダウン・カウ
ンタ３０Ａは、カウントアップパルス信号ＵＰによりパ
ルスが入力される毎に、周波数制御アップ・ダウン・カ
ウンタ３０Ａは前述の内部カウンタに保持しているカウ
ント値を逐次インクリメント（その値を“１”だけ増
加）する。あるいは、該周波数制御アップ・ダウン・カ
ウンタ３０Ａは、カウントダウンパルス信号ＤＮにより
パルスが入力される毎に、周波数制御アップ・ダウン・
カウンタ３０Ａは内部カウンタに保持している保持して
いるカウント値を逐次デクリメント（その値を“１”だ
け減少）する。このようにして周波数制御アップ・ダウ
ン・カウンタ３０Ａには、漸次、カウント値をインクリ
メントあるいはデクリメントして、パルス数を累積す
る。そうして該カウント値は、周波数制御アップ・ダウ
ン・カウンタ３０Ａの内部カウンタと同一ビット数のＮ
本の信号線により、次段の電流源回路３５に出力され
る。

【００３６】なお、本実施形態においては、クロック信
号ＦＢＣＬＫの位相が、基準クロック信号ＲＥＦＣＬＫ
の位相に対して遅れている場合には、遅れている度合い
に応じた数のパルスのカウントアップパルス信号ＵＰか
出力され、周波数制御アップ・ダウン・カウンタ３０Ａ
においてカウント値がカウントアップされる。あるい
は、クロック信号ＦＢＣＬＫの位相が、基準クロック信
号ＲＥＦＣＬＫの位相に対して進んでいる場合には、進
んでいる度合いに応じた数のパルスのカウントダウンパ
ルス信号ＤＮが出力され、周波数制御アップ・ダウン・
カウンタ３０Ａにおいてカウント値がカウントダウンさ
れる。

【００３７】しかしながら本発明はこのようなものに限
定されるものではない。即ち、クロック信号ＦＢＣＬＫ
の位相が、基準クロック信号ＲＥＦＣＬＫの位相に対し
て遅れている場合には、遅れている度合いに応じた数の
パルスのカウントダウンパルス信号ＤＮか出力され、周
波数制御アップ・ダウン・カウンタ３０Ａにおいてカウ
ント値をカウントダウンする。あるいは、クロック信号
ＦＢＣＬＫの位相が、基準クロック信号ＲＥＦＣＬＫの
位相に対して進んでいる場合には、進んでいる度合いに
応じた数のパルスのカウントアップパルス信号ＵＰが出
力され、周波数制御アップ・ダウン・カウンタ３０Ａに
おいてカウント値をカウントアップするというようなも
のであってもよい。

【００３８】電流源回路３５は、周波数制御アップ・ダ
ウン・カウンタ３０Ａから入力されたカウント値に応じ
た大きさの電流の周波数制御用信号を、電流制御発振回
路３７に対して出力する。即ち、カウント値に比例し、
カウント値が大きくなるほど、電流が大きくなる周波数
制御用信号を出力する。

【００３９】なお、本発明においては電流源回路３５に
おける、入力されたカウント値と、出力する電流の大き
さとの対応関係を具体的に限定するものではない。例え
ば、カウント値が大きくなるほど、電流が小さくなる周
波数制御用信号を出力してもよい。又、このカウント値
と電流の大きさとの関係は、比例関係以外にも、反比例
関係や、指数関数関係、対数関数関係、その他の関数や
対応表により表わされる対応関係であってもよい。

【００４０】次に、電流制御発振回路３７は、周波数制
御用信号の電流の大きさに応じた周波数のクロック信号
を発振する。即ち、カウント値に比例し、カウント値が
大きくなるほど、周波数が高くなるクロック信号ＯＵＴ
ＣＬＫを出力する。

【００４１】なお、本発明においては電流制御発振回路
３７における、入力された周波数制御用信号の電流の大
きさと、出力するクロック信号ＯＵＴＣＬＫの周波数と
の対応関係を具体的に限定するものではない。例えば、
電流が大きくなるほど、クロック信号ＯＵＴＣＬＫの周
波数が低くなるようにしてもよい。又、この電流と周波
数との関係は、比例関係以外にも、反比例関係や、指数
関数関係、対数関数関係、その他の関数や対応表により
表わされる対応関係であってもよい。

【００４２】なお、クロック信号ＦＢＣＬＫの位相が、
基準クロック信号ＲＥＦＣＬＫの位相に対して遅れてい
る場合に周波数制御アップ・ダウン・カウンタ３０Ａを
カウントアップするかカウントダウンするか、又進んで
いる場合にカウントダウンするかカウントアップするか
について、どのように動作するように回路を構成する
か。電流源回路３５における入力されたカウント値と、
出力する電流の大きさとの対応関係。電流制御発振回路
３７における、入力された周波数制御用信号の電流の大
きさと、出力するクロック信号ＯＵＴＣＬＫの周波数と
の対応関係。これらの構成や対応関係の組合せについて
は、全体として、クロック信号ＯＵＴＣＬＫの周波数制
御において、ネガティブ・フィードバック制御（負帰還
制御）が正しく行われるようにすればよく、具体的に限
定されるものではない。

【００４３】次に、分周回路４０は、クロック信号ＯＵ
ＴＣＬＫの周波数を分周し、クロック信号ＦＢＣＬＫを
生成する。即ち、クロック信号ＯＵＴＣＬＫの周波数を
Ｆ１とし、クロック信号ＦＢＣＬＫの周波数をＦ２とす
ると、分周回路４０が所定自然数Ｎの分周比とする。す
ると、｛Ｆ２＝（Ｆ１／Ｎ）｝となるクロック信号ＦＢ
ＣＬＫが生成される。

【００４４】以上のような構成のＰＬＬ回路において、
その動作を説明する。

【００４５】ＰＬＬ回路に電源が投入されたり、あるい
は図示されない動作開始を指示する信号が入力される
と、ＰＬＬ回路は動作を開始する。すると、電流制御発
振回路３７は自走発振し始め、クロック信号ＯＵＴＣＬ
Ｋを出力する。

【００４６】該クロック信号ＯＵＴＣＬＫは、分周回路
４０を通り前述のように｛Ｆ２＝（Ｆ１／Ｎ）｝で分周
され、クロック信号ＦＢＣＬＫとなって位相周波数比較
回路２０Ｂに入力される。該クロック信号ＦＢＣＬＫは
位相周波数比較回路２０Ｂにおいて基準となるクロック
信号ＲＥＦＣＬＫと位相及び周波数が比較される。

【００４７】クロック信号ＦＢＣＬＫの位相が基準クロ
ック信号ＲＥＦＣＬＫの位相に対して遅れている場合に
は、該位相周波数比較回路２０Ｂが出力する比較結果の
信号に応じて、周波数制御アップ・ダウン・カウンタ３
０Ａが出力するＮビットのカウント値が大きくなる。す
ると、電流制御発振回路３７が発振するクロック信号Ｏ
ＵＴＣＬＫの周波数が高くされる。即ち、クロック信号
ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫの位
相に一致するように、該電流制御発振回路３７が発振す
るクロック信号ＯＵＴＣＬＫの周波数が上げられ、該ク
ロック信号ＯＵＴＣＬＫの位相が進められる。

【００４８】あるいは、クロック信号ＦＢＣＬＫの位相
が基準クロック信号ＲＥＦＣＬＫの位相に対して進んで
場合には、位相周波数比較回路２０Ｂが出力する比較結
果の信号に応じて、周波数制御アップ・ダウン・カウン
タ３０Ａが出力するＮビットのカウント値が小さくな
る。すると、電流制御発振回路３７が発振するクロック
信号ＯＵＴＣＬＫの周波数が低くされる。即ち、クロッ
ク信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬ
Ｋの位相に一致するように、該電流制御発振回路３７が
発振するクロック信号ＯＵＴＣＬＫの周波数が下げら
れ、該クロック信号ＯＵＴＣＬＫの位相が遅延される。

【００４９】以上のように本実施形態においては、ま
ず、図１を用いて前述したような従来例と同様の機能を
もつＰＬＬ回路を提供することができる。

【００５０】更に、本実施形態においては、位相周波数
比較回路２０Ｂから電流源回路３５までの周波数制御に
係る部分をデジタル化することができ、周波数制御のノ
イズによる不安定な動作や誤動作を低減し、ノイズ耐性
を向上することができる。例えば、クロック信号ＯＵＴ
ＣＬＫが目標周波数に到達した場合、この時点での周波
数を制御する信号の状態は、周波数制御アップ・ダウン
・カウンタ３０Ａにおいてカウンタのデジタルの数値と
して保持される。従って、ノイズなどによる影響、又ル
ープ・フィルタ回路からの電荷のリークなどの影響が極
めて少ない。

【００５１】特に、低周波数入力クロック信号を高逓倍
する場合など、位相周波数比較回路２０Ｂにおける比較
回数が少ない場合には、このような効果が顕著に現われ
る。

【００５２】更に電流源回路３５の後段の電流制御発振
回路３７の入力までについても、周波数を電流の大小に
て制御しているので、この面でも、図１の従来例のごと
く周波数を電圧の大小にて制御するものに比べて、周波
数制御のノイズによる不安定な動作や誤動作を低減し、
ノイズ耐性を向上することができる。

【００５３】図３は、本発明が適用された第２実施形態
のＰＬＬ回路の構成を示すブロック図である。

【００５４】本実施形態においては、前述の第１実施形
態の構成に、更にカウント値レジスタ・メモリ３３を備
える。又、本実施形態においては、第１実施形態の周波
数制御アップ・ダウン・カウンタ３０Ａに対していくつ
かの機能が追加されている。

【００５５】即ち、その内部カウンタが保持するカウン
ト値を上記のカウント値レジスタ・メモリ３３で保持し
ている値を受け、その内部カウンタに書き込む機能が周
波数制御アップ・ダウン・カウンタ３０Ａに追加され、
本第２実施形態においては周波数制御アップ・ダウン・
カウンタ３０Ｂとされている。又、場合によっては該周
波数制御アップ・ダウン・カウンタ３０Ｂにおいて、更
に、その内部カウンタの値を上記のカウント値レジスタ
・メモリ３３に出力し、該カウント値レジスタ・メモリ
３３に書き込み、該カウント値レジスタ・メモリ３３に
保持させる機能を備えるようにしてもよい。

【００５６】又、カウント値レジスタ・メモリ３３は、
不揮発性メモリである場合には、周波数制御アップ・ダ
ウン・カウンタ３０Ｂから受け取った、該周波数制御ア
ップ・ダウン・カウンタ３０Ｂの内部カウンタの値を、
外部電源の遮断の有無にかかわらず保持することができ
る。

【００５７】本実施形態における、まず第１動作例は、
該カウント値レジスタ・メモリ３３には、予め、クロッ
ク信号ＯＵＴＣＬＫが目標周波数に到達し安定状態にな
るであろうと予測される値を書き込んでおく。そうし
て、電源投入後などＰＬＬ回路の動作開始時に、上記の
ように書き込んだカウンタ値を、周波数制御アップ・ダ
ウン・カウンタ３０Ｂの内部カウンタに書き込む。この
ようにすると、ＰＬＬ回路の動作開始後からクロック信
号ＯＵＴＣＬＫが目標周波数になるまでの時間を短縮す
ることができる。

【００５８】例えば第１実施形態の場合は、図４のよう
に、ＰＬＬ回路の動作開始後からクロック信号ＯＵＴＣ
ＬＫが目標周波数になるまで６００ＣＬＫ（クロック）
を要して、周波数制御アップ・ダウン・カウンタ３０Ａ
の内部カウンタの値が“０”から“６００”までカウン
トアップしたとする。

【００５９】これに対して、第２実施形態の第１動作例
の場合でカウント値レジスタ・メモリ３３に予めカウン
ト値“５００”を書き込んでおいて、ＰＬＬ回路の動作
開始時に該カウント値を周波数制御アップ・ダウン・カ
ウンタ３０Ｂに書き込むようにした場合は、図５のよう
になる。即ち、ＰＬＬ回路の動作開始後からクロック信
号ＯＵＴＣＬＫが目標周波数になるまでに要する時間は
１００ＣＬＫ（クロック）に短縮することができる。こ
の際に、周波数制御アップ・ダウン・カウンタ３０Ａの
内部カウンタの値は“５００”から“６００”までカウ
ントアップすることになる。なお、上記の例において、
カウント値レジスタ・メモリ３３に書き込まれているカ
ウント値“５００”と、クロック信号ＯＵＴＣＬＫが目
標周波数に到達した際の周波数制御アップ・ダウン・カ
ウンタ３０Ｂの内部カウンタの値“６００”との差は、
設定誤差である。

【００６０】次に、本実施形態における第２動作例は、
クロック信号ＯＵＴＣＬＫが目標周波数に到達し安定状
態になった時点において、図３において符号ＷＲで示す
書き込み信号をカウント値レジスタ・メモリ３３に与
え、周波数制御アップ・ダウン・カウンタ３０Ｂの内部
カウンタの値をカウント値レジスタ・メモリ３３に対し
て書き込んでおく。そうして、この書き込み後は、電源
投入後などＰＬＬ回路の動作開始時に、上記のように書
き込んだカウンタ値を、周波数制御アップ・ダウン・カ
ウンタ３０Ｂの内部カウンタに書き込む。このようにす
ると、ＰＬＬ回路の動作開始後からクロック信号ＯＵＴ
ＣＬＫが目標周波数になるまでの時間を短縮することが
できる。

【００６１】例えば第１実施形態の場合の図４や、第２
実施形態の第１動作例の図５に対して、第２実施形態の
第２動作例の場合は、図６のような動作になる。第２動
作例においては、カウント値レジスタ・メモリ３３に
は、クロック信号ＯＵＴＣＬＫが目標周波数に到達し安
定状態になった時点において、周波数制御アップ・ダウ
ン・カウンタ３０Ｂの内部カウンタの値、即ち、“６０
０”のカウント値を、カウント値レジスタ・メモリ３３
に対して書き込んでおく。そうして、第２動作例におい
てはＰＬＬ回路の動作開始時に、カウント値レジスタ・
メモリ３３に保持されている、この“６００”の値を、
周波数制御アップ・ダウン・カウンタ３０Ｂに書き込む
ようにした場合は、図６のようになる。即ち、ＰＬＬ回
路の動作開始後からクロック信号ＯＵＴＣＬＫが目標周
波数になるまでに要する時間は０ＣＬＫ（クロック）に
短縮することができ、この際に、周波数制御アップ・ダ
ウン・カウンタ３０Ｂの内部カウンタの値は最初から
“６００”になっており、周波数制御アップ・ダウン・
カウンタ３０Ｂにおいてカウントアップやカウントダウ
ンがなされることはない。

【００６２】このように本第２動作例においては、カウ
ント値レジスタ・メモリ３３に書き込まれているカウン
ト値と、クロック信号ＯＵＴＣＬＫが目標周波数に到達
した際の周波数制御アップ・ダウン・カウンタ３０Ｂの
内部カウンタの値“６００”との差、即ち、設定誤差は
極めて少なくなる。そうしてこの分、ＰＬＬ回路の動作
開始後からクロック信号ＯＵＴＣＬＫが目標周波数にな
るまでに要する時間を、前述の第１動作例と比較しても
更に短縮することができる。

【００６３】以上説明したように本実施形態において
は、本発明を効果的に適用することができる。従って、
本実施形態においては、周波数制御のノイズによる不安
定な動作や誤動作を低減し、ノイズ耐性を向上すること
ができる。

【００６４】

【発明の効果】本発明によれば、周波数制御のノイズに
よる不安定な動作や誤動作を低減し、ノイズ耐性を向上
することができる。

【図面の簡単な説明】

【図１】従来からの基本的なＰＬＬ回路の構成を示すブ
ロック図

【図２】本発明が適用された第１実施形態のＰＬＬ回路
の構成を示すブロック図

【図３】本発明が適用された第２実施形態のＰＬＬ回路
の構成を示すブロック図

【図４】前記第１実施形態の動作を示すタイムチャート

【図５】前記第２実施形態の第１動作例を示すタイムチ
ャート

【図６】前記第２実施形態の第２動作例を示すタイムチ
ャート

【符号の説明】

２０Ａ、２０Ｂ…位相周波数比較回路 ２２…チャージ・ポンプ回路 ２４…ループ・フィルタ回路 ２６…電圧制御発振回路 ３０Ａ、３０Ｂ…周波数制御アップ・ダウン・カウンタ ３３…カウント値レジスタ・メモリ ３５…電流源回路 ３７…電流制御発振回路 ４０…分周回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】当該ＰＬＬ回路の出力側からフィードバッ
   クされる信号、及び基準信号との間の位相差を位相周波
   数比較回路で比較し、該比較結果に基づいて、出力する
   クロック信号の周波数が目標周波数になるように制御す
   るようにしたＰＬＬ回路において、 出力側からフィードバックされる信号及び基準信号の間
   の位相差を比較し、これら信号の位相の差に応じた数の
   カウントアップパルス信号あるいはカウントダウンパル
   ス信号を出力する位相周波数比較回路と、 前記カウントアップパルス信号の発生時にはカウントア
   ップし前記カウントダウンパルス信号の発生時にはカウ
   ントダウンする周波数制御アップ・ダウン・カウンタ
   と、 該アップ・ダウン・カウンタのカウント値に応じた大き
   さの電流の周波数制御用信号を出力する電流源回路と、 前記周波数制御用信号の電流の大きさに応じた周波数の
   クロック信号を発振する電流制御発振回路とを備えるよ
   うにしたことを特徴とするＰＬＬ回路。
2. 【請求項２】請求項１に記載のＰＬＬ回路において、 所定のプリセット値を記憶するためのカウント値レジス
   タ・メモリを備えるようにすると共に、 前記アップ・ダウン・カウンタのカウント値を、プリセ
   ット値として前記周波数制御アップ・ダウン・カウンタ
   に設定できるようにしたことを特徴とするＰＬＬ回路。
3. 【請求項３】請求項２に記載のＰＬＬ回路において、 前記アップ・ダウン・カウンタのカウント値を、前記カ
   ウント値レジスタ・メモリに読み込めるようにしたこと
   を特徴とするＰＬＬ回路。