JP2004528665A - 磁気抵抗メモリセルに書き込む方法および本方法によって書き込まれ売る磁器抵抗性メモリ - Google Patents
磁気抵抗メモリセルに書き込む方法および本方法によって書き込まれ売る磁器抵抗性メモリ Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 229910052573 porcelain Inorganic materials 0.000 title 1
- 230000005415 magnetization Effects 0.000 claims abstract description 36
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 abstract description 5
- 238000010187 selection method Methods 0.000 description 7
- 239000007787 solid Substances 0.000 description 4
- 230000032683 aging Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000032677 cell aging Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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Abstract
本発明は、ＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための方法に関する。この方法で、書き込み電流（ＩＷＬ、ＩＢＬ）は、各場合について、ワード線（ＷＬ）およびビット線（ＢＬ）に印加され、この書き込み電流によって生成された磁界の重ね合わせが、対応するワード線およびビット線によって選択された各メモリセルにおいて磁化方向の変化をもたらす。この方法で、書き込み電流（ＩＷＬ、ＩＢＬ）は、互いに対して時間的にオフセットされた態様で、それぞれのワード線（ＷＬ）およびビット線（ＢＬ）に印加されて、選択されたメモリセルの磁化方向が、論理値「０」または「１」を書き込むように所望される方向にて、複数の連続的ステップ（ａ〜ｈ）で回転される。
【選択図】図４
【選択図】図４
Description
【背景技術】
【０００１】
磁気抵抗メモリ（ＭＲＡＭ）において、メモリ効果は、メモリセル（ＭＴＪ）の磁気的に可変の電気抵抗性に依存する。１実施形態において、磁気抵抗メモリセルは、通常、互いに直交するように構成される２つの導体、すなわち、ビット線ＢＬおよびワード線ＷＬの交差に位置する。これらの導体間の交差点に、中間にトンネル酸化物（ＴＬ）が配置される軟磁性材料および硬磁性材料（ＭＬ−ＦＲＥＥおよびＭＬ−ＦＩＸＥＤ）の重なり合いを含む多層システムが配置される（交差点コンセプト）。情報は、硬磁性層（ＭＬ−ＦＩＸＥＤ）の磁化方向に対して軟磁性層（ＭＬ−ＦＲＥＥ）の磁化が回転されることによって格納される。この目的で必要とされる磁界は、電流ＩＷＬおよびＩＢＬによって生成される。これらの電流は、ワード線ＷＬおよびビット線ＢＬをそれぞれ通って流れ、その交差点にて重ね合わされる。
【０００２】
添付の図１は、このような態様で構成され、かつ上述のメモリセルのマトリックス構成を含むＭＲＡＭメモリ構成の部分を示す。ただ１つの選択セルＭＴＪに書き込まれることを保証するために、磁界は、選択されたワード線およびビット線を通る電流ＩＷＬおよびＩＢＬの磁界の重なり合いが、磁化をスイッチングするために十分に大きくなるように正確に選択されなければならないが、隣接するセルも、選択された線上に位置するセルもスイッチングされないように十分小さくなるように選択されなければならない。この方法は、「半選択」法（「Ｈａｌｆ−Ｓｅｌｅｃｔ」−Ｖｅｒｆａｈｒｅｎ）とも呼ばれる。
【０００３】
ＭＲＡＭセルは、それぞれのＭＴＪの抵抗の決定を介して読み出される。ＭＬ−ＦＲＥＥおよびＭＬ−ＦＩＸＥＤの磁化方向が平行の配向である場合、セルの（トンネル）抵抗は小さく、これに対して、この抵抗は、反平行の配向である場合は大きい。従って、図１に示されるように、論理値「１」をＭＬ−ＦＲＥＥおよびＭＬ−ＦＩＸＥＤの磁化方向の配向と平行な配向に、および論理値「０」を磁化方向の反平行の配向に割り当てることが可能である。
【０００４】
書き込まれることが多いＭＴＪの場合、セルの老化が記録される。これは、書き込み周期の数が増加すると、各場合について、平行配向（「１」）と反平行配向（「０」）との間のＭＴＪの抵抗の差は減少し、従って、セルの情報内容を決定することが益々困難になることを意味する。さらに、書き込まれるべきセルは、確実にスイッチングされないことがよく確認される。これらの問題は、このために用いられる「半選択」法によっても、任意の公知の他の解決策によっても解決され得ない。
【０００５】
従来技術において生じる問題は、以下において、図２を参照して、論理値「１」が書き込まれる場合を例として、より詳細に説明される。外部磁界がない状態で、薄い磁性層（この場合、ＭＬ−ＦＲＥＥ）内の磁化は、識別された方向、いわゆる容易軸（ｅａｓｙ ａｘｉｓ）に沿って配向され、これは図２に破線で示される。従って、図２ａおよび図２ｂにおける実線の太い矢印は、ビット線ＢＬおよび／またはワード線ＷＬにおける電流によって生成される外部磁界の効果がない間の、磁気抵抗メモリセルＭＴＪの磁化方向（ＭＬ−ＦＲＥＥ）を示す。図２ａおよび図２ｂに実線の太い矢印によって示される（静止）磁化方向を変更するために、斜線領域（いわゆる星芒形）によって示されるスイッチング範囲の外側に位置する外部磁界を印加することが必要である。スイッチングが、ただ１つの磁界成分（例えば、Ｈｘ）を用いて印加する場合、相対的に大きい磁界が必要とされる。対照的に、２つの磁界成分ＨｘおよびＨｙが用いられる場合、より小さい大きさの磁界がスイッチングのために必要とされる。
【０００６】
従って、図２ｂおよび図２ｃを参照して、成分ＨｘおよびＨｙを有する磁界が、ワード線ＷＬに流れる電流ＩＷＬおよびビット線ＢＬに流れる電流ＩＢＬによって生成される（図２ｂにおける破線の矢印）。この磁界は、磁化方向（実線の太い矢印）がＩＷＬおよびＩＢＬによって生成される磁界の方向に沿って配向されるまで存在しなければならない（図２ｃ）。２つの電流ＩＷＬおよびＩＢＬは、その後、オフにされ、磁界は、もはや外部に存在しない（図２ｄ）。従って、磁化方向（実線の太い矢印）は、図２ｅに描かれた配向、初期状態に対して反平行であると仮定すること（図２ａによる、静止磁化方向）が所望される。
【０００７】
この方法は、上述のように、確実ではなく、セルの老化をもたらすので、本発明の目的は、老化現象を回避し、従って、ＭＲＡＭメモリの耐用寿命を延長し、従来の半選択法と比較して、より確実にスイッチングするＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための方法を可能にし、さらに、本発明による方法によって書き込まれ得るＭＲＡＭメモリを規定することである。
【０００８】
この目的は、請求項により達成される。
【発明の開示】
【課題を解決するための手段】
【０００９】
ＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための一般的なタイプの方法は、本発明の本質的な局面によると、書き込み電流ＩＷＬおよびＩＢＬが互いに時間的にオフセットされた態様でワード線ＷＬおよびビット線ＢＬ上に印加されて、選択されたメモリの磁化方向が、論理値「０」または「１」を書き込むための所望の方向にて、複数の連続的ステップで回転されるという事実によって特徴付けられる。
【００１０】
本発明による方法は、選択されたメモリセルの書き込み電流ＩＷＬおよびＩＢＬが、各場合について、ほぼ同じパルス持続時間で、かつ互いに対して時間的にオフセットされた態様で印加されるという事実によって、有利に展開され得る。
【００１１】
従って、本発明による方法は、論理値「１」を書き込むために、ビット線ＢＬにおける書き込み電流ＩＢＬが、ワード線ＷＬにおける書き込み電流ＩＷＬと同じ電流の流れ方向で流れ、かつワード線ＷＬの書き込み電流ＩＷＬに対して遅延された態様で印加されるように行われ得る。
【００１２】
本方法によって書き込まれ得る、磁気抵抗メモリセルを含むアレイを有し、かつワード線およびビット線を有するＭＲＡＭメモリには、書き込み電流ＩＷＬおよびＩＢＬを、各場合について、書き込むために選択されたメモリセルＭＴＪのワード線ＷＬおよびビット線ＢＬに印加するように調整される書き込み制御回路が提供される。このＭＲＡＭメモリセルは、さらに、書き込み制御回路が、書き込み電流ＩＷＬおよびＩＢＬを、互いに対して時間的にオフセットされた態様で、ワード線ＷＬおよびビット線ＢＬに印加して、選択されたメモリセルの磁化方向が、論理値「０」または「１」を書き込むように所望される方向にて、複数の連続的ステップで回転される、回路手段を有するという事実によって特徴付けられる。
【００１３】
本発明による方法は、以下において、例示の実施形態において、図面を参照してより詳細に説明される。
【００１４】
以下の記載は、例として、図１により構成されたＭＲＡＭメモリ構成を前提とする。しかしながら、本発明による方法は、磁気抵抗メモリセルが、ビット線とワード線との間の交差点に直接構成されない、かつ選択トランジスタまたは選択ダイオードが対応する選択線によって追加的に駆動される、異なった構成のＭＲＡＭにも適用され得ることに留意されなければならない。
【００１５】
ＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための、本発明による書き込み方法（図３にグラフで、および図４にパルスタイミング図によって図示される）の場合、磁界成分ＨｘおよびＨｙ、あるいはワード線およびビット線に電流ＩＷＬ、ＩＢＬを印加する時間が、磁化の「スイッチング」（公知の半選択法で行われる）が磁化の回転プロセスに移行されるように正確に制御され、このスイッチングは、より確実に、かつより大きい耐久性をともなって行われる。
【００１６】
論理値「１」を書き込む場合の磁化の回転の時系列を図示する図３ａ〜図３ｈのグラフの表示において、簡略化するために、星芒形が省略され、破線の直線によって容易軸のみが示される。図２に示されるように、メモリセルＭＴＪの磁化は、太い黒矢印によって表示され、磁界成分ＨｘおよびＨｙからなり、かつワード線電流ＩＷＬおよびビット線電流ＩＢＬによって誘起される磁界は、２重破線矢印によって表示される。図３ａは、図２ａに図示される初期状態に対応する初期状態を図示する。図３ｂおよび図３ｃにおいて、磁界Ｈｙは、最初、電流ＩＷＬおよびＩＢＬによって誘起された態様でｙ方向にのみ存在し、この磁界は、最初、ＭＲＡＭメモリセルＭＴＪの磁化を０°〜９０°回転させる（図３ｃ）。その後、２つの電流ＩＷＬおよびＩＢＬが流れる場合、磁界は、ｘ方向およびｙ方向の、ほぼ同じ大きさの成分ＨｘおよびＨｙで生成され、その結果、磁化方向（太い矢印）は、さらに回転し、９０°と１８０°との間の範囲の角度を想定する（図３ｅ）。最終的に、ｘ方向（１８０°）のみを指す成分Ｈｘを有する磁界によって、磁化方向が、図３ｆおよび図３ｇによると、最終的に、ｘ方向に（１８０°）回転されるまで、さらに回転される。図３ｈは、電源が切られた最終状態を示し、これは、ＭＲＡＭメモリセルＭＴＪの論理値「１」により情報内容を規定する。
【００１７】
図４におけるタイミング図は、その左側半分において、論理値１を書き込むための、ワード線電流ＩＷＬの時系列ａ〜ｈおよびビット線電流ＩＢＬの時系列ａ〜ｈを示し、例ａ〜ｈは、上述のように、結果として回転する磁化の系列（図３ａ〜図３ｈに示される）に対応する。
【００１８】
図４の右側半分は、論理値「０」をＭＲＡＭメモリセルＭＴＪに書き込むための、電流ＩＷＬおよびＩＢＬの時系列のステップａ’〜ｈ’を同様の態様で示す。例ｉ’とｈ’との間では、ビット線電流ＩＢＬが、ビット線ＢＬを通って逆方向に流れることが明らかである。
【００１９】
従って、本発明により提示される段階的な磁化回転を実行するために、ワード線ＷＬを通る電流ＩＷＬおよびビット線ＢＬを通る電流ＩＢＬが、規定の態様で、互いに時間的にオフセットされることが絶対的に必要である。例として、ワード線電流およびビット線電流が、同じスイッチオン持続時間を有する場合、ビット線電流ＩＢＬは、例えば、ワード線電流ＩＷＬの半分のスイッチオン持続時間だけ遅延された態様で付加され得、論理値「０」を書き込む場合のビット線電流ＩＢＬの電流の流れ方向は、論理値「１」を書き込む場合のＩＢＬの電流の流れ方向と逆にされる。
【００２０】
ＭＲＡＭメモリセルＭＴＪの磁化の制御された回転（本発明による、および図面を参照してすでに記載された）は、公知の半選択法の場合に生じる老化現象を回避し、これにより、ＭＲＡＭセルの耐用寿命を延長し、かつ従来の方法よりも確実にスイッチングする。
【００２１】
本発明による上述の方法の知識を用いて、当業者は、本発明による方法によって書き込まれ得るＭＲＡＭメモリ用の書き込み制御回路、すなわち回路手段が明示され得る。この回路手段は、図４に例として図示されるように、ワード線ＷＬおよびビット線ＢＬを通る書き込み電流ＩＷＬおよびＩＢＬを互いに時間的にオフセットされた態様で印加し、従って、選択されたメモリセルの磁化方向は、論理値「０」または「１」を書き込むための各場合について、所望される方向で、複数の連続的ステップで回転される。
【図面の簡単な説明】
【００２２】
【図１】図１は、ＭＲＡＭメモリ構成の基本構造を線図および斜視図で示す。
【図２ａ】図２ａは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｂ】図２ｂは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｃ】図２ｃは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｄ】図２ｄは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｅ】図２ｅは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図３ａ】図３ａは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｂ】図３ｂは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｃ】図３ｃは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｄ】図３ｄは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｅ】図３ｅは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｆ】図３ｆは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｇ】図３ｇは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｈ】図３ｈは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図４】図４は、各場合について、論理値「１」および論理値「０」を書き込む場合の、図３にグラフで図示された方法の、ワード線およびビット線を流れる互いに時間的にオフセットされた電流パルスを図示するパスルタイミング図への変換を示す。
【符号の説明】
【００２３】
ＢＬ ビット線
ＷＬ ワード線
ＭＬ−ｆｒｅｅ 自由磁性層（軟磁性層）
ＭＬ−ｆｉｘｅｄ 固定磁性層（硬磁性層）
ＴＬ トンネル層（トンネル酸化物）
ＭＴＪ 磁気トンネル接続（磁気抵抗メモリセル）
ＩＢＬ ビット線ＢＬを流れる電流
ＩＷＬ ワード線ＷＬを流れる電流
Ｈｘ ｘ方向の磁界成分
Ｈｙ ｙ方向の磁界成分
ａ−ｈ 磁化方向の回転中の連続的ステップ
ａ’−ｈ’ 磁化方向の回転中の連続的ステップ
【０００１】
磁気抵抗メモリ（ＭＲＡＭ）において、メモリ効果は、メモリセル（ＭＴＪ）の磁気的に可変の電気抵抗性に依存する。１実施形態において、磁気抵抗メモリセルは、通常、互いに直交するように構成される２つの導体、すなわち、ビット線ＢＬおよびワード線ＷＬの交差に位置する。これらの導体間の交差点に、中間にトンネル酸化物（ＴＬ）が配置される軟磁性材料および硬磁性材料（ＭＬ−ＦＲＥＥおよびＭＬ−ＦＩＸＥＤ）の重なり合いを含む多層システムが配置される（交差点コンセプト）。情報は、硬磁性層（ＭＬ−ＦＩＸＥＤ）の磁化方向に対して軟磁性層（ＭＬ−ＦＲＥＥ）の磁化が回転されることによって格納される。この目的で必要とされる磁界は、電流ＩＷＬおよびＩＢＬによって生成される。これらの電流は、ワード線ＷＬおよびビット線ＢＬをそれぞれ通って流れ、その交差点にて重ね合わされる。
【０００２】
添付の図１は、このような態様で構成され、かつ上述のメモリセルのマトリックス構成を含むＭＲＡＭメモリ構成の部分を示す。ただ１つの選択セルＭＴＪに書き込まれることを保証するために、磁界は、選択されたワード線およびビット線を通る電流ＩＷＬおよびＩＢＬの磁界の重なり合いが、磁化をスイッチングするために十分に大きくなるように正確に選択されなければならないが、隣接するセルも、選択された線上に位置するセルもスイッチングされないように十分小さくなるように選択されなければならない。この方法は、「半選択」法（「Ｈａｌｆ−Ｓｅｌｅｃｔ」−Ｖｅｒｆａｈｒｅｎ）とも呼ばれる。
【０００３】
ＭＲＡＭセルは、それぞれのＭＴＪの抵抗の決定を介して読み出される。ＭＬ−ＦＲＥＥおよびＭＬ−ＦＩＸＥＤの磁化方向が平行の配向である場合、セルの（トンネル）抵抗は小さく、これに対して、この抵抗は、反平行の配向である場合は大きい。従って、図１に示されるように、論理値「１」をＭＬ−ＦＲＥＥおよびＭＬ−ＦＩＸＥＤの磁化方向の配向と平行な配向に、および論理値「０」を磁化方向の反平行の配向に割り当てることが可能である。
【０００４】
書き込まれることが多いＭＴＪの場合、セルの老化が記録される。これは、書き込み周期の数が増加すると、各場合について、平行配向（「１」）と反平行配向（「０」）との間のＭＴＪの抵抗の差は減少し、従って、セルの情報内容を決定することが益々困難になることを意味する。さらに、書き込まれるべきセルは、確実にスイッチングされないことがよく確認される。これらの問題は、このために用いられる「半選択」法によっても、任意の公知の他の解決策によっても解決され得ない。
【０００５】
従来技術において生じる問題は、以下において、図２を参照して、論理値「１」が書き込まれる場合を例として、より詳細に説明される。外部磁界がない状態で、薄い磁性層（この場合、ＭＬ−ＦＲＥＥ）内の磁化は、識別された方向、いわゆる容易軸（ｅａｓｙ ａｘｉｓ）に沿って配向され、これは図２に破線で示される。従って、図２ａおよび図２ｂにおける実線の太い矢印は、ビット線ＢＬおよび／またはワード線ＷＬにおける電流によって生成される外部磁界の効果がない間の、磁気抵抗メモリセルＭＴＪの磁化方向（ＭＬ−ＦＲＥＥ）を示す。図２ａおよび図２ｂに実線の太い矢印によって示される（静止）磁化方向を変更するために、斜線領域（いわゆる星芒形）によって示されるスイッチング範囲の外側に位置する外部磁界を印加することが必要である。スイッチングが、ただ１つの磁界成分（例えば、Ｈｘ）を用いて印加する場合、相対的に大きい磁界が必要とされる。対照的に、２つの磁界成分ＨｘおよびＨｙが用いられる場合、より小さい大きさの磁界がスイッチングのために必要とされる。
【０００６】
従って、図２ｂおよび図２ｃを参照して、成分ＨｘおよびＨｙを有する磁界が、ワード線ＷＬに流れる電流ＩＷＬおよびビット線ＢＬに流れる電流ＩＢＬによって生成される（図２ｂにおける破線の矢印）。この磁界は、磁化方向（実線の太い矢印）がＩＷＬおよびＩＢＬによって生成される磁界の方向に沿って配向されるまで存在しなければならない（図２ｃ）。２つの電流ＩＷＬおよびＩＢＬは、その後、オフにされ、磁界は、もはや外部に存在しない（図２ｄ）。従って、磁化方向（実線の太い矢印）は、図２ｅに描かれた配向、初期状態に対して反平行であると仮定すること（図２ａによる、静止磁化方向）が所望される。
【０００７】
この方法は、上述のように、確実ではなく、セルの老化をもたらすので、本発明の目的は、老化現象を回避し、従って、ＭＲＡＭメモリの耐用寿命を延長し、従来の半選択法と比較して、より確実にスイッチングするＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための方法を可能にし、さらに、本発明による方法によって書き込まれ得るＭＲＡＭメモリを規定することである。
【０００８】
この目的は、請求項により達成される。
【発明の開示】
【課題を解決するための手段】
【０００９】
ＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための一般的なタイプの方法は、本発明の本質的な局面によると、書き込み電流ＩＷＬおよびＩＢＬが互いに時間的にオフセットされた態様でワード線ＷＬおよびビット線ＢＬ上に印加されて、選択されたメモリの磁化方向が、論理値「０」または「１」を書き込むための所望の方向にて、複数の連続的ステップで回転されるという事実によって特徴付けられる。
【００１０】
本発明による方法は、選択されたメモリセルの書き込み電流ＩＷＬおよびＩＢＬが、各場合について、ほぼ同じパルス持続時間で、かつ互いに対して時間的にオフセットされた態様で印加されるという事実によって、有利に展開され得る。
【００１１】
従って、本発明による方法は、論理値「１」を書き込むために、ビット線ＢＬにおける書き込み電流ＩＢＬが、ワード線ＷＬにおける書き込み電流ＩＷＬと同じ電流の流れ方向で流れ、かつワード線ＷＬの書き込み電流ＩＷＬに対して遅延された態様で印加されるように行われ得る。
【００１２】
本方法によって書き込まれ得る、磁気抵抗メモリセルを含むアレイを有し、かつワード線およびビット線を有するＭＲＡＭメモリには、書き込み電流ＩＷＬおよびＩＢＬを、各場合について、書き込むために選択されたメモリセルＭＴＪのワード線ＷＬおよびビット線ＢＬに印加するように調整される書き込み制御回路が提供される。このＭＲＡＭメモリセルは、さらに、書き込み制御回路が、書き込み電流ＩＷＬおよびＩＢＬを、互いに対して時間的にオフセットされた態様で、ワード線ＷＬおよびビット線ＢＬに印加して、選択されたメモリセルの磁化方向が、論理値「０」または「１」を書き込むように所望される方向にて、複数の連続的ステップで回転される、回路手段を有するという事実によって特徴付けられる。
【００１３】
本発明による方法は、以下において、例示の実施形態において、図面を参照してより詳細に説明される。
【００１４】
以下の記載は、例として、図１により構成されたＭＲＡＭメモリ構成を前提とする。しかしながら、本発明による方法は、磁気抵抗メモリセルが、ビット線とワード線との間の交差点に直接構成されない、かつ選択トランジスタまたは選択ダイオードが対応する選択線によって追加的に駆動される、異なった構成のＭＲＡＭにも適用され得ることに留意されなければならない。
【００１５】
ＭＲＡＭメモリの磁気抵抗メモリセルに書き込むための、本発明による書き込み方法（図３にグラフで、および図４にパルスタイミング図によって図示される）の場合、磁界成分ＨｘおよびＨｙ、あるいはワード線およびビット線に電流ＩＷＬ、ＩＢＬを印加する時間が、磁化の「スイッチング」（公知の半選択法で行われる）が磁化の回転プロセスに移行されるように正確に制御され、このスイッチングは、より確実に、かつより大きい耐久性をともなって行われる。
【００１６】
論理値「１」を書き込む場合の磁化の回転の時系列を図示する図３ａ〜図３ｈのグラフの表示において、簡略化するために、星芒形が省略され、破線の直線によって容易軸のみが示される。図２に示されるように、メモリセルＭＴＪの磁化は、太い黒矢印によって表示され、磁界成分ＨｘおよびＨｙからなり、かつワード線電流ＩＷＬおよびビット線電流ＩＢＬによって誘起される磁界は、２重破線矢印によって表示される。図３ａは、図２ａに図示される初期状態に対応する初期状態を図示する。図３ｂおよび図３ｃにおいて、磁界Ｈｙは、最初、電流ＩＷＬおよびＩＢＬによって誘起された態様でｙ方向にのみ存在し、この磁界は、最初、ＭＲＡＭメモリセルＭＴＪの磁化を０°〜９０°回転させる（図３ｃ）。その後、２つの電流ＩＷＬおよびＩＢＬが流れる場合、磁界は、ｘ方向およびｙ方向の、ほぼ同じ大きさの成分ＨｘおよびＨｙで生成され、その結果、磁化方向（太い矢印）は、さらに回転し、９０°と１８０°との間の範囲の角度を想定する（図３ｅ）。最終的に、ｘ方向（１８０°）のみを指す成分Ｈｘを有する磁界によって、磁化方向が、図３ｆおよび図３ｇによると、最終的に、ｘ方向に（１８０°）回転されるまで、さらに回転される。図３ｈは、電源が切られた最終状態を示し、これは、ＭＲＡＭメモリセルＭＴＪの論理値「１」により情報内容を規定する。
【００１７】
図４におけるタイミング図は、その左側半分において、論理値１を書き込むための、ワード線電流ＩＷＬの時系列ａ〜ｈおよびビット線電流ＩＢＬの時系列ａ〜ｈを示し、例ａ〜ｈは、上述のように、結果として回転する磁化の系列（図３ａ〜図３ｈに示される）に対応する。
【００１８】
図４の右側半分は、論理値「０」をＭＲＡＭメモリセルＭＴＪに書き込むための、電流ＩＷＬおよびＩＢＬの時系列のステップａ’〜ｈ’を同様の態様で示す。例ｉ’とｈ’との間では、ビット線電流ＩＢＬが、ビット線ＢＬを通って逆方向に流れることが明らかである。
【００１９】
従って、本発明により提示される段階的な磁化回転を実行するために、ワード線ＷＬを通る電流ＩＷＬおよびビット線ＢＬを通る電流ＩＢＬが、規定の態様で、互いに時間的にオフセットされることが絶対的に必要である。例として、ワード線電流およびビット線電流が、同じスイッチオン持続時間を有する場合、ビット線電流ＩＢＬは、例えば、ワード線電流ＩＷＬの半分のスイッチオン持続時間だけ遅延された態様で付加され得、論理値「０」を書き込む場合のビット線電流ＩＢＬの電流の流れ方向は、論理値「１」を書き込む場合のＩＢＬの電流の流れ方向と逆にされる。
【００２０】
ＭＲＡＭメモリセルＭＴＪの磁化の制御された回転（本発明による、および図面を参照してすでに記載された）は、公知の半選択法の場合に生じる老化現象を回避し、これにより、ＭＲＡＭセルの耐用寿命を延長し、かつ従来の方法よりも確実にスイッチングする。
【００２１】
本発明による上述の方法の知識を用いて、当業者は、本発明による方法によって書き込まれ得るＭＲＡＭメモリ用の書き込み制御回路、すなわち回路手段が明示され得る。この回路手段は、図４に例として図示されるように、ワード線ＷＬおよびビット線ＢＬを通る書き込み電流ＩＷＬおよびＩＢＬを互いに時間的にオフセットされた態様で印加し、従って、選択されたメモリセルの磁化方向は、論理値「０」または「１」を書き込むための各場合について、所望される方向で、複数の連続的ステップで回転される。
【図面の簡単な説明】
【００２２】
【図１】図１は、ＭＲＡＭメモリ構成の基本構造を線図および斜視図で示す。
【図２ａ】図２ａは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｂ】図２ｂは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｃ】図２ｃは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｄ】図２ｄは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図２ｅ】図２ｅは、公知の半選択法の場合の、磁化方向のスイッチングをグラフで示す。
【図３ａ】図３ａは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｂ】図３ｂは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｃ】図３ｃは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｄ】図３ｄは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｅ】図３ｅは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｆ】図３ｆは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｇ】図３ｇは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図３ｈ】図３ｈは、時間的に制御された外部磁界を印加することによる、本発明による書き込み法の例示的実施形態を示す。
【図４】図４は、各場合について、論理値「１」および論理値「０」を書き込む場合の、図３にグラフで図示された方法の、ワード線およびビット線を流れる互いに時間的にオフセットされた電流パルスを図示するパスルタイミング図への変換を示す。
【符号の説明】
【００２３】
ＢＬ ビット線
ＷＬ ワード線
ＭＬ−ｆｒｅｅ 自由磁性層（軟磁性層）
ＭＬ−ｆｉｘｅｄ 固定磁性層（硬磁性層）
ＴＬ トンネル層（トンネル酸化物）
ＭＴＪ 磁気トンネル接続（磁気抵抗メモリセル）
ＩＢＬ ビット線ＢＬを流れる電流
ＩＷＬ ワード線ＷＬを流れる電流
Ｈｘ ｘ方向の磁界成分
Ｈｙ ｙ方向の磁界成分
ａ−ｈ 磁化方向の回転中の連続的ステップ
ａ’−ｈ’ 磁化方向の回転中の連続的ステップ
Claims (4)
- ＭＲＡＭメモリの磁気抵抗メモリセルに書き込む方法であって、書き込み電流（ＩＷＬ、ＩＢＬ）は、各場合について、ワード線（ＷＬ）およびビット線（ＢＬ）に印加されて、対応する該ワード線（ＷＬ）および該ビット線（ＢＬ）によって選択された各メモリセル（ＭＴＪ）において、書き込み電流によって生成された磁界（Ｈｘ（ＩＢＬ）、Ｈｙ（ＩＷＬ））の重なり合いが磁化方向を変化させる、方法であって、
該書き込み電流（ＩＷＬ、ＩＢＬ）は、それぞれの該ワード線（ＷＬ）および該ビット線（ＢＬ）に、互いに対して時間的にオフセットされた態様で印加されて、該選択されたメモリセル（ＭＴＪ）の該磁化方向が、論理値「０」または「１」を書き込むように所望される該方向に、複数の連続的ステップにて回転されることを特徴とする、方法。 - 前記選択されたメモリセル（ＭＴＪ）の前記書き込み電流（ＩＷＬ、ＩＢＬ）は、各場合について、ほぼ同じ持続時間で、かつ互いに対して時間的にオフセットされた態様で印加されることを特徴とする、請求項１に記載の方法。
- 論理値「１」を前記選択されたメモリセル（ＭＴＪ）に書き込むために、前記ビット線（ＢＬ）内の前記書き込み電流（ＩＢＬ）は、前記ワード線（ＷＬ）の前記書き込み電流（ＩＷＬ）と同じ電流の流れ方向で流れ、かつ該ワード線（ＷＬ）の該書き込み電流（ＩＷＬ）に対して遅延された態様で印加されることを特徴とする、請求項１または２に記載の方法。
- 磁気抵抗メモリセル（ＭＴＪ）を含むアレイを有し、かつワード線（ＷＬ）とビット線（ＢＬ）とを有するＭＲＡＭメモリ構成であって、書き込み制御回路が、書き込み電流（ＩＷＬおよびＩＢＬ）を、各場合について、書き込むために選択されたメモリセル（ＭＴＪ）の該ワード線（ＷＬ）および該ビット線（ＢＬ）に印加するように調整される、メモリ構成であって、
該書き込み制御回路は、該書き込み電流（ＩＷＬおよびＩＢＬ）を、各場合について、該対応するワード線（ＷＬ）および該対応するビット線（ＢＬ）に、互いに対して時間的にオフセットされた態様で印加して、前記選択されたメモリセルの前記磁化方向が、論理値「０」または「１」を書き込むように所望される方向にて、複数の連続的ステップで回転される、回路手段を有することを特徴とする、ＭＲＡＭメモリ構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10107380A DE10107380C1 (de) | 2001-02-16 | 2001-02-16 | Verfahren zum Beschreiben magnetoresistiver Speicherzellen und mit diesem Verfahren beschreibbarer magnetoresistiver Speicher |
| PCT/DE2002/000255 WO2002067266A2 (de) | 2001-02-16 | 2002-01-24 | Verfahren zum beschreiben magnetoresistiver speicherzellen und mit diesem verfahren beschreibbarer magnetoresistiver speicher |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004528665A true JP2004528665A (ja) | 2004-09-16 |
| JP3909292B2 JP3909292B2 (ja) | 2007-04-25 |
Family
ID=7674340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002566499A Expired - Fee Related JP3909292B2 (ja) | 2001-02-16 | 2002-01-24 | 磁気抵抗メモリセルに書き込む方法および本方法によって書き込まれ売る磁器抵抗性メモリ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7408803B2 (ja) |
| EP (1) | EP1360692B1 (ja) |
| JP (1) | JP3909292B2 (ja) |
| KR (1) | KR100615741B1 (ja) |
| CN (1) | CN1515010A (ja) |
| DE (2) | DE10107380C1 (ja) |
| TW (1) | TWI306254B (ja) |
| WO (1) | WO2002067266A2 (ja) |
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| US7050325B2 (en) | 2002-05-15 | 2006-05-23 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| JP2007172819A (ja) * | 2005-12-20 | 2007-07-05 | Magic Technologies Inc | Ｍｒａｍデバイスおよびその制御方法 |
| JPWO2005038812A1 (ja) * | 2003-09-16 | 2007-11-22 | 日本電気株式会社 | 半導体記憶装置及び半導体記憶装置のデータ書き込み方法 |
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| JP2011119028A (ja) * | 2011-03-25 | 2011-06-16 | Renesas Electronics Corp | 薄膜磁性体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6902481B2 (en) | 2001-09-28 | 2005-06-07 | Igt | Decoupling of the graphical presentation of a game from the presentation logic |
| US7931533B2 (en) | 2001-09-28 | 2011-04-26 | Igt | Game development architecture that decouples the game logic from the graphics logics |
| US8708828B2 (en) | 2001-09-28 | 2014-04-29 | Igt | Pluggable modular gaming modifiers and configuration templates for gaming environments |
| US6507513B1 (en) * | 2002-06-20 | 2003-01-14 | Hewlett-Packard Company | Using delayed electrical pulses with magneto-resistive devices |
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| JPS5033623A (ja) | 1973-07-28 | 1975-03-31 | ||
| US4547866A (en) * | 1983-06-24 | 1985-10-15 | Honeywell Inc. | Magnetic thin film memory with all dual function films |
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-
2001
- 2001-02-16 DE DE10107380A patent/DE10107380C1/de not_active Expired - Fee Related
-
2002
- 2002-01-24 CN CNA028051106A patent/CN1515010A/zh active Pending
- 2002-01-24 DE DE50207435T patent/DE50207435D1/de not_active Expired - Fee Related
- 2002-01-24 KR KR1020037010703A patent/KR100615741B1/ko not_active IP Right Cessation
- 2002-01-24 EP EP02701239A patent/EP1360692B1/de not_active Expired - Lifetime
- 2002-01-24 JP JP2002566499A patent/JP3909292B2/ja not_active Expired - Fee Related
- 2002-01-24 WO PCT/DE2002/000255 patent/WO2002067266A2/de active IP Right Grant
- 2002-01-28 TW TW091101384A patent/TWI306254B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030071891A (ko) | 2003-09-06 |
| US7408803B2 (en) | 2008-08-05 |
| WO2002067266A2 (de) | 2002-08-29 |
| KR100615741B1 (ko) | 2006-08-25 |
| DE50207435D1 (de) | 2006-08-17 |
| US20060171196A1 (en) | 2006-08-03 |
| DE10107380C1 (de) | 2002-07-25 |
| CN1515010A (zh) | 2004-07-21 |
| EP1360692A2 (de) | 2003-11-12 |
| EP1360692B1 (de) | 2006-07-05 |
| JP3909292B2 (ja) | 2007-04-25 |
| WO2002067266A3 (de) | 2002-10-17 |
| TWI306254B (en) | 2009-02-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060908 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140126 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |