JP2004510229A - プロセッサバス構成 - Google Patents
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Abstract
【課題】この発明は、バスとして規定された配線システムにそれぞれ接続される複数のデータ処理ユニットを有するプロセッサバス構成に関する。
【解決手段】この発明において設定された課題の解決法は、バスが接続ユニットとバスセグメントを備え、その際このバスセグメントが接続ユニットによって分離可能な形でバスに接続されることにある。この発明にもとづく解決法においては、バス上に配置され、バスを介して情報の交換を行う機能ユニットは、その交換を別の機能ユニットとは独立して行うことができるということが保証される。より正確に言うと、別のグループの別の機能ユニットも、このバスを介して同じ様に同時に自分自身の情報の交換を行うことができるということである。接続ユニットは、信号線の規定の組み合わせによる相互接続機能を果たす一方、バスセグメントは、接続ユニット間における配線の接続を行う。この場合、接続ユニットは、このユニットに配備された任意の多数の機能ユニットと情報の交換を実行できることが保証される。選択された機能ユニットへの切替え、複数の機能ユニットへの同時接続、または関与しない機能ユニットのブリッジによって、機能ユニットの情報パスを構成することができる。接続技術としてマルチプレクサを用いて接続ユニットを実現するのが有利である。
【解決手段】この発明において設定された課題の解決法は、バスが接続ユニットとバスセグメントを備え、その際このバスセグメントが接続ユニットによって分離可能な形でバスに接続されることにある。この発明にもとづく解決法においては、バス上に配置され、バスを介して情報の交換を行う機能ユニットは、その交換を別の機能ユニットとは独立して行うことができるということが保証される。より正確に言うと、別のグループの別の機能ユニットも、このバスを介して同じ様に同時に自分自身の情報の交換を行うことができるということである。接続ユニットは、信号線の規定の組み合わせによる相互接続機能を果たす一方、バスセグメントは、接続ユニット間における配線の接続を行う。この場合、接続ユニットは、このユニットに配備された任意の多数の機能ユニットと情報の交換を実行できることが保証される。選択された機能ユニットへの切替え、複数の機能ユニットへの同時接続、または関与しない機能ユニットのブリッジによって、機能ユニットの情報パスを構成することができる。接続技術としてマルチプレクサを用いて接続ユニットを実現するのが有利である。
Description
【書類名】明細書
【発明の名称】プロセッサバス構成
【特許請求の範囲】
【請求項１】バスとして規定された配線システムにそれぞれ接続される第一と第二のデータ処理ユニットを有する、チップ内における並列プロセッサシステムのプロセッサバス構成において、このバス（１）が接続ユニット（２）とバスセグメント（３）を備え、その際このバスセグメント（３）が接続ユニット（２）によって分離可能な形でバス（１）に接続されることと、
接続ユニット（２）内における単方向または両方向のデータ伝送を実現する多重パスが接続ユニット（２）に配備されることと、
第一の接続ユニット（２）に対して、第二および第三の接続ユニット（２）が、再生機構として連鎖する形で配備されることと、
再生機構の接続ユニット（２）が、スター状および／またはリング状に連鎖する形で配備されることと、
接続ユニット（２）が、隣接して配置される接続ユニット（２）に対して、ブリッジ接続する形で配備されることと、
を特徴とする構成。
【請求項２】連鎖する再生機構の形で接続された接続ユニット（２）の各端に、終端ユニット（４）が配備されることを特徴とする請求項１に記載の構成。
【請求項３】延長用の配線を持たない終端ユニット（４）が再生機構の最後に接続されるか、あるいはこの終端ユニット（４）が接続ユニット（２）に直接追加する形で接続されることを特徴とする請求項２に記載の構成。
【請求項４】接続ユニット（２）がマルチプレクサから構成されることを特徴とする請求項１に記載の構成。
【請求項５】マルチプレクサのゲート機能が論理演算のＯＲまたはＸＯＲに切替え可能な形で拡張されることを特徴とする請求項４に記載の構成。
【請求項６】マルチプレクサが２方向マルチプレクサ（６１）によって実現され、その際ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線（２１）が第一入力信号増幅器（１１）の第一の入力と同時に第一出力ゲート（１９）の第一の入力と接続されるとともに第一出力ゲート（１９）の出力がＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線（２３）に接続されることと、
第一入力信号増幅器（１１）の出力が第二出力ゲート（１２）の第一の入力と同時に第三出力ゲート（１３）の第一の入力と接続され、第三出力ゲート（１３）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２５）と同時に第一結合ゲート（１５）の第一の入力と接続され、第一結合ゲート（１５）の出力が第一出力ゲート（１９）の第二の入力と接続されることと、
第二出力ゲート（１２）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２６）と接続され、また第二出力ゲート（１２）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２８）と同時に第一結合ゲート（１５）の第二の入力に接続されることと、
第三出力ゲート（１３）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２７）に接続されることと、
ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線（２４）が第二入力信号増幅器（２０）の入力と同時に第四出力ゲート（１４）の第一の入力と接続され、第四出力ゲート（１４）の出力がＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線（２２）に接続されることと、
第二入力信号増幅器（２０）の出力が第五出力ゲート（１７）の第一の入力と同時に第六出力ゲート（１８）の第一の入力と接続され、第六出力ゲート（１８）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（２９）と同時に第二結合ゲート（１６）の第一の入力と接続され、第二結合ゲート（１６）の出力が第四出力ゲート（１４）の第二の入力と接続されることと、
第五出力ゲート（１７）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３０）と接続され、第五出力ゲート（１７）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３１）と同時に第二結合ゲート（１６）の第二の入力と接続されることと、
第六出力ゲート（１８）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（３２）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３６）がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３３）と接続されることと、
ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３５）がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３４）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３９）がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３７）と接続されることと、
ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（４０）がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３８）と接続されることと、
を特徴とする請求項４に記載の構成。
【請求項７】マルチプレクサがデュアルスライス２方向マルチプレクサ（６２）によって実現され、その際ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線（２１）が第三入力信号増幅器（４１）の第一の入力と同時に第七出力ゲート（４９）の第一の入力と接続されるとともに、第七出力ゲート（４９）の出力がＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線（２３）に接続されることと、
第三入力信号増幅器（４１）の出力が第八出力ゲート（４２）の第一の入力と同時に第九出力ゲート（４３）の第一の入力ならびに第三結合ゲート（４５）の第一の入力と接続されることと、
第九出力ゲート（４３）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２５）と同時に第三結合ゲート（４５）の第二の入力ならびに第四結合ゲート（５１）の第一の入力と接続され、第四結合ゲート（５１）の出力が第五結合ゲート（５３）の第一の入力と接続されることと、
第八出力ゲート（４２）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２６）と接続され、また第八出力ゲート（４２）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２８）と同時に第三結合ゲート（４５）の第三の入力のほかに第四結合ゲート（５１）の第二の入力と接続されることと、
第九出力ゲート（４３）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２７）と接続されることと、
第三結合ゲート（４５）の出力が第十五出力ゲート（５６）の第一の入力と同時に第十六出力ゲート（５７）の第一の入力と接続され、また第十六出力ゲート（５７）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３５）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３６）が第十五出力ゲート（５６）の第二の入力のほかに第十結合ゲート（６０）の第一の入力と接続され、その際第十結合ゲート（６０）の出力が第五結合ゲート（５３）の第二の入力と接続されることと、
第十結合ゲート（６０）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３４）のほかに第十六出力ゲート（５７）の第二の入力と接続されることと、
第十五出力ゲート（５６）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３３）と接続されることと、
第五結合ゲート（５３）の出力が第七出力ゲート（４９）の第二の入力と接続されることと、
ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線（２４）が第四入力信号増幅器（５８）の第一の入力と同時に第十出力ゲート（４４）の第一の入力と接続され、第十出力ゲート（４４）の出力がＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線（２２）と接続されることと、
第四入力信号増幅器（５８）の出力が第十三出力ゲート（５５）の第一の入力と同時に第十四出力ゲート（５０）の第一の入力ならびに第九結合ゲート（５９）の第一の入力と接続されることと、
第十四出力ゲート（５０）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３９）と同時に第九結合ゲート（５９）の第二の入力ならびに第八結合ゲート（５４）の第一の入力と接続され、第八結合ゲート（５４）の出力が第七結合ゲート（５２）の第一の入力と接続されることと、
第十三出力ゲート（５５）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（４０）と接続され、また第十三出力ゲート（５５）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３８）と同時に第九結合ゲート（５９）の第三の入力のほか第八結合ゲート（５４）の第二の入力と接続されることと、
第十四出力ゲート（５０）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３７）と接続されることと、
第九結合ゲート（５９）の出力が第十一出力ゲート（４７）の第一の入力と同時に第十二出力ゲート（４８）の第一の入力と接続され、また第十二出力ゲート（４８）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（３２）と接続されることと、
ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（２９）が第十二出力ゲート（４８）の第二の入力のほか第六結合ゲート（４６）の第一の入力と接続され、その際第六結合ゲート（４６）の出力が第七結合ゲート（５２）の第二の入力と接続されることと、
第六結合ゲート（４６）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３１）のほか第十一出力ゲート（４７）の第二の入力と接続され、第十一出力ゲート（４７）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３０）と接続されることと、
第七結合ゲート（５２）の出力が第十出力ゲート（４２）の第二の入力と接続されることと、
を特徴とする請求項４に記載の構成。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バスとして規定された配線システムにそれぞれ接続される第一と第二データ処理ユニットを有する、チップ内における並列プロセッサシステムのプロセッサバス構成に関する。
【０００２】
【従来の技術】
回路の機能ユニット、特に演算器間の最も一般的な接続機構は、バスである。一方、そのようなバスは、チップ内またはチップ間において、例えば各機能ユニット間のデータの交換を実行する、演算器のシステムバスまたはローカルバスとして実現することができる。
【０００３】
最も簡単な場合、バスは、部分的な配線のノードを構成し、スター状に配置されたタップ、例えば広く普及している機器仕様のＰＣＩバスで機能ユニットとの接続を実現するものである。
【０００４】
しかし、Ｋａｉｎ氏の「Ａｄｖａｎｃｅｄ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ」（ＩＳＢＮ ０−１３−００７７４１−０）の３７６〜３８５ページに要約して描かれている、次のトポロジーを持つ機能ユニットのバス構成も一般的である。
【０００５】
１．各々が個別接続
２．バスコントローラを有するバス
３．多重バス
４．クロススイッチシステム
５．ｎ次元に分類された機能ユニット
６．ツリー構造
７．リング構造
８．中間での接続を有する多段ネットワーク
９．階層構造
バス上での情報の衝突を発生させないためには、常時一つの機能ユニットだけがバス上で情報を交換することを許されるものである。そのような情報交換の制御のためには、機能ユニットは、大抵は機械的および電気的に仕様が決められ、規格化され、そのことによって各構成要素に対して許可されたバス信号の時間的シーケンスを確実に実行するためのインタフェースを備えている。
【０００６】
米国特許第６０８１８６３号明細書において、機器仕様のＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ）バスに関する特別な解決法が周知であり、そこでは周知の特別な「ＰＣＩローカルバス標準」がベースに機能しており、それはグラフィックカード、ハードディスク駆動機構のような周辺機器がホストブリッジを介してＰＣ装置またはサーバ内部のシステムバスと通信するために設けられたものである。
【０００７】
この解決法においては、そのような多数（１４まで）の周辺機器を複数のローカルな部分バスに統合することによって、コンピュータ内の接続インタフェース（スロット）の一般的な数が増加され、多重ＰＣＩバスを制御するために必要なホストブリッジの数が最小化されている。
【０００８】
この場合、特別に設計したホストブリッジを用いた電子回路によりこれらの部分バスの接続と非接続を切替えることによって、ＰＣＩバス当たり４つのＰＣＩスロットというＰＣＩ仕様の回路技術上の制限が回避されている。この方法においては、「ＰＣＩローカルバス標準」の回路技術的な制限は守られている。
【０００９】
この解決法は、コンピュータのシステムバスに関しても、プロセッサバスに関しても、チップ内においては採用できないものであり、ただスター状に接続されたＰＣＩスロットに関する部分バスにおいて利用可能であり、部分的な配線のノードから成るバスの上述した最も簡単な場合に実施できるものである。
【００１０】
例えばＰＣＩスロットを介して接続された、部分バス内の周辺構成機器の独立した通信は、同様に不可能であり、この発明にもとづき設定された課題に関しても、この解決法には規定されていない。
【００１１】
さらに、米国特許第５５０２８１７号明細書において、従来の技術の特別な分野が大まかに記載されている。この明細書では、多数のデータ源と多数のプロセッサとの接続に関するデータ収集とデータ配信のための高速システムが扱われており、そこにおいてはコンピュータ（ワークステーション）とデータ源がそれぞれ並列データパスセグメントのノードを介して接続されるものである。
【００１２】
一つの入力コネクタと一つの出力コネクタを持つノードが、これらのコネクタを介してそれぞれ隣接するノードと接続され、その結果すべてのノードの相互接続においてリング接続が構成され、ＬＡＮで周知のトークンリング方式と似たデータの動きとなる単方向のデータフローが実現される。
【００１３】
どのノードもデータ処理ユニットを持っており、コンピュータまたはデータ源のデータは、ノードとの単方向のデータフローとして構成、同期化される。
【００１４】
ノードには両コネクタが対となってあり、入力コネクタから出力コネクタへのデータフローの方向においては、その間にメモリレジスタ／マルチプレクサが接続され、これらはそれぞれ必ずＦＩＦＯメモリを持たなければならない。
【００１５】
目的の演算器へのノードにおいて、ノードに伝達される、より高い情報受信速度のデータがデータフロー内のより低い情報受信速度を持つデータを「追い越す」ことが可能である構成によって、データ収集と配信の目標とする加速度と高い速度が達成されている。
【００１６】
より高い情報受信速度のデータが、ノードを通過した後、ＦＩＦＯ方式にもとづき保存されていたデータがメモリから読み出されて、次のノードに送り出される。この解決法に関してもまた、この解決法がコンピュータのシステムバスに関しても、プロセッサバスに関しても、チップ内においては採用できないものであることは明らかである。
【００１７】
例えば隣接しないノードと接続されたデータ源／コンピュータの独立した両方向の通信も、同じく不可能である。ここで述べた従来の技術の場合、明らかに周知のバスシステムには、ある時点においては、常に一つのデータ伝達しか行うことができないという重大な欠点がある。このことは、バス上のデータ伝送においけるネックとなっており、その際各機能ユニットの処理速度が最大限に活用されないことになる。そのほか、計算機のクロックを高めることでバス上のデータ伝送速度を向上することにより、システムの処理速度をさらに良く利用することには、明らかに物理的な限界がある。
【００１８】
従来の技術において周知の先取り法も、ＣＰＵの処理速度の望む最大限の活用に対して、限定的にしか作用しないものであり、それはプログラム実行時のプログラム状況において必要な場合には、予め呼び出した命令において止むを得ずこの方法を放棄しなければならないからである。このため、ＣＰＵにおける命令処理の際に得られた速度の向上が、再び部分的に効果を失うこととなる。
【００１９】
最新の頻繁に必要とされる命令およびデータをキャッシュメモリにバッファリングし、それによってバス上における更なるデータ伝送を回避する、従来の技術において周知の別の方法も、ＣＰＵの処理速度の向上においては限定的な増加をもたらすだけである。
【００２０】
さらに、Ｍｉｃｈａｅｌ Ｊ． Ｆｌｙｎｎ氏の「Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ 」（ＩＳＢＮ ０−８６７２０−２０４−３９） の４３４〜４３８ページに記載されたベクトルプロセッサの解法を挙げたい。
【００２１】
この場合、同じ演算による処理対象であるが、相異なる機能ユニットから供給されるデータセットが、指定されたベクトルレジスタに一緒に置かれる。これらのデータセットは、そのような規定の長さのベクトル構造内に、例えばＡＤＤ、ＭＵＬＴＩＰＬＹのような所要の演算による処理のために参照されるブロックとして供給される。
【００２２】
そのため、明らかに従来の技術には、バス上におけるデータ伝送速度の向上に際して重大な欠点があり、それは、互いに独立して動作する機能ユニットによるバスの並行した利用が不可能であるということにある。
【００２３】
【発明が解決しようとする課題】
ここにおいて、この発明が基礎に置く課題は、バス上にある機能ユニットが、同時にかつ互いに独立して通信することができるということを実現することにある。
【００２４】
【課題を解決するための手段】
この発明において設定された課題の解決法は、バスが接続ユニットとバスセグメントを有し、その際このバスセグメントが接続ユニットによって切り離し可能な形でバスに接続されるということと、接続ユニット内のデータ伝送を単方向または両方向で実現する多重パスが接続ユニット内に配備されているということにある。
【００２５】
さらに、第一の接続ユニットに対して、第二と第三の接続ユニットが再生機構として連鎖する形で配備されるほか、これらの再生機構の接続ユニットがスター状および／またはリング状に連鎖する形で配備されるとともに、これらの接続ユニットが隣接して配置された接続ユニットに対してブリッジ接続する形で配備される。
【００２６】
この発明にもとづく解決法においては、バス上に配置され、バスを介して情報の交換を行う機能ユニットは、その交換を別の機能ユニットとは独立して行うことができるということが保証される。より正確に言うと、別のグループの別の機能ユニットも、このバスを介して同じ様に同時に自分自身の情報の交換を行うことができるということである。接続ユニットは、信号線の規定の組み合わせによる相互接続機能を果たす一方、バスセグメントは、接続ユニット間における配線の接続を行う。
【００２７】
さらに、接続ユニットは、このユニットに配備された任意の多数の機能ユニットと情報の交換を実行できることが保証される。選択された機能ユニットへの切替えまたは複数の機能ユニットへの同時接続によって、機能ユニットの情報パスを構成することができる。設定に応じて、多重パスは、単方向または両方向に構成することができる。接続ユニットの単方向の構成では、通信する機能ユニットの選択において、常にただ一つの機能ユニットだけが送信することができ、一方この通信に関与するその他のすべての機能ユニットは、情報をただ受信することができるだけであるとされる。
【００２８】
接続ユニットの両方向の構成においては、接続される機能ユニットは、送信および受信が可能であるように実現される。接続ユニットは、別々の方向チャネル（左右）によって、それと関連した情報の交換に対する方向性を保証するものである。
【００２９】
特に、バス上における情報の交換が、接続ユニットの直ぐ近くにある機能ユニットと行われるというだけでなく、そのような接続ユニットの有利な配置においては、再生機構としての形態を、技術的にならびに経済的に最適化することができるということが考慮されている。また、再生機構としての接続ユニットが連鎖した形で構成されている場合、それは、バス構造全体を簡略化するものである。この点に関して、接続ユニットを、有利に構成されたインタフェースを持つマトリックスの構成要素として形成することができ、それはまた、バスセグメントの形態を同様に再生可能なように配置された一群の基本形として簡単化するものである。
【００３０】
この発明にもとづくプロセッサバス構成の形態において特に考慮すべきことは、相互の通信を頻繁に行う機能ユニットを互いに有利に配置して情報の交換を実施するのに際して実行可能な信号伝達時間を見出すことである。この場合、リング状であれ、チェーン状あるいは混合した形式であれ、プロセッサバス構成の形式の選択によって、最適な調整を実現することができる。
【００３１】
信号伝達時間を小さくするためには、接続ユニットの通過に関して、接続された機能ユニットが情報の交換に関連しない場合に、これらのブリッジする形で接続されたゲート、すなわち通過するゲートの数×接続ユニット当たりの信号パス長が最小となる。
【００３２】
この発明において設定された課題の解決法の形態において、接続ユニットの連鎖する再生機構の各端に、終端ユニットが配置されるものと規定されている。
【００３３】
この場合、終端ユニットとしては、機器が省略された接続ユニットが利用され、それは接続側に関して直接隣接する一つの接続ユニットとだけ接続可能なものである。その他の接続ユニットと接続するための別の端子を備えていない。この終端ユニットは、バスの接続ユニットの駆動に関するデフォルト状態を提供するものであり、その状態は駆動する演算ユニット側に信号が現れない場合に起こるものである。
【００３４】
この発明において設定された課題の解決法の有利な形態においては、延長用の配線を持たない終端ユニットは、再生機構を終端する形で接続されるか、あるいはタッピングによって信号伝達時間を短縮する形で接続ユニットに追加して直接接続されるものと規定される。この場合、接続側において、ただ直接隣接する接続ユニット以外にも、所要のバスセグメントを介して所望の接続ユニットとの接続が行われる形での、終端ユニットの特別な形態が実現される。この接続可能形態は、厳しい条件の信号伝達時間のもとで通信する機能ユニットを接続する場合に信号パスを短縮するために利用される。
【００３５】
この発明において設定された課題の解決法の基本的に有利な形態においては、接続ユニットがマルチプレクサから構成されるものと規定される。
【００３６】
有利には、マルチプレクサ構成要素を用いた接続ユニットの実現形態が利用される。この場合、接続機能が最小限の構成要素数で実現される。
【００３７】
この発明において設定された課題の解決法の他の基本的に有利な形態においては、マルチプレクサのゲート機能が、論理演算のＯＲまたはＸＯＲに切替え可能な形で拡張されるものと規定される。拡張された設定課題に対しては、バス上において、ＯＲまたはＸＯＲのような別の論理演算を用いた信号の結合を行う機能へ切替えることが規定されている。
【００３８】
これに関する別の形態は、請求項６または７の特徴を持つものである。
【００３９】
【発明の実施の形態】
以下において、実施例にもとづきこの発明をより詳しく説明する。
【００４０】
図１において明らかなとおり、バス１は、両方向接続ユニット２とバスセグメント３から構成される。この接続ユニットは、二つのラインの形状として構成されており、第一ラインにおいてはデータパスＩＣＵＢＵＳ０Ｒ７９とＩＣＵＢＵＳ０Ｌ７８が、第二ラインにおいてはデータパスＩＣＵＢＵＳ１Ｒ７７とＩＣＵＢＵＳ１Ｌ７６が通っている。このバス１上には、ＩＯＵ機能ユニット１０、ＡＧＵ機能ユニット９、ＰＣＵ機能ユニット８、ＧＰＵ機能ユニット７、ＲＦＵ機能ユニット６が配置されており、ＲＦＵ機能ユニット６は、さらに複数のＤＰＵ機能ユニット５から構成されている。
【００４１】
バス端には、終端ユニット４が配備され、それは、外部のバス駆動信号が無い場合において、バス内に「０」記号が付与されるデフォルト状態を実現するものである。伝達時間短縮のため、データパスＩＣＵＢＵＳ１Ｌ７６とＩＣＵＢＵＳ０Ｌ７８は、バスセグメント３を迂回するように分岐され、終端ユニット４を経由してバス１の端に配置された接続ユニット２に通じる。
【００４２】
図２では、そこに描かれた接続ユニットのマルチプレクサ構成によって、両方向のＩＣＵ右／左データパスと二つの機能ユニット、ここでは例としてＲＦＵ機能ユニット６と図１では触れられていないＭＥＭ機能ユニットとを接続するための同じく両方向のデータパスとの結合が一つの交差ラインで実現される状況が明らかにされている。この場合、ＩＣＵ右データパスは、ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線２１を介して、そして対応する「通過」駆動の場合には第一出力ゲート１９を介して直接的にＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。ＩＣＵ左データパスは、ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線２４を介して、そして対応する「通過」駆動の場合には第四出力ゲート１４を介して直接的にＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００４３】
さらには、ＩＣＵ右データパスは、第一入力信号増幅器１１を介して、そして対応する「切替え」駆動の場合には一方では第二出力ゲート１２を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では第三出力ゲート１３を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に通じる。それとは逆に、ＩＣＵ左データパスは、第二入力信号増幅器２０を介して、そして対応する「切替え」駆動の場合には一方では第五出力ゲート１７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３０に、あるいは他方では第六出力ゲート１８を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３２に通じる。
【００４４】
ＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２５を介して、一方では対応する「通過」駆動の場合には第三出力ゲート１３を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に、あるいは他方では対応する「切替え」駆動の場合には第一結合ゲート１５と第一出力ゲート１９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００４５】
そのほかに、スライス０におけるＭＥＭ右データパスに関しては、このデータパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３４を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じるものとする。
【００４６】
ＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線２９を介して、一方では対応する「通過」駆動の場合には第六出力ゲート１８を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３２に、他方では対応する「切替え」駆動の場合には第二結合ゲート１６と第二出力ゲート１４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００４７】
そのほかに、スライス０のＭＥＭ左データパスに関しては、このデータパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３８を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線４０に通じるものとする。
【００４８】
スライス１のＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２８を介して、一方では対応する「通過」駆動の場合には第二出力ゲート１２を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では対応する「切替え」駆動の場合には第一結合ゲート１５と第一出力ゲート１９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００４９】
さらには、スライス０におけるＲＦＵ右データパスに関しては、このデータパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３６を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に通じるものとする。
【００５０】
スライス１におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３１を介して、一方では対応する「通過」駆動の場合には第五出力ゲート１７を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３０に、他方では対応する「切替え」駆動の場合には第二結合ゲート１６と第二出力ゲート１４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００５１】
そのほかに、スライス０のＲＦＵ左データパスに関しては、このデータパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３９を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３７に通じるものとする。
【００５２】
図３では、そこに描かれた接続ユニットのマルチプレクサ構成によって、両方向のＩＣＵ右／左データパスと二つの機能ユニット、ここでは例としてＲＦＵ機能ユニット６と図１では触れられていないＭＥＭ機能ユニットとを接続するための同じく両方向のデータパスとの結合が二つの交差ラインで実現される状況が明らかにされている。
【００５３】
この場合、ＩＣＵ右データパスは、ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線２１を介して、そして対応する「通過」駆動の場合には第七出力ゲート４９を介して直接的にＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。ＩＣＵ左データパスは、ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線２４を介して、そして対応する「通過」駆動の場合には第十出力ゲート４４を介して直接的にＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００５４】
さらには、スライス１に関するＩＣＵ右データパスは、第三入力信号増幅器４１によって増幅され、そして対応する「切替え」駆動の場合には一方では第八出力ゲート４２を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では第九出力ゲート４３を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に通じる。同様に、スライス０に関するＩＣＵ右データパスは、第三入力信号増幅器４１によって増幅され、そして対応する「切替え」駆動の場合には第三結合ゲート４５を介して、一方では第十五出力ゲート５６を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では第十六出力ゲート５７を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じる。
【００５５】
それとは逆に、スライス１に関するＩＣＵ左データパスは、第四入力信号増幅器５８によって増幅され、そして対応する「切替え」駆動の場合には一方では第九結合ゲート５９と第十一出力ゲート４７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３０に、あるいは他方では第九結合ゲート５９と第十二出力ゲート４８を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に通じる。
【００５６】
同様に、スライス０に関するＩＣＵ左データパスは、第四入力信号増幅器５８によって増幅されるが、しかし対応する「切替え」駆動の場合には一方では第十四出力ゲート５０を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３７に、あるいは他方では第十三出力ゲート５５を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線４０に通じる。
【００５７】
スライス１に関するＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２５を介して、一方では対応する「通過」駆動の場合には第九出力ゲート４３を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に、あるいは他方では対応する「切替え」駆動の場合には第四結合ゲート５１と第五結合ゲート５３と第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００５８】
同様に、スライス１に関するＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｒｉｇｈｔ信号線２５を介するが、しかしその後は第三結合ゲート４５を介して、対応する「切替え」駆動においては一方では第十五出力ゲート５６を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では第十六出力ゲート５７を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じる。
【００５９】
スライス０に関するＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３４を介して、一方では対応する「通過」駆動の場合には第十六出力ゲート５７を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に、あるいは他方では対応する「切替え」駆動の場合には第十結合ゲート６０、第五結合ゲート５３と第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００６０】
スライス１に関するＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線２９を介して、一方では対応する「通過」駆動の場合には第十二出力ゲート４８を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に、他方では対応する「切替え」駆動の場合には第六結合ゲート４６と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００６１】
そのほかに、スライス０に関するＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３８を介して、一方では対応する「通過」駆動の場合には第十三出力ゲート５５を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線４０に、あるいは他方では対応する「切替え」駆動の場合には第八結合ゲート５４と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線に通じる。さらに、スライス０におけるＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３８を介して、対応する「通過」駆動の場合には第九結合ゲート５９を介して、そして一方では第十一出力ゲート４７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３０に、あるいは他方では第十二出力ゲート４８を介してＲＦＵ＿ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に通じる。
【００６２】
スライス１におけるＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２８を介して、一方では対応する「通過」駆動の場合には第八出力ゲート１２を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では対応する「切替え」駆動の場合には第四結合ゲート５１と第五結合ゲート５３ならびに第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００６３】
さらには、スライス１におけるＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ１＿Ｒｉｇｈｔ信号線２８から、対応する「切替え」駆動の場合には第三結合ゲートを介して、そして一方では第十五出力ゲート５６を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では第十六出力ゲート５７を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じる。
【００６４】
さらには、スライス０におけるＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３６から、一方では対応する「通過」駆動の場合には第十五出力ゲート５６を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では対応する「切替え」駆動の場合には第十結合ゲート６０と第五結合ゲート５３ならびに第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００６５】
スライス１におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３１を介して、一方では対応する「通過」駆動の場合には第十一出力ゲート４７を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３０に、他方では対応する「切替え」駆動の場合には第六結合ゲート４６と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００６６】
スライス０におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３９から、一方では対応する「通過」駆動の場合には第十四出力ゲート５０を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３７に、あるいは他方では対応する「切替え」駆動の場合には第八結合ゲート５４と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。そのほかに、スライス０におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３９を介して、対応する「切替え」駆動の場合には第九結合ゲート５９を介して、そして一方では第十一出力ゲート４７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３０に、あるいは他方では第十二出力ゲート４８を介してＲＦＵ＿ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に通じる。
【００６７】
図４において明らかにされているマルチプレクサ接続ユニットのＯＲ機能拡張に関する概観接続図では、ＩＣＵ右データパスは、ＩＣＵ＿ｒｉｇｈｔ＿ｉｎ信号線６５からｉｃｕｗｍｕｘ部分ユニット７０とｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９に通じ、ｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９の出力は、ＩＣＵ＿ｒｉｇｈｔ＿ｏｕｔ信号線６７に接続される。ＩＣＵ左データパスは、ＩＣＵ＿Ｌｅｆｔ＿ｉｎ信号線６６からｉｃｕｗｍｕｘ部分ユニット７０とｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８に通じ、ｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８の出力は、ＩＣＵ＿Ｌｅｆｔ＿ｏｕｔ信号線６４に接続される。ＲＦＵ＿ｉｎ信号線７５は、所要の信号処理のために、ｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９とｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８のそれぞれの第二の入力に接続される。そのほかに、ＩＣＵＯＲＭＵＸ＿ｃｔｒｌ信号線７１は、ｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９とｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８に接続され、その論理値を保持することによって、これら二つの部分ユニットに対して多重化機能かＯＲ機能拡張のどちらの機能を選択するかを決定することができる。ｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８に接続されたＩＣＵＬＭＵＸ＿ｃｔｒｌ信号線７２を介して、そしてｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９に接続されたＩＣＵＲＭＵＸ＿ｃｔｒｌ信号線７３を介して、これらの部分ユニットのゲート制御が行われる。
【図面の簡単な説明】
【図１】機能ユニットを接続ユニットとバスセグメントに配置した形のプロセッサバス構成のブロック接続図
【図２】両方向ＩＣＵ−右／左−データパスと二つの機能ユニットを接続するための同じく両方向データパスとの結合を一つの交差ラインで実現するマルチプレクサ構成の接続ユニットの概観接続図（ここで接続されるＭＥＭ−機能ユニットは、図１には描かれていない）
【図３】両方向ＩＣＵ−右／左−データパスと二つの機能ユニットを接続するための同じく両方向データパスとの結合を二つの交差ラインで実現するマルチプレクサ構成の接続ユニットの概観接続図（ここで接続されるＭＥＭ−機能ユニットは、図１には描かれていない）
【図４】マルチプレクサ接続ユニットのＯＲ機能拡張に関する概観接続図
【符号の説明】
１ バス
２ 接続ユニット
３ バスセグメント
４ 終端ユニット
５ ＤＰＵ機能ユニット
６ ＲＦＵ機能ユニット
７ ＧＰＵ機能ユニット
８ ＰＣＵ機能ユニット
９ ＡＧＵ機能ユニット
１０ ＩＯＵ機能ユニット
１１ 第一入力信号増幅器
１２ 第二出力ゲート
１３ 第三出力ゲート
１４ 第四出力ゲート
１５ 第一結合ゲート
１６ 第二結合ゲート
１７ 第五出力ゲート
１８ 第六出力ゲート
１９ 第一出力ゲート
２０ 第二入力信号増幅器
２１ ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線
２２ ＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線
２３ ＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線
２４ ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線
２５ ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２６ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２７ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２８ ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２９ ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線
３０ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線
３１ ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線
３２ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線
３３ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３４ ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３５ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３６ ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３７ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
３８ ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
３９ ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
４０ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
４１ 第三入力信号増幅器
４２ 第八出力ゲート
４３ 第九出力ゲート
４４ 第十出力ゲート
４５ 第三結合ゲート
４６ 第六結合ゲート
４７ 第十一出力ゲート
４８ 第十二出力ゲート
４９ 第七出力ゲート
５０ 第十四出力ゲート
５１ 第四結合ゲート
５２ 第七結合ゲート
５３ 第五結合ゲート
５４ 第八結合ゲート
５５ 第十三出力ゲート
５６ 第十五出力ゲート
５７ 第十六出力ゲート
５８ 第四入力信号増幅器
５９ 第九結合ゲート
６０ 第十結合ゲート
６１ ２方向マルチプレクサ
６２ デュアルスライス２方向マルチプレクサ
６３ デュアルスライス２方向ＯＲ多重化ユニット
６４ ＩＣＵ＿ｌｅｆｔ＿ｏｕｔ信号線
６５ ＩＣＵ＿ｒｉｇｈｔ＿ｉｎ信号線
６６ ＩＣＵ＿ｌｅｆｔ＿ｉｎ信号線
６７ ＩＣＵ＿ｒｉｇｈｔ＿ｏｕｔ信号線
６８ ｉｃｕｌｍｕｘ−ｏｒ多重化左部分ユニット
６９ ｉｃｕｒｍｕｘ−ｏｒ多重化右部分ユニット
７０ ｉｃｕｗｍｕｘ−ｏｒ多重化値部分ユニット
７１ ＩＣＵＯＲＭＵＸ＿ｃｔｒｌ信号線
７２ ＩＣＵＬＭＵＸ＿ｃｔｒｌ信号線
７３ ＩＣＵＲＭＵＸ＿ｃｔｒｌ信号線
７４ ＩＣＵ＿ｏｕｔ信号線
７５ ＲＦＵ＿ｉｎ信号線
７６ ＩＣＵＢＵＳ１Ｌ
７７ ＩＣＵＢＵＳ１Ｒ
７８ ＩＣＵＢＵＳ０Ｌ
７９ ＩＣＵＢＵＳ０Ｒ
【発明の名称】プロセッサバス構成
【特許請求の範囲】
【請求項１】バスとして規定された配線システムにそれぞれ接続される第一と第二のデータ処理ユニットを有する、チップ内における並列プロセッサシステムのプロセッサバス構成において、このバス（１）が接続ユニット（２）とバスセグメント（３）を備え、その際このバスセグメント（３）が接続ユニット（２）によって分離可能な形でバス（１）に接続されることと、
接続ユニット（２）内における単方向または両方向のデータ伝送を実現する多重パスが接続ユニット（２）に配備されることと、
第一の接続ユニット（２）に対して、第二および第三の接続ユニット（２）が、再生機構として連鎖する形で配備されることと、
再生機構の接続ユニット（２）が、スター状および／またはリング状に連鎖する形で配備されることと、
接続ユニット（２）が、隣接して配置される接続ユニット（２）に対して、ブリッジ接続する形で配備されることと、
を特徴とする構成。
【請求項２】連鎖する再生機構の形で接続された接続ユニット（２）の各端に、終端ユニット（４）が配備されることを特徴とする請求項１に記載の構成。
【請求項３】延長用の配線を持たない終端ユニット（４）が再生機構の最後に接続されるか、あるいはこの終端ユニット（４）が接続ユニット（２）に直接追加する形で接続されることを特徴とする請求項２に記載の構成。
【請求項４】接続ユニット（２）がマルチプレクサから構成されることを特徴とする請求項１に記載の構成。
【請求項５】マルチプレクサのゲート機能が論理演算のＯＲまたはＸＯＲに切替え可能な形で拡張されることを特徴とする請求項４に記載の構成。
【請求項６】マルチプレクサが２方向マルチプレクサ（６１）によって実現され、その際ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線（２１）が第一入力信号増幅器（１１）の第一の入力と同時に第一出力ゲート（１９）の第一の入力と接続されるとともに第一出力ゲート（１９）の出力がＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線（２３）に接続されることと、
第一入力信号増幅器（１１）の出力が第二出力ゲート（１２）の第一の入力と同時に第三出力ゲート（１３）の第一の入力と接続され、第三出力ゲート（１３）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２５）と同時に第一結合ゲート（１５）の第一の入力と接続され、第一結合ゲート（１５）の出力が第一出力ゲート（１９）の第二の入力と接続されることと、
第二出力ゲート（１２）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２６）と接続され、また第二出力ゲート（１２）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２８）と同時に第一結合ゲート（１５）の第二の入力に接続されることと、
第三出力ゲート（１３）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２７）に接続されることと、
ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線（２４）が第二入力信号増幅器（２０）の入力と同時に第四出力ゲート（１４）の第一の入力と接続され、第四出力ゲート（１４）の出力がＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線（２２）に接続されることと、
第二入力信号増幅器（２０）の出力が第五出力ゲート（１７）の第一の入力と同時に第六出力ゲート（１８）の第一の入力と接続され、第六出力ゲート（１８）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（２９）と同時に第二結合ゲート（１６）の第一の入力と接続され、第二結合ゲート（１６）の出力が第四出力ゲート（１４）の第二の入力と接続されることと、
第五出力ゲート（１７）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３０）と接続され、第五出力ゲート（１７）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３１）と同時に第二結合ゲート（１６）の第二の入力と接続されることと、
第六出力ゲート（１８）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（３２）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３６）がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３３）と接続されることと、
ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３５）がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３４）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３９）がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３７）と接続されることと、
ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（４０）がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３８）と接続されることと、
を特徴とする請求項４に記載の構成。
【請求項７】マルチプレクサがデュアルスライス２方向マルチプレクサ（６２）によって実現され、その際ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線（２１）が第三入力信号増幅器（４１）の第一の入力と同時に第七出力ゲート（４９）の第一の入力と接続されるとともに、第七出力ゲート（４９）の出力がＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線（２３）に接続されることと、
第三入力信号増幅器（４１）の出力が第八出力ゲート（４２）の第一の入力と同時に第九出力ゲート（４３）の第一の入力ならびに第三結合ゲート（４５）の第一の入力と接続されることと、
第九出力ゲート（４３）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２５）と同時に第三結合ゲート（４５）の第二の入力ならびに第四結合ゲート（５１）の第一の入力と接続され、第四結合ゲート（５１）の出力が第五結合ゲート（５３）の第一の入力と接続されることと、
第八出力ゲート（４２）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２６）と接続され、また第八出力ゲート（４２）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２８）と同時に第三結合ゲート（４５）の第三の入力のほかに第四結合ゲート（５１）の第二の入力と接続されることと、
第九出力ゲート（４３）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２７）と接続されることと、
第三結合ゲート（４５）の出力が第十五出力ゲート（５６）の第一の入力と同時に第十六出力ゲート（５７）の第一の入力と接続され、また第十六出力ゲート（５７）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３５）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３６）が第十五出力ゲート（５６）の第二の入力のほかに第十結合ゲート（６０）の第一の入力と接続され、その際第十結合ゲート（６０）の出力が第五結合ゲート（５３）の第二の入力と接続されることと、
第十結合ゲート（６０）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３４）のほかに第十六出力ゲート（５７）の第二の入力と接続されることと、
第十五出力ゲート（５６）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３３）と接続されることと、
第五結合ゲート（５３）の出力が第七出力ゲート（４９）の第二の入力と接続されることと、
ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線（２４）が第四入力信号増幅器（５８）の第一の入力と同時に第十出力ゲート（４４）の第一の入力と接続され、第十出力ゲート（４４）の出力がＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線（２２）と接続されることと、
第四入力信号増幅器（５８）の出力が第十三出力ゲート（５５）の第一の入力と同時に第十四出力ゲート（５０）の第一の入力ならびに第九結合ゲート（５９）の第一の入力と接続されることと、
第十四出力ゲート（５０）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３９）と同時に第九結合ゲート（５９）の第二の入力ならびに第八結合ゲート（５４）の第一の入力と接続され、第八結合ゲート（５４）の出力が第七結合ゲート（５２）の第一の入力と接続されることと、
第十三出力ゲート（５５）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（４０）と接続され、また第十三出力ゲート（５５）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３８）と同時に第九結合ゲート（５９）の第三の入力のほか第八結合ゲート（５４）の第二の入力と接続されることと、
第十四出力ゲート（５０）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３７）と接続されることと、
第九結合ゲート（５９）の出力が第十一出力ゲート（４７）の第一の入力と同時に第十二出力ゲート（４８）の第一の入力と接続され、また第十二出力ゲート（４８）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（３２）と接続されることと、
ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（２９）が第十二出力ゲート（４８）の第二の入力のほか第六結合ゲート（４６）の第一の入力と接続され、その際第六結合ゲート（４６）の出力が第七結合ゲート（５２）の第二の入力と接続されることと、
第六結合ゲート（４６）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３１）のほか第十一出力ゲート（４７）の第二の入力と接続され、第十一出力ゲート（４７）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３０）と接続されることと、
第七結合ゲート（５２）の出力が第十出力ゲート（４２）の第二の入力と接続されることと、
を特徴とする請求項４に記載の構成。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バスとして規定された配線システムにそれぞれ接続される第一と第二データ処理ユニットを有する、チップ内における並列プロセッサシステムのプロセッサバス構成に関する。
【０００２】
【従来の技術】
回路の機能ユニット、特に演算器間の最も一般的な接続機構は、バスである。一方、そのようなバスは、チップ内またはチップ間において、例えば各機能ユニット間のデータの交換を実行する、演算器のシステムバスまたはローカルバスとして実現することができる。
【０００３】
最も簡単な場合、バスは、部分的な配線のノードを構成し、スター状に配置されたタップ、例えば広く普及している機器仕様のＰＣＩバスで機能ユニットとの接続を実現するものである。
【０００４】
しかし、Ｋａｉｎ氏の「Ａｄｖａｎｃｅｄ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ」（ＩＳＢＮ ０−１３−００７７４１−０）の３７６〜３８５ページに要約して描かれている、次のトポロジーを持つ機能ユニットのバス構成も一般的である。
【０００５】
１．各々が個別接続
２．バスコントローラを有するバス
３．多重バス
４．クロススイッチシステム
５．ｎ次元に分類された機能ユニット
６．ツリー構造
７．リング構造
８．中間での接続を有する多段ネットワーク
９．階層構造
バス上での情報の衝突を発生させないためには、常時一つの機能ユニットだけがバス上で情報を交換することを許されるものである。そのような情報交換の制御のためには、機能ユニットは、大抵は機械的および電気的に仕様が決められ、規格化され、そのことによって各構成要素に対して許可されたバス信号の時間的シーケンスを確実に実行するためのインタフェースを備えている。
【０００６】
米国特許第６０８１８６３号明細書において、機器仕様のＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ）バスに関する特別な解決法が周知であり、そこでは周知の特別な「ＰＣＩローカルバス標準」がベースに機能しており、それはグラフィックカード、ハードディスク駆動機構のような周辺機器がホストブリッジを介してＰＣ装置またはサーバ内部のシステムバスと通信するために設けられたものである。
【０００７】
この解決法においては、そのような多数（１４まで）の周辺機器を複数のローカルな部分バスに統合することによって、コンピュータ内の接続インタフェース（スロット）の一般的な数が増加され、多重ＰＣＩバスを制御するために必要なホストブリッジの数が最小化されている。
【０００８】
この場合、特別に設計したホストブリッジを用いた電子回路によりこれらの部分バスの接続と非接続を切替えることによって、ＰＣＩバス当たり４つのＰＣＩスロットというＰＣＩ仕様の回路技術上の制限が回避されている。この方法においては、「ＰＣＩローカルバス標準」の回路技術的な制限は守られている。
【０００９】
この解決法は、コンピュータのシステムバスに関しても、プロセッサバスに関しても、チップ内においては採用できないものであり、ただスター状に接続されたＰＣＩスロットに関する部分バスにおいて利用可能であり、部分的な配線のノードから成るバスの上述した最も簡単な場合に実施できるものである。
【００１０】
例えばＰＣＩスロットを介して接続された、部分バス内の周辺構成機器の独立した通信は、同様に不可能であり、この発明にもとづき設定された課題に関しても、この解決法には規定されていない。
【００１１】
さらに、米国特許第５５０２８１７号明細書において、従来の技術の特別な分野が大まかに記載されている。この明細書では、多数のデータ源と多数のプロセッサとの接続に関するデータ収集とデータ配信のための高速システムが扱われており、そこにおいてはコンピュータ（ワークステーション）とデータ源がそれぞれ並列データパスセグメントのノードを介して接続されるものである。
【００１２】
一つの入力コネクタと一つの出力コネクタを持つノードが、これらのコネクタを介してそれぞれ隣接するノードと接続され、その結果すべてのノードの相互接続においてリング接続が構成され、ＬＡＮで周知のトークンリング方式と似たデータの動きとなる単方向のデータフローが実現される。
【００１３】
どのノードもデータ処理ユニットを持っており、コンピュータまたはデータ源のデータは、ノードとの単方向のデータフローとして構成、同期化される。
【００１４】
ノードには両コネクタが対となってあり、入力コネクタから出力コネクタへのデータフローの方向においては、その間にメモリレジスタ／マルチプレクサが接続され、これらはそれぞれ必ずＦＩＦＯメモリを持たなければならない。
【００１５】
目的の演算器へのノードにおいて、ノードに伝達される、より高い情報受信速度のデータがデータフロー内のより低い情報受信速度を持つデータを「追い越す」ことが可能である構成によって、データ収集と配信の目標とする加速度と高い速度が達成されている。
【００１６】
より高い情報受信速度のデータが、ノードを通過した後、ＦＩＦＯ方式にもとづき保存されていたデータがメモリから読み出されて、次のノードに送り出される。この解決法に関してもまた、この解決法がコンピュータのシステムバスに関しても、プロセッサバスに関しても、チップ内においては採用できないものであることは明らかである。
【００１７】
例えば隣接しないノードと接続されたデータ源／コンピュータの独立した両方向の通信も、同じく不可能である。ここで述べた従来の技術の場合、明らかに周知のバスシステムには、ある時点においては、常に一つのデータ伝達しか行うことができないという重大な欠点がある。このことは、バス上のデータ伝送においけるネックとなっており、その際各機能ユニットの処理速度が最大限に活用されないことになる。そのほか、計算機のクロックを高めることでバス上のデータ伝送速度を向上することにより、システムの処理速度をさらに良く利用することには、明らかに物理的な限界がある。
【００１８】
従来の技術において周知の先取り法も、ＣＰＵの処理速度の望む最大限の活用に対して、限定的にしか作用しないものであり、それはプログラム実行時のプログラム状況において必要な場合には、予め呼び出した命令において止むを得ずこの方法を放棄しなければならないからである。このため、ＣＰＵにおける命令処理の際に得られた速度の向上が、再び部分的に効果を失うこととなる。
【００１９】
最新の頻繁に必要とされる命令およびデータをキャッシュメモリにバッファリングし、それによってバス上における更なるデータ伝送を回避する、従来の技術において周知の別の方法も、ＣＰＵの処理速度の向上においては限定的な増加をもたらすだけである。
【００２０】
さらに、Ｍｉｃｈａｅｌ Ｊ． Ｆｌｙｎｎ氏の「Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ 」（ＩＳＢＮ ０−８６７２０−２０４−３９） の４３４〜４３８ページに記載されたベクトルプロセッサの解法を挙げたい。
【００２１】
この場合、同じ演算による処理対象であるが、相異なる機能ユニットから供給されるデータセットが、指定されたベクトルレジスタに一緒に置かれる。これらのデータセットは、そのような規定の長さのベクトル構造内に、例えばＡＤＤ、ＭＵＬＴＩＰＬＹのような所要の演算による処理のために参照されるブロックとして供給される。
【００２２】
そのため、明らかに従来の技術には、バス上におけるデータ伝送速度の向上に際して重大な欠点があり、それは、互いに独立して動作する機能ユニットによるバスの並行した利用が不可能であるということにある。
【００２３】
【発明が解決しようとする課題】
ここにおいて、この発明が基礎に置く課題は、バス上にある機能ユニットが、同時にかつ互いに独立して通信することができるということを実現することにある。
【００２４】
【課題を解決するための手段】
この発明において設定された課題の解決法は、バスが接続ユニットとバスセグメントを有し、その際このバスセグメントが接続ユニットによって切り離し可能な形でバスに接続されるということと、接続ユニット内のデータ伝送を単方向または両方向で実現する多重パスが接続ユニット内に配備されているということにある。
【００２５】
さらに、第一の接続ユニットに対して、第二と第三の接続ユニットが再生機構として連鎖する形で配備されるほか、これらの再生機構の接続ユニットがスター状および／またはリング状に連鎖する形で配備されるとともに、これらの接続ユニットが隣接して配置された接続ユニットに対してブリッジ接続する形で配備される。
【００２６】
この発明にもとづく解決法においては、バス上に配置され、バスを介して情報の交換を行う機能ユニットは、その交換を別の機能ユニットとは独立して行うことができるということが保証される。より正確に言うと、別のグループの別の機能ユニットも、このバスを介して同じ様に同時に自分自身の情報の交換を行うことができるということである。接続ユニットは、信号線の規定の組み合わせによる相互接続機能を果たす一方、バスセグメントは、接続ユニット間における配線の接続を行う。
【００２７】
さらに、接続ユニットは、このユニットに配備された任意の多数の機能ユニットと情報の交換を実行できることが保証される。選択された機能ユニットへの切替えまたは複数の機能ユニットへの同時接続によって、機能ユニットの情報パスを構成することができる。設定に応じて、多重パスは、単方向または両方向に構成することができる。接続ユニットの単方向の構成では、通信する機能ユニットの選択において、常にただ一つの機能ユニットだけが送信することができ、一方この通信に関与するその他のすべての機能ユニットは、情報をただ受信することができるだけであるとされる。
【００２８】
接続ユニットの両方向の構成においては、接続される機能ユニットは、送信および受信が可能であるように実現される。接続ユニットは、別々の方向チャネル（左右）によって、それと関連した情報の交換に対する方向性を保証するものである。
【００２９】
特に、バス上における情報の交換が、接続ユニットの直ぐ近くにある機能ユニットと行われるというだけでなく、そのような接続ユニットの有利な配置においては、再生機構としての形態を、技術的にならびに経済的に最適化することができるということが考慮されている。また、再生機構としての接続ユニットが連鎖した形で構成されている場合、それは、バス構造全体を簡略化するものである。この点に関して、接続ユニットを、有利に構成されたインタフェースを持つマトリックスの構成要素として形成することができ、それはまた、バスセグメントの形態を同様に再生可能なように配置された一群の基本形として簡単化するものである。
【００３０】
この発明にもとづくプロセッサバス構成の形態において特に考慮すべきことは、相互の通信を頻繁に行う機能ユニットを互いに有利に配置して情報の交換を実施するのに際して実行可能な信号伝達時間を見出すことである。この場合、リング状であれ、チェーン状あるいは混合した形式であれ、プロセッサバス構成の形式の選択によって、最適な調整を実現することができる。
【００３１】
信号伝達時間を小さくするためには、接続ユニットの通過に関して、接続された機能ユニットが情報の交換に関連しない場合に、これらのブリッジする形で接続されたゲート、すなわち通過するゲートの数×接続ユニット当たりの信号パス長が最小となる。
【００３２】
この発明において設定された課題の解決法の形態において、接続ユニットの連鎖する再生機構の各端に、終端ユニットが配置されるものと規定されている。
【００３３】
この場合、終端ユニットとしては、機器が省略された接続ユニットが利用され、それは接続側に関して直接隣接する一つの接続ユニットとだけ接続可能なものである。その他の接続ユニットと接続するための別の端子を備えていない。この終端ユニットは、バスの接続ユニットの駆動に関するデフォルト状態を提供するものであり、その状態は駆動する演算ユニット側に信号が現れない場合に起こるものである。
【００３４】
この発明において設定された課題の解決法の有利な形態においては、延長用の配線を持たない終端ユニットは、再生機構を終端する形で接続されるか、あるいはタッピングによって信号伝達時間を短縮する形で接続ユニットに追加して直接接続されるものと規定される。この場合、接続側において、ただ直接隣接する接続ユニット以外にも、所要のバスセグメントを介して所望の接続ユニットとの接続が行われる形での、終端ユニットの特別な形態が実現される。この接続可能形態は、厳しい条件の信号伝達時間のもとで通信する機能ユニットを接続する場合に信号パスを短縮するために利用される。
【００３５】
この発明において設定された課題の解決法の基本的に有利な形態においては、接続ユニットがマルチプレクサから構成されるものと規定される。
【００３６】
有利には、マルチプレクサ構成要素を用いた接続ユニットの実現形態が利用される。この場合、接続機能が最小限の構成要素数で実現される。
【００３７】
この発明において設定された課題の解決法の他の基本的に有利な形態においては、マルチプレクサのゲート機能が、論理演算のＯＲまたはＸＯＲに切替え可能な形で拡張されるものと規定される。拡張された設定課題に対しては、バス上において、ＯＲまたはＸＯＲのような別の論理演算を用いた信号の結合を行う機能へ切替えることが規定されている。
【００３８】
これに関する別の形態は、請求項６または７の特徴を持つものである。
【００３９】
【発明の実施の形態】
以下において、実施例にもとづきこの発明をより詳しく説明する。
【００４０】
図１において明らかなとおり、バス１は、両方向接続ユニット２とバスセグメント３から構成される。この接続ユニットは、二つのラインの形状として構成されており、第一ラインにおいてはデータパスＩＣＵＢＵＳ０Ｒ７９とＩＣＵＢＵＳ０Ｌ７８が、第二ラインにおいてはデータパスＩＣＵＢＵＳ１Ｒ７７とＩＣＵＢＵＳ１Ｌ７６が通っている。このバス１上には、ＩＯＵ機能ユニット１０、ＡＧＵ機能ユニット９、ＰＣＵ機能ユニット８、ＧＰＵ機能ユニット７、ＲＦＵ機能ユニット６が配置されており、ＲＦＵ機能ユニット６は、さらに複数のＤＰＵ機能ユニット５から構成されている。
【００４１】
バス端には、終端ユニット４が配備され、それは、外部のバス駆動信号が無い場合において、バス内に「０」記号が付与されるデフォルト状態を実現するものである。伝達時間短縮のため、データパスＩＣＵＢＵＳ１Ｌ７６とＩＣＵＢＵＳ０Ｌ７８は、バスセグメント３を迂回するように分岐され、終端ユニット４を経由してバス１の端に配置された接続ユニット２に通じる。
【００４２】
図２では、そこに描かれた接続ユニットのマルチプレクサ構成によって、両方向のＩＣＵ右／左データパスと二つの機能ユニット、ここでは例としてＲＦＵ機能ユニット６と図１では触れられていないＭＥＭ機能ユニットとを接続するための同じく両方向のデータパスとの結合が一つの交差ラインで実現される状況が明らかにされている。この場合、ＩＣＵ右データパスは、ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線２１を介して、そして対応する「通過」駆動の場合には第一出力ゲート１９を介して直接的にＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。ＩＣＵ左データパスは、ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線２４を介して、そして対応する「通過」駆動の場合には第四出力ゲート１４を介して直接的にＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００４３】
さらには、ＩＣＵ右データパスは、第一入力信号増幅器１１を介して、そして対応する「切替え」駆動の場合には一方では第二出力ゲート１２を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では第三出力ゲート１３を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に通じる。それとは逆に、ＩＣＵ左データパスは、第二入力信号増幅器２０を介して、そして対応する「切替え」駆動の場合には一方では第五出力ゲート１７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３０に、あるいは他方では第六出力ゲート１８を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３２に通じる。
【００４４】
ＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２５を介して、一方では対応する「通過」駆動の場合には第三出力ゲート１３を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に、あるいは他方では対応する「切替え」駆動の場合には第一結合ゲート１５と第一出力ゲート１９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００４５】
そのほかに、スライス０におけるＭＥＭ右データパスに関しては、このデータパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３４を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じるものとする。
【００４６】
ＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線２９を介して、一方では対応する「通過」駆動の場合には第六出力ゲート１８を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３２に、他方では対応する「切替え」駆動の場合には第二結合ゲート１６と第二出力ゲート１４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００４７】
そのほかに、スライス０のＭＥＭ左データパスに関しては、このデータパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３８を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線４０に通じるものとする。
【００４８】
スライス１のＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２８を介して、一方では対応する「通過」駆動の場合には第二出力ゲート１２を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では対応する「切替え」駆動の場合には第一結合ゲート１５と第一出力ゲート１９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００４９】
さらには、スライス０におけるＲＦＵ右データパスに関しては、このデータパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３６を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に通じるものとする。
【００５０】
スライス１におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３１を介して、一方では対応する「通過」駆動の場合には第五出力ゲート１７を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３０に、他方では対応する「切替え」駆動の場合には第二結合ゲート１６と第二出力ゲート１４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００５１】
そのほかに、スライス０のＲＦＵ左データパスに関しては、このデータパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３９を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３７に通じるものとする。
【００５２】
図３では、そこに描かれた接続ユニットのマルチプレクサ構成によって、両方向のＩＣＵ右／左データパスと二つの機能ユニット、ここでは例としてＲＦＵ機能ユニット６と図１では触れられていないＭＥＭ機能ユニットとを接続するための同じく両方向のデータパスとの結合が二つの交差ラインで実現される状況が明らかにされている。
【００５３】
この場合、ＩＣＵ右データパスは、ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線２１を介して、そして対応する「通過」駆動の場合には第七出力ゲート４９を介して直接的にＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。ＩＣＵ左データパスは、ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線２４を介して、そして対応する「通過」駆動の場合には第十出力ゲート４４を介して直接的にＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００５４】
さらには、スライス１に関するＩＣＵ右データパスは、第三入力信号増幅器４１によって増幅され、そして対応する「切替え」駆動の場合には一方では第八出力ゲート４２を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では第九出力ゲート４３を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に通じる。同様に、スライス０に関するＩＣＵ右データパスは、第三入力信号増幅器４１によって増幅され、そして対応する「切替え」駆動の場合には第三結合ゲート４５を介して、一方では第十五出力ゲート５６を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では第十六出力ゲート５７を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じる。
【００５５】
それとは逆に、スライス１に関するＩＣＵ左データパスは、第四入力信号増幅器５８によって増幅され、そして対応する「切替え」駆動の場合には一方では第九結合ゲート５９と第十一出力ゲート４７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線３０に、あるいは他方では第九結合ゲート５９と第十二出力ゲート４８を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に通じる。
【００５６】
同様に、スライス０に関するＩＣＵ左データパスは、第四入力信号増幅器５８によって増幅されるが、しかし対応する「切替え」駆動の場合には一方では第十四出力ゲート５０を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３７に、あるいは他方では第十三出力ゲート５５を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線４０に通じる。
【００５７】
スライス１に関するＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２５を介して、一方では対応する「通過」駆動の場合には第九出力ゲート４３を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２７に、あるいは他方では対応する「切替え」駆動の場合には第四結合ゲート５１と第五結合ゲート５３と第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００５８】
同様に、スライス１に関するＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｒｉｇｈｔ信号線２５を介するが、しかしその後は第三結合ゲート４５を介して、対応する「切替え」駆動においては一方では第十五出力ゲート５６を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では第十六出力ゲート５７を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じる。
【００５９】
スライス０に関するＭＥＭ右データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３４を介して、一方では対応する「通過」駆動の場合には第十六出力ゲート５７を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に、あるいは他方では対応する「切替え」駆動の場合には第十結合ゲート６０、第五結合ゲート５３と第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００６０】
スライス１に関するＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線２９を介して、一方では対応する「通過」駆動の場合には第十二出力ゲート４８を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に、他方では対応する「切替え」駆動の場合には第六結合ゲート４６と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００６１】
そのほかに、スライス０に関するＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３８を介して、一方では対応する「通過」駆動の場合には第十三出力ゲート５５を介して直接的にＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線４０に、あるいは他方では対応する「切替え」駆動の場合には第八結合ゲート５４と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線に通じる。さらに、スライス０におけるＭＥＭ左データパスは、ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３８を介して、対応する「通過」駆動の場合には第九結合ゲート５９を介して、そして一方では第十一出力ゲート４７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３０に、あるいは他方では第十二出力ゲート４８を介してＲＦＵ＿ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に通じる。
【００６２】
スライス１におけるＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２８を介して、一方では対応する「通過」駆動の場合には第八出力ゲート１２を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線２６に、あるいは他方では対応する「切替え」駆動の場合には第四結合ゲート５１と第五結合ゲート５３ならびに第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００６３】
さらには、スライス１におけるＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ１＿Ｒｉｇｈｔ信号線２８から、対応する「切替え」駆動の場合には第三結合ゲートを介して、そして一方では第十五出力ゲート５６を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では第十六出力ゲート５７を介してＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３５に通じる。
【００６４】
さらには、スライス０におけるＲＦＵ右データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３６から、一方では対応する「通過」駆動の場合には第十五出力ゲート５６を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線３３に、あるいは他方では対応する「切替え」駆動の場合には第十結合ゲート６０と第五結合ゲート５３ならびに第七出力ゲート４９を介してＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線２３に通じる。
【００６５】
スライス１におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３１を介して、一方では対応する「通過」駆動の場合には第十一出力ゲート４７を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３０に、他方では対応する「切替え」駆動の場合には第六結合ゲート４６と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。
【００６６】
スライス０におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３９から、一方では対応する「通過」駆動の場合には第十四出力ゲート５０を介して直接的にＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３７に、あるいは他方では対応する「切替え」駆動の場合には第八結合ゲート５４と第七結合ゲート５２ならびに第十出力ゲート４４を介してＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線２２に通じる。そのほかに、スライス０におけるＲＦＵ左データパスは、ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線３９を介して、対応する「切替え」駆動の場合には第九結合ゲート５９を介して、そして一方では第十一出力ゲート４７を介してＭＥＭ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３０に、あるいは他方では第十二出力ゲート４８を介してＲＦＵ＿ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線３２に通じる。
【００６７】
図４において明らかにされているマルチプレクサ接続ユニットのＯＲ機能拡張に関する概観接続図では、ＩＣＵ右データパスは、ＩＣＵ＿ｒｉｇｈｔ＿ｉｎ信号線６５からｉｃｕｗｍｕｘ部分ユニット７０とｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９に通じ、ｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９の出力は、ＩＣＵ＿ｒｉｇｈｔ＿ｏｕｔ信号線６７に接続される。ＩＣＵ左データパスは、ＩＣＵ＿Ｌｅｆｔ＿ｉｎ信号線６６からｉｃｕｗｍｕｘ部分ユニット７０とｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８に通じ、ｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８の出力は、ＩＣＵ＿Ｌｅｆｔ＿ｏｕｔ信号線６４に接続される。ＲＦＵ＿ｉｎ信号線７５は、所要の信号処理のために、ｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９とｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８のそれぞれの第二の入力に接続される。そのほかに、ＩＣＵＯＲＭＵＸ＿ｃｔｒｌ信号線７１は、ｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９とｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８に接続され、その論理値を保持することによって、これら二つの部分ユニットに対して多重化機能かＯＲ機能拡張のどちらの機能を選択するかを決定することができる。ｉｃｕｌｍｕｘ−ｏｒ多重化部分ユニット６８に接続されたＩＣＵＬＭＵＸ＿ｃｔｒｌ信号線７２を介して、そしてｉｃｕｒｍｕｘ−ｏｒ多重化部分ユニット６９に接続されたＩＣＵＲＭＵＸ＿ｃｔｒｌ信号線７３を介して、これらの部分ユニットのゲート制御が行われる。
【図面の簡単な説明】
【図１】機能ユニットを接続ユニットとバスセグメントに配置した形のプロセッサバス構成のブロック接続図
【図２】両方向ＩＣＵ−右／左−データパスと二つの機能ユニットを接続するための同じく両方向データパスとの結合を一つの交差ラインで実現するマルチプレクサ構成の接続ユニットの概観接続図（ここで接続されるＭＥＭ−機能ユニットは、図１には描かれていない）
【図３】両方向ＩＣＵ−右／左−データパスと二つの機能ユニットを接続するための同じく両方向データパスとの結合を二つの交差ラインで実現するマルチプレクサ構成の接続ユニットの概観接続図（ここで接続されるＭＥＭ−機能ユニットは、図１には描かれていない）
【図４】マルチプレクサ接続ユニットのＯＲ機能拡張に関する概観接続図
【符号の説明】
１ バス
２ 接続ユニット
３ バスセグメント
４ 終端ユニット
５ ＤＰＵ機能ユニット
６ ＲＦＵ機能ユニット
７ ＧＰＵ機能ユニット
８ ＰＣＵ機能ユニット
９ ＡＧＵ機能ユニット
１０ ＩＯＵ機能ユニット
１１ 第一入力信号増幅器
１２ 第二出力ゲート
１３ 第三出力ゲート
１４ 第四出力ゲート
１５ 第一結合ゲート
１６ 第二結合ゲート
１７ 第五出力ゲート
１８ 第六出力ゲート
１９ 第一出力ゲート
２０ 第二入力信号増幅器
２１ ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線
２２ ＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線
２３ ＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線
２４ ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線
２５ ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２６ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２７ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２８ ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線
２９ ＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線
３０ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線
３１ ＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線
３２ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線
３３ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３４ ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３５ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３６ ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線
３７ ＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
３８ ＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
３９ ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
４０ ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線
４１ 第三入力信号増幅器
４２ 第八出力ゲート
４３ 第九出力ゲート
４４ 第十出力ゲート
４５ 第三結合ゲート
４６ 第六結合ゲート
４７ 第十一出力ゲート
４８ 第十二出力ゲート
４９ 第七出力ゲート
５０ 第十四出力ゲート
５１ 第四結合ゲート
５２ 第七結合ゲート
５３ 第五結合ゲート
５４ 第八結合ゲート
５５ 第十三出力ゲート
５６ 第十五出力ゲート
５７ 第十六出力ゲート
５８ 第四入力信号増幅器
５９ 第九結合ゲート
６０ 第十結合ゲート
６１ ２方向マルチプレクサ
６２ デュアルスライス２方向マルチプレクサ
６３ デュアルスライス２方向ＯＲ多重化ユニット
６４ ＩＣＵ＿ｌｅｆｔ＿ｏｕｔ信号線
６５ ＩＣＵ＿ｒｉｇｈｔ＿ｉｎ信号線
６６ ＩＣＵ＿ｌｅｆｔ＿ｉｎ信号線
６７ ＩＣＵ＿ｒｉｇｈｔ＿ｏｕｔ信号線
６８ ｉｃｕｌｍｕｘ−ｏｒ多重化左部分ユニット
６９ ｉｃｕｒｍｕｘ−ｏｒ多重化右部分ユニット
７０ ｉｃｕｗｍｕｘ−ｏｒ多重化値部分ユニット
７１ ＩＣＵＯＲＭＵＸ＿ｃｔｒｌ信号線
７２ ＩＣＵＬＭＵＸ＿ｃｔｒｌ信号線
７３ ＩＣＵＲＭＵＸ＿ｃｔｒｌ信号線
７４ ＩＣＵ＿ｏｕｔ信号線
７５ ＲＦＵ＿ｉｎ信号線
７６ ＩＣＵＢＵＳ１Ｌ
７７ ＩＣＵＢＵＳ１Ｒ
７８ ＩＣＵＢＵＳ０Ｌ
７９ ＩＣＵＢＵＳ０Ｒ
Claims (11)
- バスとして規定された配線システムにそれぞれ接続される第一と第二のデータ処理ユニットを有するプロセッサバス構成において、このバス（１）が接続ユニット（２）とバスセグメント（３）を備え、その際このバスセグメント（３）が接続ユニット（２）によって分離可能な形でバス（１）に接続されることを特徴とする構成。
- 接続ユニット（２）内における単方向または両方向のデータ伝送を実現する多重パスが接続ユニット（２）に配備されることを特徴とする請求項１に記載の構成。
- 第一の接続ユニット（２）に対して、第二および第三の接続ユニット（２）が、再生機構として連鎖する形で配備されることを特徴とする請求項１または２に記載の構成。
- 再生機構の接続ユニット（２）が、スター状および／またはリング状に連鎖する形で配備されることを特徴とする請求項３に記載の構成。
- 接続ユニット（２）が、隣接して配置される接続ユニット（２）に対して、ブリッジ接続する形で配備されることを特徴とする請求項３または４に記載の構成。
- 連鎖する再生機構の形で接続された接続ユニット（２）の各端に、終端ユニット（４）が配備されることを特徴とする請求項１から５までの一つに記載の構成。
- 延長用の配線を持たない終端ユニット（４）が再生機構の最後に接続されるか、あるいはこの終端ユニット（４）が接続ユニット（２）に直接追加する形で接続されることを特徴とする請求項６に記載の構成。
- 接続ユニット（２）がマルチプレクサから構成されることを特徴とする請求項１から５までの一つに記載の構成。
- マルチプレクサのゲート機能が論理演算のＯＲまたはＸＯＲに切替え可能な形で拡張されることを特徴とする請求項８に記載の構成。
- マルチプレクサが２方向マルチプレクサ（６１）によって実現され、その際ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線（２１）が第一入力信号増幅器（１１）の第一の入力と同時に第一出力ゲート（１９）の第一の入力と接続されるとともに第一出力ゲート（１９）の出力がＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線（２３）に接続されることと、
第一入力信号増幅器（１１）の出力が第二出力ゲート（１２）の第一の入力と同時に第三出力ゲート（１３）の第一の入力と接続され、第三出力ゲート（１３）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２５）と同時に第一結合ゲート（１５）の第一の入力と接続され、第一結合ゲート（１５）の出力が第一出力ゲート（１９）の第二の入力と接続されることと、
第二出力ゲート（１２）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２６）と接続され、また第二出力ゲート（１２）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２８）と同時に第一結合ゲート（１５）の第二の入力に接続されることと、
第三出力ゲート（１３）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２７）に接続されることと、
ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線（２４）が第二入力信号増幅器（２０）の入力と同時に第四出力ゲート（１４）の第一の入力と接続され、第四出力ゲート（１４）の出力がＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線（２２）に接続されることと、
第二入力信号増幅器（２０）の出力が第五出力ゲート（１７）の第一の入力と同時に第六出力ゲート（１８）の第一の入力と接続され、第六出力ゲート（１８）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（２９）と同時に第二結合ゲート（１６）の第一の入力と接続され、第二結合ゲート（１６）の出力が第四出力ゲート（１４）の第二の入力と接続されることと、
第五出力ゲート（１７）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３０）と接続され、第五出力ゲート（１７）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３１）と同時に第二結合ゲート（１６）の第二の入力と接続されることと、
第六出力ゲート（１８）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（３２）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３６）がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３３）と接続されることと、
ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３５）がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３４）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３９）がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３７）と接続されることと、
ＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（４０）がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３８）と接続されることと、
を特徴とする請求項８に記載の構成。 - マルチプレクサがデュアルスライス２方向マルチプレクサ（６２）によって実現され、その際ＩＣＵ＿Ｉｎ＿Ｒｉｇｈｔ信号線（２１）が第三入力信号増幅器（４１）の第一の入力と同時に第七出力ゲート（４９）の第一の入力と接続されるとともに、第七出力ゲート（４９）の出力がＩＣＵ＿ｏｕｔ＿Ｒｉｇｈｔ信号線（２３）に接続されることと、
第三入力信号増幅器（４１）の出力が第八出力ゲート（４２）の第一の入力と同時に第九出力ゲート（４３）の第一の入力ならびに第三結合ゲート（４５）の第一の入力と接続されることと、
第九出力ゲート（４３）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２５）と同時に第三結合ゲート（４５）の第二の入力ならびに第四結合ゲート（５１）の第一の入力と接続され、第四結合ゲート（５１）の出力が第五結合ゲート（５３）の第一の入力と接続されることと、
第八出力ゲート（４２）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２６）と接続され、また第八出力ゲート（４２）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２８）と同時に第三結合ゲート（４５）の第三の入力のほかに第四結合ゲート（５１）の第二の入力と接続されることと、
第九出力ゲート（４３）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｒｉｇｈｔ信号線（２７）と接続されることと、
第三結合ゲート（４５）の出力が第十五出力ゲート（５６）の第一の入力と同時に第十六出力ゲート（５７）の第一の入力と接続され、また第十六出力ゲート（５７）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３５）と接続されることと、
ＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３６）が第十五出力ゲート（５６）の第二の入力のほかに第十結合ゲート（６０）の第一の入力と接続され、その際第十結合ゲート（６０）の出力が第五結合ゲート（５３）の第二の入力と接続されることと、
第十結合ゲート（６０）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３４）のほかに第十六出力ゲート（５７）の第二の入力と接続されることと、
第十五出力ゲート（５６）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｒｉｇｈｔ信号線（３３）と接続されることと、
第五結合ゲート（５３）の出力が第七出力ゲート（４９）の第二の入力と接続されることと、
ＩＣＵ＿Ｉｎ＿Ｌｅｆｔ信号線（２４）が第四入力信号増幅器（５８）の第一の入力と同時に第十出力ゲート（４４）の第一の入力と接続され、第十出力ゲート（４４）の出力がＩＣＵ＿ｏｕｔ＿Ｌｅｆｔ信号線（２２）と接続されることと、
第四入力信号増幅器（５８）の出力が第十三出力ゲート（５５）の第一の入力と同時に第十四出力ゲート（５０）の第一の入力ならびに第九結合ゲート（５９）の第一の入力と接続されることと、
第十四出力ゲート（５０）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３９）と同時に第九結合ゲート（５９）の第二の入力ならびに第八結合ゲート（５４）の第一の入力と接続され、第八結合ゲート（５４）の出力が第七結合ゲート（５２）の第一の入力と接続されることと、
第十三出力ゲート（５５）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（４０）と接続され、また第十三出力ゲート（５５）の第二の入力がＭＥＭ＿Ｉｎ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３８）と同時に第九結合ゲート（５９）の第三の入力のほか第八結合ゲート（５４）の第二の入力と接続されることと、
第十四出力ゲート（５０）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃ０＿Ｌｅｆｔ信号線（３７）と接続されることと、
第九結合ゲート（５９）の出力が第十一出力ゲート（４７）の第一の入力と同時に第十二出力ゲート（４８）の第一の入力と接続され、また第十二出力ゲート（４８）の出力がＲＦＵ＿Ｏｕｔ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（３２）と接続されることと、
ＭＥＭ＿Ｉｎ＿Ｓｌｃ１＿Ｌｅｆｔ信号線（２９）が第十二出力ゲート（４８）の第二の入力のほか第六結合ゲート（４６）の第一の入力と接続され、その際第六結合ゲート（４６）の出力が第七結合ゲート（５２）の第二の入力と接続されることと、
第六結合ゲート（４６）の第二の入力がＲＦＵ＿Ｉｎ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３１）のほか第十一出力ゲート（４７）の第二の入力と接続され、第十一出力ゲート（４７）の出力がＭＥＭ＿Ｏｕｔ＿Ｓｌｃｌ＿Ｌｅｆｔ信号線（３０）と接続されることと、
第七結合ゲート（５２）の出力が第十出力ゲート（４２）の第二の入力と接続されることと、
を特徴とする請求項８に記載の構成。
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