JP2004361930A - 液晶表示装置およびその駆動方法 - Google Patents
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- G02F1/136213—Storage capacitors associated with the pixel electrode
Abstract
【課題】 十分な大きさの補助容量を確保することができる液晶表示装置を提供する。
【解決手段】 液晶表示装置は、平行に配置された第1信号線の群(…,Sm−1,Sm,Sm+1,…)と、上記第1信号線の群と交差するように平行に1本ずつ交互に配置された第2信号線の群(…,Gn−1,Gn,Gn+1,…)および補助容量配線の群(…,Csn−1,Csn,Csn+1,…)と、画素領域に配置される複数の画素電極11と、画素電極11の各々とそれぞれ接続された補助電極13と、画素電極11の各々にそれぞれ対応したTFT素子10とを備える。補助電極13は、補助容量配線Csnと重なり合うことでコンデンサを形成する部分と、第2信号線Gn−1と重なり合うことでコンデンサを形成する部分とを有する。
【選択図】 図1
【解決手段】 液晶表示装置は、平行に配置された第1信号線の群(…,Sm−1,Sm,Sm+1,…)と、上記第1信号線の群と交差するように平行に1本ずつ交互に配置された第2信号線の群(…,Gn−1,Gn,Gn+1,…)および補助容量配線の群(…,Csn−1,Csn,Csn+1,…)と、画素領域に配置される複数の画素電極11と、画素電極11の各々とそれぞれ接続された補助電極13と、画素電極11の各々にそれぞれ対応したTFT素子10とを備える。補助電極13は、補助容量配線Csnと重なり合うことでコンデンサを形成する部分と、第2信号線Gn−1と重なり合うことでコンデンサを形成する部分とを有する。
【選択図】 図1
Description
本発明は、OA機器やAV機器などに広く用いられるアクティブマトリクス型の液晶表示装置およびその駆動方法に関するものである。
一般に、液晶表示装置においては、液晶層を対向電極と画素電極とが挟みこむ構造をしている。特に、アクティブマトリクス型の液晶表示装置においては、画素電極は、マトリクス状に多数配列されている。アクティブマトリクス型の液晶表示装置において画像を表示するためには、マトリクス状に2次元配列された多数の画素電極に対して、1列ずつ順に映像信号を与えていくことが行なわれる。この手順を以下、「走査」という。この走査が画素電極のある1列に至ったタイミングでは、この列に属する画素電極のすべてに一斉に映像信号としての電圧が印加されるが、このときこの各画素電極が対向電極に対して有した電位差は、次に走査がこの画素電極の列に巡ってくるまでの間、十分に保持されている必要がある。通常、画素電極と対向電極との間の液晶に起因する電気的容量(「液晶容量」ともいう。一般に「Clc」と表されることが多い。)は十分ではないので、画素電極の電荷保持を助けるために画素電極に補助容量(一般に「Cs」と表されることが多い。)をもたせる技術が知られている。補助容量をもたせるには、具体的には、画素電極の一部を、誘電体を介して他の配線などと重なり合うように配置することが考えられている。
この補助容量に関する従来技術の例として、特開平10−274783号公報(特許文献1)や特開平7−311390号公報(特許文献2)に開示された技術がある。これらの技術においては、1つの画素領域を複数の画素電極に分割し、そのうちの1つの画素電極は、容量配線と重なり合う部分を有することでいわゆるCs on Commonとしての補助容量を実現し、もう1つの画素電極は、隣の画素のためのゲート信号線と重なり合う部分を有することでいわゆるCs on Gateとしての補助容量を実現している。これらの分割された画素電極はそれぞれに駆動のためのTFT(Thin Film Transistor)素子を備えている。特許文献1,2の技術は、1つの画素の内部に補助容量成分の異なる複数の領域を設けることによって、液晶表示装置の視野角特性を改善することを目的としたものである。
ほかに、関連する従来技術としては、Cs on Commonの例として、特開平7−218930号公報(特許文献3)や特開平9−15622号公報(特許文献4)を挙げることができ、Cs on Gateの例として、特開平8−146464号公報(特許文献5)と特開2000−227611号公報(特許文献6)を挙げることができる。
一般に、補助容量Csを実現するには、上述のように、Cs on Gate、Cs on Commonの2方式がある。
Cs on Gateの回路図を図17に示す。Cs on Gateとは、画素電極または画素電極と同電位の補助電極と隣接する画素領域のためのゲート信号線Gn−1との間に補助容量を確保するものである。なお、図17において点線で囲んだ部分は画素電極または画素電極と同電位の補助電極が占める回路構成上の位置を示している。
Cs on Commonの回路図を図18に示す。Cs on Commonとは、画素電極または画素電極と同電位の補助電極と補助容量配線Csとの間に補助容量を確保するものである。補助容量配線Csとは、Cs on Common構造を実現する目的でゲート信号線の間に配置された配線である。したがって、ゲート信号線と補助容量配線とは1本ずつ交互に並んでいる。
Cs on Gate、Cs on Commonの2方式にはそれぞれメリット、デメリットがあり、ニーズに応じて使い分けられている。Cs on Gateのメリットとしては、各画素に隣接する画素のゲート信号線を補助容量実現のための配線として利用するため、新たに別の容量線を設ける必要がないことが挙げられる。さらに、余計な容量線を配置しなくて済むことから、開口率を低下させることもない。しかし、デメリットとして、隣接する画素のゲート信号線に補助容量Cs分の負荷がかかるため、ゲートオフ時(電圧がVGLである状態)の電源効率が悪いこととなり、消費電流が大きくなってしまうことが挙げられる。一方、Cs on Commonのメリットとしては、消費電流が小さいことが挙げられる。デメリットとしては、補助容量実現のためだけに補助容量配線を別途設ける必要があるために、開口率が低下することが挙げられる。
特開平10−274783号公報
特開平7−311390号公報
特開平7−218930号公報
特開平9−15622号公報
特開平8−146464号公報
特開2000−227611号公報
液晶は誘電率異方性を有するため、液晶容量Clcは液晶に対して印加する電圧によって変動する。したがって、画素電極の電位が元々有する直流成分は映像信号によって変化してしまう。その結果、新たに不所望な直流成分が生じる。こうして生じた直流成分によって液晶に直流電圧が印加されると、フリッカ(画面のちらつき、揺れ)が生じる。また、直流成分が生じた場合、配向膜と液晶との界面において電気二重層が形成されることが原因と考えられる残像が生じる。さらに、液晶容量Clcが印加電圧によって変化するために、映像のレスポンス特性が悪くなることが知られている。
もし、補助容量Csが大きければ、液晶容量Clcの変動によるこれらの問題点を抑制することができ、液晶表示装置の性能を向上させることができる。しかし、特許文献1〜6のいずれにおいても依然として補助容量の大きさが十分ではない。
そこで、本発明は、十分な大きさの補助容量を確保することができる液晶表示装置およびその駆動方法を提供することを目的とする。
上記目的を達成するため、本発明に基づく液晶表示装置の一つの局面では、平行に配置された第1信号線の群と、上記第1信号線の群と交差するように平行に1本ずつ交互に配置された第2信号線の群および補助容量配線の群と、上記第1信号線と上記第2信号線の交点に対応して配置された複数のスイッチング素子と、上記複数のスイッチング素子に接続された複数の補助電極と、上記補助電極上に形成され、上記補助電極と電気的に接続された画素電極とを備え、上記補助電極は、上記補助容量配線と重なり合うことでコンデンサを形成する部分と、上記第2信号線と重なり合うことでコンデンサを形成する部分とを有する。この構成を採用することにより、画素電極と同電位である補助電極がゲート信号線と重なり合うことでCs on Gateとしての補助容量を形成する部分と、補助電極が補助容量配線と重なり合うことでCs on Commonとしての補助容量を形成する部分との両方が存在するため、補助容量を大きくすることができる。
上記目的を達成するため、本発明に基づく液晶表示装置の他の局面では、平行に配置された第1信号線の群と、上記第1信号線の群と交差するように平行に1本ずつ交互に配置された第2信号線の群および補助容量配線の群と、上記第1信号線の群のうち互いに隣接する2本の上記第1信号線と上記第2信号線の群のうち互いに隣接する2本の上記第2信号線とによって囲まれて規定される各々の領域である画素領域に配置される複数の画素電極と、上記画素電極の各々とそれぞれ接続された補助電極と、上記画素電極の各々にそれぞれ対応した薄膜トランジスタとを備え、上記薄膜トランジスタは、ソースおよびドレインのうち一方の側が上記第1信号線と接続され、他方の側が上記補助電極と接続され、ゲート側が上記第2信号線と接続され、上記補助電極は、上記補助容量配線と重なり合うことでコンデンサを形成する部分と、上記第2信号線と重なり合うことでコンデンサを形成する部分とを有する。この構成を採用することにより、画素電極と同電位である補助電極がゲート信号線と重なり合うことでCs on Gateとしての補助容量を形成する部分と、補助電極が補助容量配線と重なり合うことでCs on Commonとしての補助容量を形成する部分との両方が存在するため、補助容量を大きくすることができる。
上記発明において好ましくは、上記複数の画素電極は、それぞれ対応する上記補助電極および上記薄膜トランジスタを備えており、上記第2信号線の群のうちの一方の側の最も端に位置する1本の上記第2信号線は、上記補助電極と重なり合うことでコンデンサを形成する部分を有し、かつ、いずれの上記薄膜トランジスタにも接続していない。この構成を採用することにより、たとえば第2信号線の群がゲート信号線の群である場合には、ダミーゲート信号線を有することとなり、表示に供するうちの一番端の画素においても、補助容量を大きくすることができる。
上記発明において好ましくは、上記画素電極は、それぞれ対応する上記補助電極および上記薄膜トランジスタを備えており、上記第2信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある上記画素電極には、映像信号が印加されない。この構成を採用することにより、ダミーの画素電極を有することとなり、表示に供するうちの一番端の画素においても、補助容量を大きくすることができる。
上記目的を達成するため、本発明に基づく液晶表示装置の駆動方法は、上記液晶表示装置において、第2信号線の群を並んでいる順にG0,G1,G2,…,Gpと表したとき、1垂直期間内にG1からGpには順次表示すべき映像信号を印加し、かつG0には一定の電位を印加する。この方法を採用することにより、ダミーゲート信号線を備え、補助容量を大きくした構成の液晶表示装置を有効に駆動することができる。
上記目的を達成するため、本発明に基づく液晶表示装置の駆動方法は、上記液晶表示装置において、上記第2信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある1列の上記画素電極をダミー画素電極列とし、他のすべての上記画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に1列ずつ選択して、選択された1列の上記画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の上記画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、上記ダミー画素電極には常に上記一定の電位を与えたままとする。この方法を採用することにより、ダミー画素電極を備え、補助容量を大きくした構成の液晶表示装置を有効に駆動することができる。
本発明によれば、画素電極と常に同電位である補助電極がゲート信号線と重なり合うことでCs on Gateとしての補助容量を形成する部分と、補助電極が補助容量配線と重なり合うことでCs on Commonとしての補助容量を形成する部分との両方が存在するため、補助容量を大きくすることができる。この場合、従来のCs on Commonのみで構成した場合と同等の高い開口率を維持しつつ、Cs on Commonのみの場合よりも補助容量を大きくすることができる。
先に挙げた特許文献1,2は、複数に分割した画素電極に対してそれぞれCs on Gate 、Cs on Commonのいずれかによって補助容量を実現するものであるので、1つの画素電極に対してはCs on Gate 、Cs on Commonのいずれか一方しか利用できず、その結果、補助容量が十分大きなものではなかった。もっとも、特許文献1,2の技術は、補助容量を大きくすることを目指したものではなく、視野角特性の向上を目指したものであったので、補助容量を大きくするという観点には全く配慮されていなかった。
これに対して、発明者らは、補助容量を大きくするという、先行技術とは全く異なる目的に着目し、より大きな補助容量を実現するために本発明をするに至った。
(実施の形態1)
(構成)
図1〜図3を参照して、本発明に基づく実施の形態1における液晶表示装置について説明する。この液晶表示装置の1つの画素領域を拡大した平面図を図1に示す。この液晶表示装置は、まず、平行に配置された第1信号線としてのソース信号線の群(…,Sm−1,Sm,Sm+1,…)を備える。さらに第1信号線の群と交差するように平行に配置された第2信号線としてのゲート信号線の群(…,Gn−1,Gn,Gn+1,…)および補助容量配線の群(…,Csn−1,Csn,Csn+1,…)とを備える。ゲート信号線と補助容量配線とは平行に1本ずつ交互に配置されている。
(構成)
図1〜図3を参照して、本発明に基づく実施の形態1における液晶表示装置について説明する。この液晶表示装置の1つの画素領域を拡大した平面図を図1に示す。この液晶表示装置は、まず、平行に配置された第1信号線としてのソース信号線の群(…,Sm−1,Sm,Sm+1,…)を備える。さらに第1信号線の群と交差するように平行に配置された第2信号線としてのゲート信号線の群(…,Gn−1,Gn,Gn+1,…)および補助容量配線の群(…,Csn−1,Csn,Csn+1,…)とを備える。ゲート信号線と補助容量配線とは平行に1本ずつ交互に配置されている。
ソース信号線の群のうち互いに隣接する2本、すなわちSm,Sm+1と、ゲート信号線の群のうち互いに隣接する2本、すなわちGn−1,Gnとによって囲まれて規定される1つの領域が1つの画素領域である。ソース信号線もゲート信号線もそれぞれ複数配置されているので、この液晶表示装置の表示領域内には複数の画素領域が規定される。各々の画素領域にはそれぞれ画素領域を覆うように配置される画素電極11が配置されている。図1では1つの画素電極11のみが示されている。多数存在する画素領域の各々においては同じ構成が繰返されるので、以下、1つの画素領域内の構造に注目して説明する。
画素電極11は、補助電極13よりも紙面手前側にある。この液晶表示装置は、常に画素電極11と同電位になるように接続された補助電極13と、この画素電極11に対応して配置された薄膜トランジスタ素子(以下、「TFT素子」という。)10とを備える。TFT素子は、一般に、ソース、ドレインおよびゲートの3つの端子を有するが、この液晶表示装置においては、ソースおよびドレインのうち一方の側が第1信号線と接続され、他方の側が補助電極と接続され、ゲート側が第2信号線と接続されている。具体的には、TFT素子10は、ソース側がソース信号線Smと接続され、ドレイン側が補助電極13と接続され、ゲート側がゲート信号線Gnと接続されている。1つの補助電極13は、補助容量配線Csnと重なり合うことでコンデンサを形成する部分と、ゲート信号線Gn−1と重なり合うことでコンデンサを形成する部分とをともに有する。
この構成をソース信号線に平行な断面で切ったところを模式断面図で示すと、図2のようになる。図2は、完全に写実的な断面図ではなく、説明の便宜上、部分的に回路図の表記を交えている。基板20の上にゲート信号線Gn−1、補助容量配線Csn、ゲート信号線Gnの切り口が順に並んでいるのが見えている。これらの配線の上は透明絶縁膜19が覆っている。透明絶縁膜19の上側に補助電極13が配置されている。補助電極13と、ソース信号線から延びる電極(図1参照。図2には表れず。)と、ゲート信号線Gnとによって透明絶縁膜19の中にTFT素子10が形成されている。補助電極13の上側は透明絶縁膜18が覆っており、そのさらに上側には画素電極11が配置されている。画素電極11と補助電極13との間は、コンタクトホール12(図2参照。図1では図示省略。)によって電気的に接続されている。したがって、画素電極11と補助電極13とは常に同電位になるようになっている。画素電極11の上側には配向膜(図示せず)を介して液晶層17が配置されている。さらに液晶層17の上側には再び配向膜(図示せず)を介して対向電極15が配置されている。この対向電極のさらに上側にはブラックマトリックス16が部分的に配置されている。ブラックマトリックス16は、平面的に見て、互いに隣接する画素電極同士の切れ目を覆い隠すように格子状の線状に配置されている。あるいは、ゲート信号線やソース信号線での外光の反射光を遮るために、ゲート信号線やソース信号線を覆うように形成されていてもよい。画素電極や対向電極は透明な導電性材料で形成されている。
この構成を回路図で表現すると、図3に示すようになる。点線で囲んだ部分が画素電極11および補助電極13が回路構成上占める位置を示す。
(作用・効果)
本実施の形態における液晶表示装置においては、画素電極11と常に同電位である補助電極13がゲート信号線Gn−1と重なり合うことでCs on Gateとしての補助容量CsGを形成する部分と、補助電極が補助容量配線Csnと重なり合うことでCs on Commonとしての補助容量CsCを形成する部分との両方が存在するため、補助容量を大きくすることができる。この構成においては、従来のCs on Commonのみで構成した場合と同等の高い開口率を維持しつつ、Cs on Commonのみの場合よりも補助容量を大きくすることができる。
本実施の形態における液晶表示装置においては、画素電極11と常に同電位である補助電極13がゲート信号線Gn−1と重なり合うことでCs on Gateとしての補助容量CsGを形成する部分と、補助電極が補助容量配線Csnと重なり合うことでCs on Commonとしての補助容量CsCを形成する部分との両方が存在するため、補助容量を大きくすることができる。この構成においては、従来のCs on Commonのみで構成した場合と同等の高い開口率を維持しつつ、Cs on Commonのみの場合よりも補助容量を大きくすることができる。
本発明では、補助容量をCs on CommonとCs on Gateとの両方から供給できるので,1画素当たりに割り当てられる補助容量は両者の総和となる。そのため、Cs on CommonとCs on Gateとのそれぞれの補助容量の大きさをある程度小さくしても、いずれか一方のみの場合以上の補助容量を確保することができる。このことを考慮すれば、本発明では、Cs on CommonとCs on Gateとのそれぞれの補助容量を小さくすることとして、Cs on Commonを構成するための補助容量線とCs on Gateを構成するためのゲート信号線とをそれぞれ細くすることができる。その結果、Cs on Commonのみの構造におけるデメリットとして挙げられていた開口率低下の問題を解消することができ、開口率を十分に大きくすることができる。また、補助容量線とゲート信号線とを細くすることができることから、画素構造そのものを小さく形成することができ、高精細画素構造の実現に有利となる。また、Cs on Gateのみの構造に比べて、本発明では、Cs on Commonによって補助容量を補える分、Cs on Gateの負荷が小さくなるので、Cs on Gateの構造におけるデメリットとして挙げられていた消費電力増大の問題は緩和することができる。
(実施の形態2)
(構成)
実施の形態1では、開口率を大きくするためにTFT素子10が配置される層と画素電極11との間に補助電極13および透明絶縁膜18を介在した、いわゆるSHA(Super High Aperture)構造の液晶表示装置を前提に説明したが、SHA構造でない液晶表示装置においても本発明は適用可能である。そこで、本発明に基づく実施の形態2における液晶表示装置として、非SHA構造の液晶表示装置に本発明を適用した例を説明する。本実施の形態における液晶表示装置に関して、実施の形態1の図2と同様に表示した模式断面図は、たとえば図4に示すようになる。基板20の上にゲート信号線Gn−1、補助容量配線Csn、ゲート信号線Gnの切り口が順に並んでいる。これらの配線の上は透明絶縁膜19が覆っている。透明絶縁膜19の上側に画素電極11が配置されている。画素電極11の一部と、ソース信号線から延びる電極(図示せず)と、ゲート信号線Gnとによって透明絶縁膜19の中にTFT素子10が形成されている。画素電極11より上側の構成は図2に示したものと同様である。
(構成)
実施の形態1では、開口率を大きくするためにTFT素子10が配置される層と画素電極11との間に補助電極13および透明絶縁膜18を介在した、いわゆるSHA(Super High Aperture)構造の液晶表示装置を前提に説明したが、SHA構造でない液晶表示装置においても本発明は適用可能である。そこで、本発明に基づく実施の形態2における液晶表示装置として、非SHA構造の液晶表示装置に本発明を適用した例を説明する。本実施の形態における液晶表示装置に関して、実施の形態1の図2と同様に表示した模式断面図は、たとえば図4に示すようになる。基板20の上にゲート信号線Gn−1、補助容量配線Csn、ゲート信号線Gnの切り口が順に並んでいる。これらの配線の上は透明絶縁膜19が覆っている。透明絶縁膜19の上側に画素電極11が配置されている。画素電極11の一部と、ソース信号線から延びる電極(図示せず)と、ゲート信号線Gnとによって透明絶縁膜19の中にTFT素子10が形成されている。画素電極11より上側の構成は図2に示したものと同様である。
(作用・効果)
本実施の形態においても、実施の形態1と同様の効果を得ることができる。
本実施の形態においても、実施の形態1と同様の効果を得ることができる。
以下、実施の形態1,2に共通して適用可能なダミーゲート信号線およびダミー画素電極について説明する。
(ダミーゲート信号線を備える構成)
本発明を適用しようとする場合、n列目の画素電極に対してCs on Gateを形成するためには、(n−1)列目のゲート信号線が必要となる。したがって、1列目の画素電極にCs on Gateを形成するためには、0列目のゲート信号線が必要となる。この0列目のゲート信号線は、何らかの画素電極を駆動するためのTFT素子のゲートに信号をもたらす信号線である必要はなく、ただ1列目の画素電極にCs on Gateを形成するためだけに設けられる信号線である。その位置関係からいわば「ダミーゲート信号線」ともいうことができる。図5にその例を示す。G0がダミーゲート信号線である。
本発明を適用しようとする場合、n列目の画素電極に対してCs on Gateを形成するためには、(n−1)列目のゲート信号線が必要となる。したがって、1列目の画素電極にCs on Gateを形成するためには、0列目のゲート信号線が必要となる。この0列目のゲート信号線は、何らかの画素電極を駆動するためのTFT素子のゲートに信号をもたらす信号線である必要はなく、ただ1列目の画素電極にCs on Gateを形成するためだけに設けられる信号線である。その位置関係からいわば「ダミーゲート信号線」ともいうことができる。図5にその例を示す。G0がダミーゲート信号線である。
このようなダミーゲート信号線を備える液晶表示装置においては、複数の画素電極がそれぞれ対応する補助電極およびTFT素子を備えているが、ゲート信号線の群のうちの一方の側の最も端に位置する1本のゲート信号線(ダミーゲート信号線)は、補助電極と重なり合うことでコンデンサを形成する部分を有し、かつ、いずれのTFT素子にも接続していないということができる。
(ダミーゲート信号線を備える場合の駆動方法)
このような構成の液晶表示装置を駆動する際には、ゲート信号線の群を並んでいる順にG0,G1,G2,…,Gpと表したとき、G1からGpまでについてこの順に1本ずつ選択して、この選択された1本には表示すべき映像の内容に応じた電位を一定時間与え、かつ選択されていないものすべてについては一定の電位を与える工程を行ない、Gpまで選択し終えたらG1から再び繰返し、この間、G0には常に上記一定の電位を与えておく。すなわち、G0以外の一般的なゲート信号線Gnに注目すれば、図6に示すように、一般に「1V」と呼ばれる一定周期(垂直同期の周期。「垂直期間」ともいう。)で走査のタイミングが巡ってきて、映像の内容に応じた電位が「1H」と呼ばれる時間(水平同期の周期。「水平期間」ともいう。)の間だけ印加される。図6、図7においては、横軸は時間の経過、縦軸は電圧を表す。ゲート信号線Gnにおける1Hの時間が経過した後は、ゲート信号線Gn+1に印加対象が移る。この走査の循環の一環として図7に示すようにゲート信号線G1に対しても一定周期で映像内容に応じた電位が印加される。しかし、ダミーゲート信号線であるG0には、電位が映像表示のための印加されることはなく、常に映像非表示に対応する一定の電位が与えられ続ける。
このような構成の液晶表示装置を駆動する際には、ゲート信号線の群を並んでいる順にG0,G1,G2,…,Gpと表したとき、G1からGpまでについてこの順に1本ずつ選択して、この選択された1本には表示すべき映像の内容に応じた電位を一定時間与え、かつ選択されていないものすべてについては一定の電位を与える工程を行ない、Gpまで選択し終えたらG1から再び繰返し、この間、G0には常に上記一定の電位を与えておく。すなわち、G0以外の一般的なゲート信号線Gnに注目すれば、図6に示すように、一般に「1V」と呼ばれる一定周期(垂直同期の周期。「垂直期間」ともいう。)で走査のタイミングが巡ってきて、映像の内容に応じた電位が「1H」と呼ばれる時間(水平同期の周期。「水平期間」ともいう。)の間だけ印加される。図6、図7においては、横軸は時間の経過、縦軸は電圧を表す。ゲート信号線Gnにおける1Hの時間が経過した後は、ゲート信号線Gn+1に印加対象が移る。この走査の循環の一環として図7に示すようにゲート信号線G1に対しても一定周期で映像内容に応じた電位が印加される。しかし、ダミーゲート信号線であるG0には、電位が映像表示のための印加されることはなく、常に映像非表示に対応する一定の電位が与えられ続ける。
(ダミーの画素電極を備える構成)
上述のようなダミーゲート信号線を設けるだけでなく、「ダミー画素電極」を設けることとしてもよい。その場合、ダミー画素電極近傍の構造を図8に示す。ゲート信号線G0とG(−1)とに挟まれた領域はダミーの画素領域であり、ここには、ダミー画素電極11dが配置されている。ダミー画素電極11dと同電位になるように画素電極11dの下側に配置される補助電極13dもダミーである。実際には、図8から横に連なる1列分の画素電極がすべてダミー画素電極に該当する。すなわち、「ダミー画素電極列」が存在するといえる。
上述のようなダミーゲート信号線を設けるだけでなく、「ダミー画素電極」を設けることとしてもよい。その場合、ダミー画素電極近傍の構造を図8に示す。ゲート信号線G0とG(−1)とに挟まれた領域はダミーの画素領域であり、ここには、ダミー画素電極11dが配置されている。ダミー画素電極11dと同電位になるように画素電極11dの下側に配置される補助電極13dもダミーである。実際には、図8から横に連なる1列分の画素電極がすべてダミー画素電極に該当する。すなわち、「ダミー画素電極列」が存在するといえる。
このようなダミー画素電極を備える液晶表示装置においては、画素電極は、それぞれ対応する補助電極およびTFT素子を備えているが、ゲート信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある画素電極、すなわちダミー電極は、表示のためのものではないということができる。
(ダミーの画素電極を備える場合の駆動方法)
このような構成の液晶表示装置を駆動する際には、ゲート信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある1列分の画素電極をダミー画素電極列とし、他のすべての画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に1列ずつ選択して、選択された1列の画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、ダミー画素電極列の画素電極には常に上記一定の電位を与えたままとする。
このような構成の液晶表示装置を駆動する際には、ゲート信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある1列分の画素電極をダミー画素電極列とし、他のすべての画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に1列ずつ選択して、選択された1列の画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、ダミー画素電極列の画素電極には常に上記一定の電位を与えたままとする。
ここで、ダミー画素電極が表示に影響を与えないように、ダミー画素電極を上述のブラックマトリックスで覆ってもよい。
なお、本発明によって補助容量を大きくした場合のさらなる作用を以下に説明する。
(補助容量と引き込み電圧との関係)
以下、CsCはCs on Commonによる補助容量、CsGはCs on Gateによる補助容量、Clcは液晶容量、CgdはTFT素子のゲート−ドレイン間の寄生容量とする。Vgp-pはゲート電圧の振幅(peak to peak)とする。
以下、CsCはCs on Commonによる補助容量、CsGはCs on Gateによる補助容量、Clcは液晶容量、CgdはTFT素子のゲート−ドレイン間の寄生容量とする。Vgp-pはゲート電圧の振幅(peak to peak)とする。
Cgdが存在することによりゲート信号の影響を受けて画素電極の電位が負側に引き込まれる電位差を以下「引き込み電圧」というものとすると、補助容量Csには、引き込み電圧ΔVを最小限に抑える働きがある。一般的に、引き込み電圧ΔVは次のように表すことができる。
ΔV=Vgp-p×α ‥‥ 式1
ここで
ΔV=Vgp-p×α ‥‥ 式1
ここで
よって、補助容量Csが大きければΔVは小さくなる。
また、Cs on Commonのみの構造、Cs on Gateのみの構造、本発明であるCs on CommonとCs on Gateとを1つの画素電極内に併用する構造、のそれぞれにおけるα値を、それぞれα(Cs on Common),α(Cs on Gate),α(Cs on Common & Cs on Gate)とすると、式2から以下の式を導き出すことができる。
式2,3,4から
α(Cs on Common & Cs on Gate) < α(Cs on Common) ‥‥ 式6
α(Cs on Common & Cs on Gate) < α(Cs on Gate) ‥‥ 式7
という関係が成り立つ。1つの画素の中にCs on CommonとCs on Gateとの両方を併用する本発明では、従来のCs on Commonのみの場合やCs on Gateのみの場合に比べてα値が小さくなる。式1を考慮すれば、本発明は、ΔVを抑えて画素駆動の性能を向上することができるということがわかる。
α(Cs on Common & Cs on Gate) < α(Cs on Common) ‥‥ 式6
α(Cs on Common & Cs on Gate) < α(Cs on Gate) ‥‥ 式7
という関係が成り立つ。1つの画素の中にCs on CommonとCs on Gateとの両方を併用する本発明では、従来のCs on Commonのみの場合やCs on Gateのみの場合に比べてα値が小さくなる。式1を考慮すれば、本発明は、ΔVを抑えて画素駆動の性能を向上することができるということがわかる。
なお、上記実施例ではスイッチング素子としてTFTを例示したがこれに限らず、MIMやダイオードやサイリスタを用いてもよい。
(実施の形態3)
本発明に基づく実施の形態3における液晶表示装置について説明する。上記実施の形態1,2に示したように1つの画素の中にCs on CommonとCs on Gateとの両方を併用するタイプ(以下「併用型」という。)の液晶表示装置においても、ただ単に併用するだけで常に最適な状態が得られるわけではなく、併用型の中でもさらに好ましい構成が存在する。実施の形態3以降では、併用型の中でも最適となる構成について説明する。
本発明に基づく実施の形態3における液晶表示装置について説明する。上記実施の形態1,2に示したように1つの画素の中にCs on CommonとCs on Gateとの両方を併用するタイプ(以下「併用型」という。)の液晶表示装置においても、ただ単に併用するだけで常に最適な状態が得られるわけではなく、併用型の中でもさらに好ましい構成が存在する。実施の形態3以降では、併用型の中でも最適となる構成について説明する。
(フリッカの発生の原理)
ここでは、製品に生じる不具合のひとつとしてフリッカに注目する。フリッカとは画面がちらつく現象である。液晶表示装置におけるフリッカは、以下のような原理で発生する。
ここでは、製品に生じる不具合のひとつとしてフリッカに注目する。フリッカとは画面がちらつく現象である。液晶表示装置におけるフリッカは、以下のような原理で発生する。
通常、画素電極は、図9に示すように、対向電極の電位すなわち対向電位V0に対して正となる信号81と負となる信号82とが交互に印加されることによって画像を表示している。正負いずれの印加時にも均等に画像を表示するためには対向電極V0との電位差は等しくなるべきである。ここで、画素電極に発現する電位は、TFT素子のソース電位そのままではなく、ソース電位から引込み電圧ΔVを引いた電位となる。したがって、引込み電圧ΔVによる電位低下分を考慮して、結果的に正負いずれの印加時にも画素電極と対向電極との電位差の絶対値が等しくなることを狙って、対向電極の電位およびソース電位が設定される。
しかし、実際には、画素電極に発現する電位はソース電位から引込み電圧ΔVを引いた電位のとおりとならず、引込み緩和電圧ΔVc(詳しくは後述する。)によって上げ戻されることとなる。しかも、引込み緩和電圧ΔVcの値はゲートドライバから画素電極までの配線の距離に依存して定まる。図10に示すようにゲートドライバ85とソースドライバ86は画面87の縦と横の辺の外側にそれぞれ配置されている。図10に示すようにゲートドライバ85が画面の左側の辺の外側にのみ配置されているいわゆる片側駆動の場合、ゲートドライバ85からの配線の距離は画素電極の位置によって大きく異なる。したがって、画素電極が画面のどの辺りに位置するかによって引込み緩和電圧ΔVcの値が変化することとなる。
画面上の部位によって引込み緩和電圧ΔVcの値はばらつく。そのため、画面上の部位が異なることによって、画素電極の電位が引込み緩和電圧ΔVcによって上げ戻される程度も違ってくるので、画面上の部位によっては、図11に示すように正の印加時と負の印加時とで対向電極との電位差が等しくなくなってくる。このような対向電極に対する電位差のずれを「対向電圧ずれ」という。より正確に定義すれば、画面全体の中での引込み緩和電圧ΔVcの最大値と最小値との差が「対向電圧ずれ」である。対向電圧ずれがある程度大きくなると、ユーザにとってはフリッカとして認識されるようになる。
(TFT素子のオン・オフ)
TFT素子のゲート電極に与えるゲート信号のうちハイ(High)信号の電位をVgh、ロー(Low)信号の電位をVglとする。TFTがオン状態を維持するために必要な電位すなわちTFT閾値をVthとする。
TFT素子のゲート電極に与えるゲート信号のうちハイ(High)信号の電位をVgh、ロー(Low)信号の電位をVglとする。TFTがオン状態を維持するために必要な電位すなわちTFT閾値をVthとする。
ゲート信号の電位をVghからVglに切り替えたとき、画素電極の電位は、ゲート・ドレイン間の寄生容量Cgdの影響で下がる。しかし、理論的にはある程度下がったところで安定することとなる。この下がるときの減り分の電圧が、実施の形態2でも述べた引込み電圧ΔVである。
TFT素子がオンになっている状態からオフに切り替えるときのことを考える。オン状態では、TFT素子のゲート電極にはゲート信号として電位Vghが印加されている。TFT素子をオフに切り替えるためにゲート信号をVghからVglに切り替える際には、ゲート電極の電位はVghから即座にVglの値に到達するのではなく、実際には図12に示すようにある程度の時間をかけて曲線を描いてVglを目指して下がっていく。図12は横軸は時間の流れであり、縦軸がゲート電極の実際の電位である。
こうしてゲート電極の現実の電位がVglを目指して下がっていく途中で、ゲート電極とソースとの間の電位差がTFT閾値Vthを下回ったときに初めて実際にTFT素子がオフに切り替わる。こうして、TFT素子に与えるゲート信号をVglに切り替えた時刻t2と、実際にTFT素子がオフになる時刻toffとにはずれがある。このずれ時間の長さをtTFToffとする。
(引込み緩和電圧ΔVc)
時刻t2から時刻toffまでの期間は、理論的にはTFT素子はオフになっているべきであるが、実際には依然としてオンの状態であるので充電が行なわれる。時刻t2から時刻toffまでの期間は、画素電極の電位は下がりつつあるが、一方で充電も行なわれている。画素電極の電位が最終的に安定する値は、理論的には引込み電圧ΔVだけ下がった値になるはずのところであるが、実際には時刻t2から時刻toffまでの期間に行なわれていた充電のためにΔV−ΔVcしか下がらないこととなる。この電位低下を上げ戻す成分ΔVcを「引込み緩和電圧」という。
時刻t2から時刻toffまでの期間は、理論的にはTFT素子はオフになっているべきであるが、実際には依然としてオンの状態であるので充電が行なわれる。時刻t2から時刻toffまでの期間は、画素電極の電位は下がりつつあるが、一方で充電も行なわれている。画素電極の電位が最終的に安定する値は、理論的には引込み電圧ΔVだけ下がった値になるはずのところであるが、実際には時刻t2から時刻toffまでの期間に行なわれていた充電のためにΔV−ΔVcしか下がらないこととなる。この電位低下を上げ戻す成分ΔVcを「引込み緩和電圧」という。
充電が行なわれる時間の長さtTFToffは以下の式8のように表される。
tTFToff=toff−t2
=−Rg×(Cg+Nm/(1/Csg+1/Clc+Cscom)))×ln(Voff/Vgh−Vgl) ‥‥‥‥ 式8
ここで各記号は、以下の意味である。
Nm:水平方向の画素数
Rg:ゲート配線1本分の抵抗
Cg:ゲート配線1本分の容量(個々の画素電極につながっていない状態を想定したときの容量)
Csg:1画素当りのCs on Gateの容量
Cscom:1画素当りのCs on Commonの容量
Clc:1画素当りの液晶容量
Voff:TFT素子のオン/オフが切り替わるときのゲート電極のVglに対する電位差
Voff=Vγ+Vth−Vgl
Vγ:階調に依存して定まるソース電位
ある1つの画素におけるCsg,Clc,CscomとTFT素子との接続関係を図13に示す。
tTFToff=toff−t2
=−Rg×(Cg+Nm/(1/Csg+1/Clc+Cscom)))×ln(Voff/Vgh−Vgl) ‥‥‥‥ 式8
ここで各記号は、以下の意味である。
Nm:水平方向の画素数
Rg:ゲート配線1本分の抵抗
Cg:ゲート配線1本分の容量(個々の画素電極につながっていない状態を想定したときの容量)
Csg:1画素当りのCs on Gateの容量
Cscom:1画素当りのCs on Commonの容量
Clc:1画素当りの液晶容量
Voff:TFT素子のオン/オフが切り替わるときのゲート電極のVglに対する電位差
Voff=Vγ+Vth−Vgl
Vγ:階調に依存して定まるソース電位
ある1つの画素におけるCsg,Clc,CscomとTFT素子との接続関係を図13に示す。
TFT素子をオンにするときの抵抗Ronは、以下の式9のように表される。
Ron=(ton−t2)/Cpixl×ln((Vγ−Vcharge)/Vγ) ‥‥‥‥ 式9
ton:TFT素子が実際にオンし始める時刻
Cpixl:1つの画素に関わる容量の合計
Cpixl=Clc+Cscom+Csg+Cgd
Cgd:1画素当りのゲート・ドレイン間の寄生容量
Vcharge:液晶に実際に充電される電圧
ゲート信号をオフにしたときの波形の鈍りに起因して生じる引込み緩和電圧ΔVcは、以下の式10で表すことができる。
ΔVc=ΔV/(Ron・Cpixl)・[t+Rg・Cg・exp(−t/(Rg・Cg))]0 tTFToff ‥‥‥‥ 式10
式10の中で[ ]0 tTFToffの部分は、tに関する0からtTFToffまでの積分を意味する。
ΔV=Cgd/Cpixl・(Vgh−Vgl)
フリッカが認識可能となるために必要な対向電圧ずれの最小値について説明する。
Ron=(ton−t2)/Cpixl×ln((Vγ−Vcharge)/Vγ) ‥‥‥‥ 式9
ton:TFT素子が実際にオンし始める時刻
Cpixl:1つの画素に関わる容量の合計
Cpixl=Clc+Cscom+Csg+Cgd
Cgd:1画素当りのゲート・ドレイン間の寄生容量
Vcharge:液晶に実際に充電される電圧
ゲート信号をオフにしたときの波形の鈍りに起因して生じる引込み緩和電圧ΔVcは、以下の式10で表すことができる。
ΔVc=ΔV/(Ron・Cpixl)・[t+Rg・Cg・exp(−t/(Rg・Cg))]0 tTFToff ‥‥‥‥ 式10
式10の中で[ ]0 tTFToffの部分は、tに関する0からtTFToffまでの積分を意味する。
ΔV=Cgd/Cpixl・(Vgh−Vgl)
フリッカが認識可能となるために必要な対向電圧ずれの最小値について説明する。
今回のシミュレーションの前提条件として、液晶印加電圧は最大4Vであり、その範囲内で64階調の中間調表示を行なうものを想定する。輝度の最大値と最小値との差は250cd/m2であるものとする。実験により判明している、フリッカが認識可能な対向電圧ずれによる輝度差の最小値は4cd/m2である。
4V×(4cd/m2÷250cd/m2)≒0.06V
よって、約0.06V以上の対向電圧ずれが生じると、フリッカが認識可能となるといえる。
4V×(4cd/m2÷250cd/m2)≒0.06V
よって、約0.06V以上の対向電圧ずれが生じると、フリッカが認識可能となるといえる。
片側駆動の場合は、認識可能なフリッカを生じさせないようにするためには、式10で求まる引込み緩和電圧ΔVcが0.06V以下であればよい。
(シミュレーション)
図14に示すモデルを構築し、対向電圧ずれがどの程度生じるかを調べるシミュレーションを行なった。図14に示すモデルは、図13の回路構成に配線の抵抗などを考慮して組み込んだものである。実際のXGA(eXtended Graphic Array)規格の画面においては、横方向に1024個×3色=3072個の画素電極が並ぶこととなるが、シミュレーションにおいては、横方向に並ぶ画素電極の数は現実の約1/300に相当する10個のみとした。しかし、この単純化の一方で、横方向に並ぶ1行分の合計の抵抗値および容量値を実際のものに合わせるために、画素1つ当りの抵抗値および容量値は、現実の1つの画素における値の300倍の値とした。
図14に示すモデルを構築し、対向電圧ずれがどの程度生じるかを調べるシミュレーションを行なった。図14に示すモデルは、図13の回路構成に配線の抵抗などを考慮して組み込んだものである。実際のXGA(eXtended Graphic Array)規格の画面においては、横方向に1024個×3色=3072個の画素電極が並ぶこととなるが、シミュレーションにおいては、横方向に並ぶ画素電極の数は現実の約1/300に相当する10個のみとした。しかし、この単純化の一方で、横方向に並ぶ1行分の合計の抵抗値および容量値を実際のものに合わせるために、画素1つ当りの抵抗値および容量値は、現実の1つの画素における値の300倍の値とした。
図14における小さな長方形はそれぞれ電位の供給源を意味する。図14における変数の意味は以下のとおりである。
Csg:Cs on Gate容量
Cscom:Cs on Common容量
Clc:液晶容量
Rcs1,Rcs2:補助容量配線の抵抗
Rg1,Rg2:画素1つ当りのゲート配線の左右それぞれの抵抗
Roff:ドレイン電極リーク成分
Cg:ゲート配線の容量のうち個々の画素電極につながっていない容量
Cgd:ゲート・ドレイン間の寄生容量
このモデルにおいてシミュレーションを行なった。これは、15インチのXGA規格の画面を想定したものである。シミュレーションは、Cs on Gateのみの構造、Cs on Commonのみの構造、併用型の構造の3通りについて行なった。図14に示すようにCscomは45pFに固定した。Csgは0から90pFの範囲で変化させ、それぞれシミュレーションを行なった。結果を図15に示す。図15においては、フリッカが認識可能となる対向電圧ずれの最小値(以下、「フリッカ認識閾値」という。)を直線で示している。フリッカ認識閾値は0.06Vよりやや大きい値である。
Csg:Cs on Gate容量
Cscom:Cs on Common容量
Clc:液晶容量
Rcs1,Rcs2:補助容量配線の抵抗
Rg1,Rg2:画素1つ当りのゲート配線の左右それぞれの抵抗
Roff:ドレイン電極リーク成分
Cg:ゲート配線の容量のうち個々の画素電極につながっていない容量
Cgd:ゲート・ドレイン間の寄生容量
このモデルにおいてシミュレーションを行なった。これは、15インチのXGA規格の画面を想定したものである。シミュレーションは、Cs on Gateのみの構造、Cs on Commonのみの構造、併用型の構造の3通りについて行なった。図14に示すようにCscomは45pFに固定した。Csgは0から90pFの範囲で変化させ、それぞれシミュレーションを行なった。結果を図15に示す。図15においては、フリッカが認識可能となる対向電圧ずれの最小値(以下、「フリッカ認識閾値」という。)を直線で示している。フリッカ認識閾値は0.06Vよりやや大きい値である。
Cs on Gateのみでは対向電圧ずれが大きく、Csgを90pFと大きく確保した条件下でもフリッカ認識閾値より大きな値となってしまった。一方、Cs on Commonのみでも対向電圧ずれがフリッカ認識閾値より大きくなってしまった。すなわち、Cs on GateのみおよびCs on Commonのみのいずれにおいてもフリッカが認識される状態となってしまった。
これに対して、併合型においては、対向電圧ずれがフリッカ認識閾値より小さくなった。すなわち、認識可能なフリッカが生じていない状態を作り出すことができた。
(液晶表示装置の構成)
図15においては、Cscom=45pFであったが、Cscomが45pF以上であれば図15と同様にフリッカが認識できない液晶表示装置を得ることができる。Cscomが45pFの状態とは、補助容量配線の幅Wcscomが10μmの状態を意味する。補助容量配線の幅Wcscomを10μmより小さくした場合には対向電圧ずれを確実にフリッカ認識閾値より小さく抑えることはできなかった。したがって、補助容量配線の幅が10μm以上であることがフリッカを生じさせないようにするための好ましい条件である。
図15においては、Cscom=45pFであったが、Cscomが45pF以上であれば図15と同様にフリッカが認識できない液晶表示装置を得ることができる。Cscomが45pFの状態とは、補助容量配線の幅Wcscomが10μmの状態を意味する。補助容量配線の幅Wcscomを10μmより小さくした場合には対向電圧ずれを確実にフリッカ認識閾値より小さく抑えることはできなかった。したがって、補助容量配線の幅が10μm以上であることがフリッカを生じさせないようにするための好ましい条件である。
よって、本発明に基づく実施の形態3における液晶表示装置は、補助容量配線の幅が10μm以上となった液晶表示装置である。
しかし、補助容量配線の幅を増すことは開口率の低減をもたらすので、開口率を低減させないためには、補助容量配線の幅は10μmにしておくことが好ましい。よって、本実施の形態における液晶表示装置は、好ましくは補助容量配線の幅が約10μmである。他の構成は、実施の形態1または2で説明したものと同様である。
この条件を満たす液晶表示装置であれば、認識可能なフリッカの発生を防止することができる。
(実施の形態4)
(他の画面サイズ)
図14に示したモデルでのシミュレーションでは、15インチの画面でCscomが45pFであったが、他の画面サイズを想定した場合、Cscomとしてもつべき容量の最小値は変化する。画面サイズがSインチであるとしたとき、容量Cscomは、
Cscom≧(S/15)×45pF
を満たすことが好ましい。容量Cscomは、補助電極が補助容量配線と重なり合うことでコンデンサを形成する部分の容量である。
(他の画面サイズ)
図14に示したモデルでのシミュレーションでは、15インチの画面でCscomが45pFであったが、他の画面サイズを想定した場合、Cscomとしてもつべき容量の最小値は変化する。画面サイズがSインチであるとしたとき、容量Cscomは、
Cscom≧(S/15)×45pF
を満たすことが好ましい。容量Cscomは、補助電極が補助容量配線と重なり合うことでコンデンサを形成する部分の容量である。
よって、本発明に基づく実施の形態4における液晶表示装置の第1の例は、
Cscom≧(S/15)×45pF
を満たす液晶表示装置である。他の構成は、実施の形態1または2で説明したものと同様である。
Cscom≧(S/15)×45pF
を満たす液晶表示装置である。他の構成は、実施の形態1または2で説明したものと同様である。
補助容量配線の幅Wcscomは、
Wcscom≧10μm×6.9/ε2
を満たすことが好ましい。この式で6.9とあるのは、シミュレーションでCscomの容量値の計算に用いた比誘電率ε1が6.9であることによる。ε2は各インチサイズの液晶表示装置においてCscomの容量が形成されるときの比誘電率を意味する。
Wcscom≧10μm×6.9/ε2
を満たすことが好ましい。この式で6.9とあるのは、シミュレーションでCscomの容量値の計算に用いた比誘電率ε1が6.9であることによる。ε2は各インチサイズの液晶表示装置においてCscomの容量が形成されるときの比誘電率を意味する。
よって、本発明に基づく実施の形態4における液晶表示装置の第2の例は、
Wcscom≧10μm×6.9/ε2
を満たす液晶表示装置である。他の構成は、実施の形態1または2で説明したものと同様である。
Wcscom≧10μm×6.9/ε2
を満たす液晶表示装置である。他の構成は、実施の形態1または2で説明したものと同様である。
上記第1または第2の例で示した条件を満たす液晶表示装置であれば、認識可能なフリッカの発生を防止することができる。
(実施の形態5)
(ゲート配線の抵抗)
なお、上記シミュレーションでは、Rg1,Rg2をそれぞれ0.05kΩとした。すなわち、画素1つ当りのゲート配線の抵抗はRg1+Rg2=0.10kΩとなる。フリッカを生じさせないようにするためにはRg1+Rg2の値をこの値以下にすることが必要である。このシミュレーションでは、画面に画素が横1行に10個並んでいることになっているのでゲート配線(「ゲートバスライン」ともいう。)すなわち実施の形態1でいうところの第2信号線の1本当たりの抵抗値は、0.10kΩ×10=1kΩである。したがって、フリッカを生じさせないようにするためには、第2信号線の1本当たりの抵抗値は1kΩ以下であることが好ましい。なお、第2信号線としてのゲート配線の1本当たりの抵抗値を1kΩ以下にすることは、ゲート配線をアルミニウム、クロム、銅などで形成することで実現可能である。
(ゲート配線の抵抗)
なお、上記シミュレーションでは、Rg1,Rg2をそれぞれ0.05kΩとした。すなわち、画素1つ当りのゲート配線の抵抗はRg1+Rg2=0.10kΩとなる。フリッカを生じさせないようにするためにはRg1+Rg2の値をこの値以下にすることが必要である。このシミュレーションでは、画面に画素が横1行に10個並んでいることになっているのでゲート配線(「ゲートバスライン」ともいう。)すなわち実施の形態1でいうところの第2信号線の1本当たりの抵抗値は、0.10kΩ×10=1kΩである。したがって、フリッカを生じさせないようにするためには、第2信号線の1本当たりの抵抗値は1kΩ以下であることが好ましい。なお、第2信号線としてのゲート配線の1本当たりの抵抗値を1kΩ以下にすることは、ゲート配線をアルミニウム、クロム、銅などで形成することで実現可能である。
よって、本発明に基づく実施の形態5における液晶表示装置は、第2信号線の1本当たりの抵抗値が1kΩ以下となった液晶表示装置である。他の構成は、実施の形態1または2で説明したものと同様である。
実施の形態3〜5で示した好ましい条件は、それぞれ単独でもある程度の効果があるが、これらの条件のうち2つ以上を同時に満たすようにすれば、フリッカ防止の効果がより確実に得られるため、より一層好ましい。
(実施の形態6)
(両側駆動)
式8、式10は図10に示したような片側駆動を前提としている。図16に示すように両側駆動の場合について検討する。図16では、画面の左右の辺の外側にゲートドライバ85a,85bが配置され、画面87内の画素に対して左右両側から配線が延在している。画面87内に配列された画素電極は、ゲートドライバ85a,85bによって半数ずつ受け持たれて駆動されている。左右に並ぶ画素の数をNとすると、N個の画素を両側駆動することは、N/2個の画素を片側駆動することと等価である。
(両側駆動)
式8、式10は図10に示したような片側駆動を前提としている。図16に示すように両側駆動の場合について検討する。図16では、画面の左右の辺の外側にゲートドライバ85a,85bが配置され、画面87内の画素に対して左右両側から配線が延在している。画面87内に配列された画素電極は、ゲートドライバ85a,85bによって半数ずつ受け持たれて駆動されている。左右に並ぶ画素の数をNとすると、N個の画素を両側駆動することは、N/2個の画素を片側駆動することと等価である。
片側駆動時のTFT素子がオフに切り替わる際のずれ時間tTFToffは式8に示したが、これを参考に、両側駆動時の同様のずれ時間tTFToffbは片側駆動のズレ時間tTFToffに対して以下の関係となる。
tTFToffb=tTFToff/4
さらに、両側駆動の場合、Rg,Cgとも片側駆動のときの半分となるので、引込み緩和電圧ΔVcは、式11で表すことができる。
ΔVc=ΔV/(Ron・Cpixl)・[t+(Rg・Cg/4)・exp(−t/(Rg・Cg/4))]0 tTFToff ‥‥‥‥ 式11
両側駆動の場合は、認識可能なフリッカを生じさせないようにするためには、式11で求められる引込み緩和電圧ΔVcが0.06V以下であればよい。他の構成は、実施の形態1または2で説明したものと同様である。
tTFToffb=tTFToff/4
さらに、両側駆動の場合、Rg,Cgとも片側駆動のときの半分となるので、引込み緩和電圧ΔVcは、式11で表すことができる。
ΔVc=ΔV/(Ron・Cpixl)・[t+(Rg・Cg/4)・exp(−t/(Rg・Cg/4))]0 tTFToff ‥‥‥‥ 式11
両側駆動の場合は、認識可能なフリッカを生じさせないようにするためには、式11で求められる引込み緩和電圧ΔVcが0.06V以下であればよい。他の構成は、実施の形態1または2で説明したものと同様である。
両側駆動の場合は、ゲート配線の抵抗による負荷も半分で済むので最小値は片側駆動のときの2倍になる。すなわち、ゲート配線すなわち第2信号線の1本当たりの抵抗値は、2kΩ以下であることが好ましい。この場合も他の構成は、実施の形態1または2で説明したものと同様である。
これらの条件のいずれかを満たす液晶表示装置であれば、認識可能なフリッカの発生を防止することができる。あるいは本実施の形態で示した好ましい条件の両方を兼ね備える液晶表示装置であれば、認識可能なフリッカの発生をより確実に防止できるため、より一層好ましい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
Sm,Sm+1 ソース信号線、Gn,Gn+1 ゲート信号線、10 TFT素子、11 画素電極、12 コンタクトホール、13 補助電極、15 対向電極、16 ブラックマトリックス、17 液晶層、18,19 透明絶縁膜、20 基板、81,82 信号、85 ゲートドライバ、86 ソースドライバ、87 画面。
Claims (13)
- 平行に配置された第1信号線の群と、
前記第1信号線の群と交差するように平行に1本ずつ交互に配置された第2信号線の群および補助容量配線の群と、
前記第1信号線と前記第2信号線の交点に対応して配置された複数のスイッチング素子と、
前記複数のスイッチング素子に接続された複数の補助電極と、
前記補助電極上に形成され、前記補助電極と電気的に接続された画素電極とを備え、
前記補助電極は、前記補助容量配線と重なり合うことでコンデンサを形成する部分と、前記第2信号線と重なり合うことでコンデンサを形成する部分とを有する、液晶表示装置。 - 平行に配置された第1信号線の群と、
前記第1信号線の群と交差するように平行に1本ずつ交互に配置された第2信号線の群および補助容量配線の群と、
前記第1信号線の群のうち互いに隣接する2本の前記第1信号線と前記第2信号線の群のうち互いに隣接する2本の前記第2信号線とによって囲まれて規定される各々の領域である画素領域に配置される複数の画素電極と、
前記画素電極の各々とそれぞれ接続された補助電極と、
前記画素電極の各々にそれぞれ対応した薄膜トランジスタとを備え、
前記薄膜トランジスタは、ソースおよびドレインのうち一方の側が前記第1信号線と接続され、他方の側が前記補助電極と接続され、ゲート側が前記第2信号線と接続され、
前記補助電極は、前記補助容量配線と重なり合うことでコンデンサを形成する部分と、前記第2信号線と重なり合うことでコンデンサを形成する部分とを有する、液晶表示装置。 - 前記複数の画素電極は、それぞれ対応する前記補助電極および前記薄膜トランジスタを備えており、前記第2信号線の群のうちの一方の側の最も端に位置する1本の前記第2信号線は、前記補助電極と重なり合うことでコンデンサを形成する部分を有し、かつ、いずれの前記薄膜トランジスタにも接続していない、請求項2に記載の液晶表示装置。
- 前記画素電極は、それぞれ対応する前記補助電極および前記薄膜トランジスタを備えており、前記第2信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある前記画素電極には、映像信号が印加されない、請求項2に記載の液晶表示装置。
- 請求項1に記載の液晶表示装置において、第2信号線の群を並んでいる順にG0,G1,G2,…,Gpと表したとき、1垂直期間内にG1からGpには順次表示すべき映像信号を印加し、かつG0には一定の電位を印加する、液晶表示装置の駆動方法。
- 請求項1に記載の液晶表示装置において、前記第2信号線の群のうちの一方の側の端から1本目と2本目とに挟まれた位置にある1列の前記画素電極をダミー画素電極列とし、他のすべての前記画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に1列ずつ選択して、選択された1列の前記画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の前記画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、前記ダミー画素電極には常に前記一定の電位を与えたままとする、液晶表示装置の駆動方法。
- 前記補助容量配線の幅が10μm以上である、請求項1または2に記載の液晶表示装置。
- 画面のインチによるサイズをSとしたとき、前記補助電極が前記補助容量配線と重なり合うことでコンデンサを形成する部分の容量Cscomが
Cscom≧(S/15)×45pF
を満たす、請求項1または2に記載の液晶表示装置。 - 前記補助電極が前記補助容量配線と重なり合うことでコンデンサを形成する際の比誘電率をε2としたとき、前記補助容量配線の幅Wcscomが
Wcscom≧10μm×6.9/ε2
を満たす、請求項1または2に記載の液晶表示装置。 - 片側駆動であって、前記第2信号線の1本当たりの抵抗値が1kΩ以下である、請求項1または2に記載の液晶表示装置。
- 片側駆動であって、引込み緩和電圧ΔVc=ΔV/(Ron・Cpixl)・[t+Rg・Cg・exp(−t/(Rg・Cg))]0 tTFToffが0.06V以下となる、請求項1または2に記載の液晶表示装置。
- 両側駆動であって、前記第2信号線の1本当たりの抵抗値が2kΩ以下である、請求項1または2に記載の液晶表示装置。
- 両側駆動であって、引込み緩和電圧ΔVc=ΔV/(Ron・Cpixl)・[t+(Rg・Cg/4)・exp(−t/(Rg・Cg/4))]0 tTFToffが0.06V以下となる、請求項1または2に記載の液晶表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004130622A JP2004361930A (ja) | 2003-05-15 | 2004-04-27 | 液晶表示装置およびその駆動方法 |
US10/845,333 US7369109B2 (en) | 2003-05-15 | 2004-05-14 | Liquid crystal display device and driving method thereof |
US12/078,153 US8390548B2 (en) | 2003-05-15 | 2008-03-27 | Liquid crystal display device and driving method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137223 | 2003-05-15 | ||
JP2004130622A JP2004361930A (ja) | 2003-05-15 | 2004-04-27 | 液晶表示装置およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004361930A true JP2004361930A (ja) | 2004-12-24 |
Family
ID=34067264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004130622A Withdrawn JP2004361930A (ja) | 2003-05-15 | 2004-04-27 | 液晶表示装置およびその駆動方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7369109B2 (ja) |
JP (1) | JP2004361930A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007135893A1 (ja) * | 2006-05-19 | 2007-11-29 | Sharp Kabushiki Kaisha | 表示装置 |
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Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2896067B2 (ja) | 1994-02-04 | 1999-05-31 | 三洋電機株式会社 | 液晶表示装置 |
JPH07311390A (ja) | 1994-05-18 | 1995-11-28 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2943665B2 (ja) | 1994-09-21 | 1999-08-30 | 松下電器産業株式会社 | 液晶表示装置 |
JP3207081B2 (ja) | 1995-06-29 | 2001-09-10 | 京セラ株式会社 | 液晶表示装置 |
JPH10274783A (ja) | 1997-03-31 | 1998-10-13 | Sharp Corp | 液晶表示装置 |
JP3134866B2 (ja) | 1999-02-05 | 2001-02-13 | 日本電気株式会社 | 液晶表示装置とその製造方法 |
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-
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- 2004-04-27 JP JP2004130622A patent/JP2004361930A/ja not_active Withdrawn
- 2004-05-14 US US10/845,333 patent/US7369109B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20050146646A1 (en) | 2005-07-07 |
US7369109B2 (en) | 2008-05-06 |
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Legal Events
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---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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