JP2004335698A

JP2004335698A - 半導体装置の製造方法

Info

Publication number: JP2004335698A
Application number: JP2003128951A
Authority: JP
Inventors: Katsunao Sakai; 克尚酒井; Katsuo Katayama; 克生片山; Seiji Maeda; 清司前田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-05-07
Filing date: 2003-05-07
Publication date: 2004-11-25

Abstract

【課題】イオン注入に起因するポリマ残の発生を抑制することを可能とするイオン注入プロセスを有する、半導体装置の製造方法およびその方法により製造された半導体装置を提供する。
【解決手段】イオン注入のためのレジスト膜を２層構造にし、かつ、下層の第１レジスト膜２Ａの幅寸法を上層の第２レジスト膜３Ａの幅寸法より小さくすることにより、第１レジスト膜２Ａの側壁における変質層の形成を防止している。
【選択図】図５

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、レジスト膜をマスクとしてイオン注入を行なうイオン注入プロセスを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１７〜図１９を参照して、従来の半導体装置の製造方法に採用されるイオン注入プロセスについて説明する。まず、図１７を参照して、半導体層としてのシリコン基板１０１の表面の所定領域に、写真製版技術を用いて、所定のパターン形状を有する一層からなるレジスト膜１１１を形成する。次に、図１８を参照して、このレジスト膜１１１をマスクとしてイオン（砒素、ボロン、リン等）１１２をシリコン基板１０１に注入して、シリコン基板１０１の表面の所定領域に不純物注入領域１０２を形成する。なお、レジスト膜１１１の形成方法を開示する特許文献として下記のものが挙げられる。
【０００３】
【特許文献１】
特開２００１−６６７８７号公報
【０００４】
【特許文献２】
特開２００２−３２３７７５号公報
【０００５】
【発明が解決しようとする課題】
上述したイオン注入プロセスにおいては、イオン１１２はシリコン基板１０１に対し、垂直またはθ角をもって注入される。しかし、そのイオン注入の際に、レジスト膜１１１の上面および側面にもイオンが注入される。その結果、図１８に示すように、レジスト膜１１１の上面および側面に変質層１１１Ａが形成される。
【０００６】
この変質層１１１Ａは、次工程のアッシング処理工程および異物除去処理工程等において除去することが困難であるため、図１９に示すように、ポリマ残１１１Ｂとしてシリコン基板１０１上に残存することになる。
【０００７】
また、アッシング処理工程中にレジスト膜１１１中の残留有機溶剤等が膨張して、この変質層１１１Ａを含むレジスト膜１１１が、いわゆるポッピング現象により破裂する場合がある。この場合には、アッシング装置および後工程の異物除去装置内の異物を増加させることになるため、安定な半導体装置の生産に悪影響を与える。
【０００８】
ポリマ残１１１Ｂを除去するために、数回のウエットエッチング処理を導入する方法、アッシング処理のガス系を変更する方法も考えられるが、半導体装置の生産性の低下、新規ガスの採用による環境への悪影響等が問題となる。
【０００９】
したがって、この発明は上記課題を解決するためになされたものであり、イオン注入に起因するポリマ残の発生を抑制することを可能とする、イオン注入プロセスを有する半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明に基づいた半導体装置の製造方法のある局面によれば、半導体層の上に第１レジスト膜を形成する工程と、上記第１レジスト膜の上に、上記第１レジスト膜よりも幅の広い第２レジスト膜を形成する工程と、上記第１レジスト膜および上記第２レジスト膜をマスクにして、上記半導体層の所定領域にイオン注入を行なう工程とを備える。
【００１１】
また、この発明に基づいた半導体装置の製造方法の他の局面によれば、半導体層の上に、上記半導体層に向かうにつれて内方に傾斜する側壁パターン形状を備えるレジスト膜を形成する工程と、上記レジスト膜をマスクにして、上記半導体層の所定領域にイオン注入を行なう工程とを備える。
【００１２】
【発明の実施の形態】
以下、本発明に基づいた各実施の形態における半導体装置の製造方法および半導体装置について図を参照しながら説明する。なお、本発明の半導体装置の製造方法の特徴は、半導体層にレジスト膜をマスクとしてイオン注入を行なうイオン注入プロセスにあるため、以下の説明においては、このイオン注入プロセスについて詳細に説明する。
【００１３】
（実施の形態１）
図１〜図６を参照して、実施の形態１におけるイオン注入プロセスについて説明する。なお、図１〜図６は、本実施の形態における第１〜第６イオン注入プロセスを示す工程断面図である。
【００１４】
まず、図１を参照して、半導体層としてのシリコン基板１の表面にポジ型の第１レジスト膜２を成膜する。この第１レジスト膜２の膜厚さについては後述する。また、この第１レジスト膜２の材料としては、たとえば、一般的なポジ型レジスト膜（ノボラック−ナフトキノンジアジド系材料（ノボラック樹脂にナフトキノンジアジド感光剤を混合したもの）等）が挙げられる。その後、この第１レジスト膜２に感光処理を施す。なお、あらかじめ感光処理された第１レジスト膜２を成膜してもかまわない。
【００１５】
次に、図２を参照して、第１レジスト膜２の表面にポジ型の第２レジスト膜３を成膜する。この第２レジスト膜３の膜厚さは、約５００ｎｍ〜１０００ｎｍ程度、材料としては、たとえば、一般的なポジ型レジスト膜（ノボラック−ナフトキノンジアジド系材料等）が挙げられる。
【００１６】
次に、図３を参照して、第２レジスト膜３の所定領域を露光し、非露光領域３０Ａと被露光領域３０Ｂとを形成する。その後、現像処理により、第２レジスト膜３の被露光領域３０Ｂをエッチング除去する。このとき、第１レジスト膜２は既に露光された状態であるため、この現像処理により、図４に示すように、横方向にも現像液が染込み、第１レジスト膜２Ａの幅（Ｂ）が第２レジスト膜３Ａの幅（Ａ）よりも小さく（幅Ｂ＜幅Ａ）なる、第１レジスト膜２Ａおよび第２レジスト膜３Ａが形成されることになる。
【００１７】
第１レジスト膜２への現像液の染込み量は、第１レジスト膜２の材質、第２レジスト膜３の材質、および現像処理に用いられる現像液との関係から制御することが可能である。本実施の形態においては、現像液として、たとえばＴＨＡＭ（テトラメチルアンモニウムヒドロオキシド）水溶液等のアルカリ現像液等を用い、時間により染込み量を制御している。また、第１レジスト膜２Ａの幅（Ｂ）が第２レジスト膜３Ａの幅（Ａ）よりも小さくなるようにするため、上記現像液に対して、第１レジスト膜２Ａの現像速度が、第２レジスト膜３Ａの現像速度よりも早いものが選択されている。
【００１８】
次に、図５を参照して、第１レジスト膜２Ａおよび第２レジスト膜３Ａをマスクにして、イオン（砒素、ボロン、リン等）をシリコン基板１に注入して、シリコン基板１の表面の所定領域に不純物注入領域５を形成する。イオンはシリコン基板１に対し、垂直またはθ角をもって注入されるため、第２レジスト膜３Ａの上面および側面には変質層３Ｃが形成される。一方、第１レジスト膜２Ａの側壁は、第２レジスト膜３Ａの影となり変質層が形成されることはない。
【００１９】
次に、アッシング処理工程およびウエットエッチング処理工程等を施すことにより、図６に示すように、第１レジスト膜２Ａおよび第２レジスト膜３Ａを除去する。その後、所定の半導体装置製造工程を採用することにより、シリコン基板１上に不純物注入領域５を含んだ半導体装置（たとえば、ＤＲＡＭ、ＳＲＡＭ等）を形成する。
【００２０】
ここで、第１レジスト膜２Ａはイオン注入からの変質層の形成を防ぐために、第１レジスト膜２Ａの膜厚さ（Ｈ）は、１０ｎｍ以下の薄膜が好ましい。また、イオン注入の際に、第１レジスト膜２Ａの側面が第２レジスト膜３Ａの影になるためには、以下の（１）式を満たしていることが好ましい。
【００２１】
（Ａ−Ｂ）／２＞Ｈ×ｔａｎθ・・・（１）
（作用・効果）
以上、本実施の形態におけるイオン注入プロセスを採用した半導体装置の製造方法およびその方法により製造された半導体装置によれば、イオン注入のためのレジスト膜を２層構造にし、かつ、下層の第１レジスト膜２Ａの幅寸法を上層の第２レジスト膜３Ａの幅寸法より小さくすることにより、第１レジスト膜２Ａへのイオン注入を回避して、第１レジスト膜２Ａの側壁における変質層の形成を防止している。
【００２２】
これにより、アッシング処理工程中の加熱によるレジスト膜内部における膨張した残留有機溶剤を、第１レジスト膜２Ａの側壁より外部に逃がすことが可能になり、ポッピング現象によるレジスト膜の破裂を抑制することができる。また、図６に示すように、下層の第１レジスト膜２Ａの側壁には変質層が形成されていないことから、アッシング処理時に酸素ラジカルがレジスト膜と反応するためアッシングし易くなり、第１レジスト膜２Ａおよび第２レジスト膜３Ａの除去性を向上させることができる。
【００２３】
（実施の形態２）
次に、図７〜図１３を参照して、実施の形態２におけるイオン注入プロセスについて説明する。なお、図７〜図１３は、本実施の形態における第１〜第７イオン注入プロセスを示す工程断面図である。
【００２４】
まず、図７を参照して、半導体層としてのシリコン基板１の表面にポジ型の第３レジスト膜２１を成膜する。この第３レジスト膜２１の膜厚さは、約１０ｎｍ〜２０ｎｍ程度、材料としては、たとえば、一般的なポジ型レジスト膜（ノボラック−ナフトキノンジアジド系材料等）が挙げられる。その後、この第３レジスト膜２１に感光処理を施す。なお、あらかじめ感光処理された第３レジスト膜２１を成膜してもかまわない。
【００２５】
次に、図８を参照して、第３レジスト膜２１の表面にポジ型の第１レジスト膜２２を成膜する。この第１レジスト膜２２の膜厚さ（Ｈ）は、上記実施の形態１における第１レジスト膜２の成膜条件と同様の理由から１０ｎｍ以下が好ましく、第２レジスト膜３の影となるように、上記（１）式の条件を満足していることが好ましい。また、この第１レジスト膜２２の材料としては、上記実施の形態１と同じ材料が用いられる。その後、この第１レジスト膜２２に感光処理を施す。なお、あらかじめ感光処理された第１レジスト膜２２を成膜してもかまわない。
【００２６】
次に、図９を参照して、第１レジスト膜２２の表面にポジ型の第２レジスト膜３を成膜する。この第２レジスト膜３の膜厚さおよび材料は、上記実施の形態１と同じ材料が用いられる。
【００２７】
次に、図１０を参照して、上記実施の形態１と同様に、第２レジスト膜３の所定領域を露光し、非露光領域３０Ａと被露光領域３０Ｂとを形成する。その後、現像処理により、第２レジスト膜３の被露光領域３０Ｂをエッチング除去する。このとき、第１レジスト膜２２および第３レジスト膜２１は既に露光された状態であるため、この現像処理により図１１に示すように、所定幅を有する第１レジスト膜２２Ａ、第２レジスト膜３Ａおよび第３レジスト膜２１Ａが形成される。
【００２８】
特に、第１レジスト膜２２Ａにおいては、上記実施の形態１と同様に、横方向にも現像液が染込み、第１レジスト膜２２Ａの幅（Ｃ）が第２レジスト膜３Ａの幅（Ａ）よりも小さく（幅Ｃ＜幅Ａ）成形される。
【００２９】
ここで、上述したように、本実施の形態においては、第３レジスト膜２１には、第２レジスト膜３と同じ材料のレジスト膜が用いられているため、第３レジスト膜２１の幅（Ｄ）は、第２レジスト膜３Ａの幅（Ａ）と同じ幅となる。
【００３０】
なお、第１レジスト膜２２の現像速度が、第２レジスト膜３および第３レジスト膜２１より早く、第２レジスト膜３および第３レジスト膜２１の現像速度が同じ（同一現像液に対する第２レジスト膜３と第３レジスト膜２１とエッチング特性が同じ）であれば、各レジスト膜の材質は特に上記したものに限定されることはない。
【００３１】
第１レジスト膜２への現像液の染込み量は、第１レジスト膜２２の材質、第２レジスト膜３の材質、第３レジスト膜２１の材質および現像処理に用いられる現像液との関係から制御することが可能である。本実施の形態においては、現像液として、たとえばＴＨＡＭ（テトラメチルアンモニウムヒドロオキシド）水溶液等のアルカリ現像液等を用い時間により染込み量を制御している。
【００３２】
次に、図１２を参照して、第１レジスト膜２２Ａ、第２レジスト膜３Ａ、および第３レジスト膜２１Ａをマスクにして、イオン（砒素、ボロン、リン等）をシリコン基板１に注入して、シリコン基板１の表面の所定領域に不純物注入領域５を形成する。イオンはシリコン基板１に対し、垂直またはθ角をもって注入されるため、第２レジスト膜３Ａの上面および側面には変質層３Ｃが形成され、第３レジスト膜２１Ａの側面にも変質層２１Ｃが形成される。一方、第１レジスト膜２２Ａの側壁は、第２レジスト膜３Ａの影となり変質層が形成されることはない。
【００３３】
次に、アッシング処理工程およびウエットエッチング処理工程等を施すことにより、図１３に示すように、第１レジスト膜２２Ａ、第２レジスト膜３Ａ、および第３レジスト膜２１Ａを除去する。その後、所定の半導体装置製造工程を採用することにより、シリコン基板１上に不純物注入領域５を含んだ半導体装置（たとえば、ＤＲＡＭ、ＳＲＡＭ等）を形成する。
【００３４】
（作用・効果）
以上、本実施の形態におけるイオン注入プロセスを採用した半導体装置の製造方法およびその方法により製造された半導体装置によれば、上記実施の形態１と同様の作用効果を得ることができる。さらに、本実施の形態におけるイオン注入プロセスにおいては、第２レジスト膜３Ａと同じ幅の第３レジスト膜２１Ａを用いていることから、不純物注入領域５を上記実施の形態１の場合よりも正確に形成することが可能になる。なお、第３レジスト膜２１Ａは薄膜に形成されているため、側壁の変質層２１Ｃの量も少ないため、ポリマ除去性を劣化させることはない。
【００３５】
（実施の形態３）
次に、図１４〜図１６を参照して、実施の形態３におけるイオン注入プロセスについて説明する。なお、図１４〜図１６は、本実施の形態における第１〜第３イオン注入プロセスを示す工程断面図である。
【００３６】
まず、図１４を参照して、半導体層としてのシリコン基板１の表面にポジ型のレジスト膜を成膜する。このレジスト膜の膜厚さは、約５００ｎｍ〜１０００ｎｍ程度、材料としては、たとえば、一般的なポジ型レジスト膜（ノボラック−ナフトキノンジアジド系材料等）が挙げられる。その後、写真製版処理を行い、図１４に示すように、シリコン基板１に向かうにつれて内方に傾斜する側壁パターン形状を備えるレジスト膜３１Ａを形成する。
【００３７】
このレジスト膜３１Ａは、上記側壁パターン形状を備えることで、上面の幅Ｅの方が下面の幅Ｆよりも大きく設けられていることが特徴である（幅Ｆ＜幅Ｅ）。この形状は、レジスト膜の露光処理時のパラメータで容易に制御可能である。具体的には、写真製版時のパラメータの１つであるフォーカス・オフセットを制御する（ベストフォーカスから−数μｍ〜＋数μｍずらす）ことにより、上記側壁パターン形状を得る。
【００３８】
次に、図１５を参照して、レジスト膜３１Ａをマスクにして、イオン（砒素、ボロン、リン等）をシリコン基板１に注入して、シリコン基板１の表面の所定領域に不純物注入領域５を形成する。イオンはシリコン基板１に対し、垂直またはθ角をもって注入されるため、レジスト膜３１Ａの上面と一部の側面（上面側）に変質層３１Ｂが形成される。レジスト膜３１Ａの下方側の側面には、上方側の影となり変質層が形成されることはない。
【００３９】
ここで、レジスト膜３１Ａの側壁の傾斜角度（φ）は、イオンの入射角（θ）よりも大きいことが条件である。これにより、レジスト膜３１Ａの下方側の側面における変質層の形成を防ぐことが可能となる。なお、本実施の形態において、（θ）＜（φ）の条件の下、イオンの入射角（θ）が０度程度の場合には、傾斜角度（θ）は、５度〜１０度程度、イオンの入射角（θ）が２５度程度の場合には、傾斜角度（θ）は、３０度〜３５度程度に設けられる。
【００４０】
次に、アッシング処理工程およびウエットエッチング処理工程等を施すことにより、図１６に示すように、レジスト膜３１Ａを除去する。その後、所定の半導体装置製造工程を採用することにより、シリコン基板１上に不純物注入領域５を含んだ半導体装置（たとえば、ＤＲＡＭ、ＳＲＡＭ等）を形成する。
【００４１】
（作用・効果）
以上、本実施の形態におけるイオン注入プロセスを採用した半導体装置の製造方法およびその方法により製造された半導体装置によれば、レジスト膜３１Ａにおいて、シリコン基板１に向かうにつれて内方に傾斜する側壁パターン形状を有していることから、レジスト膜３１Ａの側壁における変質層の形成を抑制している。
【００４２】
これにより、アッシング処理工程中の加熱によるレジスト膜内部における膨張した残留有機溶剤を、レジスト膜３１Ａの側壁（下方領域）より外部に逃がすことが可能になり、ポッピング現象によるレジスト膜の破裂を抑制することができる。また、図１５に示すように、レジスト膜３１Ａの下方領域の側壁には変質層が形成されていないことから、アッシング処理時に酸素ラジカルがレジスト膜と反応するためアッシングし易くなり、レジスト膜３１Ａの除去性を向上させることができる。
【００４３】
なお、上述した各実施の形態においては、半導体層としてシリコン基板を用いる場合について説明したが、シリコン基板に限定されることなく、レジスト膜をマスクとしてイオン注入が施される半導体層であれば、シリコン層その他のどのような半導体層に対しても、本発明を適用することが可能である。
【００４４】
また、ポジ型のレジスト膜を用いた場合を示しているが、被露光領域および非露光領域を反転させることで、ネガ型のレジスト膜を用いることも可能である。
【００４５】
したがって、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４６】
【発明の効果】
この発明に基づいた半導体装置の製造方法によれば、イオン注入に起因するポリマ残の発生を抑制することを可能となり、半導体装置の生産性の向上が可能となる。
【図面の簡単な説明】
【図１】実施の形態１における第１イオン注入プロセスを示す工程断面図である。
【図２】実施の形態１における第２イオン注入プロセスを示す工程断面図である。
【図３】実施の形態１における第３イオン注入プロセスを示す工程断面図である。
【図４】実施の形態１における第４イオン注入プロセスを示す工程断面図である。
【図５】実施の形態１における第５イオン注入プロセスを示す工程断面図である。
【図６】実施の形態１における第６イオン注入プロセスを示す工程断面図である。
【図７】実施の形態２における第１イオン注入プロセスを示す工程断面図である。
【図８】実施の形態２における第２イオン注入プロセスを示す工程断面図である。
【図９】実施の形態２における第３イオン注入プロセスを示す工程断面図である。
【図１０】実施の形態２における第４イオン注入プロセスを示す工程断面図である。
【図１１】実施の形態２における第５イオン注入プロセスを示す工程断面図である。
【図１２】実施の形態２における第６イオン注入プロセスを示す工程断面図である。
【図１３】実施の形態２における第７イオン注入プロセスを示す工程断面図である。
【図１４】実施の形態３における第１イオン注入プロセスを示す工程断面図である。
【図１５】実施の形態３における第２イオン注入プロセスを示す工程断面図である。
【図１６】実施の形態３における第３イオン注入プロセスを示す工程断面図である。
【図１７】従来の技術における第１イオン注入プロセスを示す工程断面図である。
【図１８】従来の技術における第２イオン注入プロセスを示す工程断面図である。
【図１９】従来の技術における第３イオン注入プロセスを示す工程断面図である。
【符号の説明】
１シリコン基板、２，２Ａ，２２，２２Ａ第１レジスト膜、３，３Ａ，第２レジスト膜、３Ｃ，２１Ｃ，３１Ｂ変質層、５不純物注入領域、２１，２１Ａ第３レジスト膜、３０Ａ非露光領域、３０Ｂ被露光領域、３１Ａレジスト膜。

Claims

半導体層に、レジスト膜をマスクとしてイオン注入を行なうイオン注入プロセスを有する半導体装置の製造方法であって、
前記半導体層の上に第１レジスト膜を形成する工程と、
前記第１レジスト膜の上に、前記第１レジスト膜よりも幅の広い第２レジスト膜を形成する工程と、
前記第１レジスト膜および前記第２レジスト膜をマスクにして、前記半導体層の所定領域にイオン注入を行なう工程と、
を備える、半導体装置の製造方法。
前記第１レジスト膜の膜厚を１０ｎｍ以下に成膜することを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第１レジスト膜を形成する工程は、前記第１レジスト膜を感光させる工程を含む、請求項１または２に記載の半導体装置の製造方法。
前記第１レジスト膜を形成する工程は、写真製版工程における現象時間を制御することにより、前記第１レジスト膜の幅を設定することを特徴とする、請求項１から３のいずれかに記載の半導体装置の製造方法。
前記第１レジスト膜の現像速度が、前記第２レジスト膜の現像速度よりも早いことを特徴とする、請求項１から４のいずれかに記載の半導体装置の製造方法。
前記半導体層と前記第１レジスト膜との間に、前記第２レジスト膜とエッチング特性が同じ第３レジスト膜を形成する工程をさらに備える、請求項１から５のいずれかに記載の半導体装置の製造方法。
半導体層に、レジスト膜をマスクとしてイオン注入を行なうイオン注入プロセスを有する半導体装置の製造方法であって、
前記半導体層の上に、前記半導体層に向かうにつれて内方に傾斜する側壁パターン形状を備えるレジスト膜を形成する工程と、
前記レジスト膜をマスクにして、前記半導体層の所定領域にイオン注入を行なう工程と、
を備える、半導体装置の製造方法。