JP2004320922A - 昇圧回路及び昇圧回路の制御方法 - Google Patents
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Abstract
【課題】電源電圧（入力電圧）の変動に対する実昇圧電圧の急峻な変動を抑制することができる昇圧回路及び昇圧回路の制御方法を提供する。
【解決手段】昇圧回路１００は電源電圧Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出する昇圧制御部２００を備え、同昇圧制御部２００は、目標昇圧電圧Ｖｂｐｉｇ＊を設定する。昇圧制御部２００は目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比を設定する。昇圧制御部２００は電源電圧Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量β（＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算する。昇圧制御部２００は前記デューティ比αを同補正量βにて補正して、補正後のデューティ比αに基づき、トランジスタＱ１をオンオフ作動してフィードバック制御を行う。
【選択図】 図１
【解決手段】昇圧回路１００は電源電圧Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出する昇圧制御部２００を備え、同昇圧制御部２００は、目標昇圧電圧Ｖｂｐｉｇ＊を設定する。昇圧制御部２００は目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比を設定する。昇圧制御部２００は電源電圧Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量β（＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算する。昇圧制御部２００は前記デューティ比αを同補正量βにて補正して、補正後のデューティ比αに基づき、トランジスタＱ１をオンオフ作動してフィードバック制御を行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路及び昇圧回路の制御方法に関する。
【０００２】
【従来の技術】
従来から、図５に示すような、昇圧回路が知られている（特許文献１参照）。昇圧回路３００はバッテリＢと電気負荷Ｆとの間に設けられたコイルＬとダイオードＤの直列回路を備え、コイルＬとダイオードＤとの間にコイルＬに励磁電流を流したり、遮断したりするためのトランジスタＱ１（例えば、ＭＯＳ−ＦＥＴ））を備えている。又、ダイオードＤのカソード側はコンデンサＣを介して接地されている。又、昇圧回路３００は、トランジスタＱ１をオンオフ制御する昇圧制御部４００を備えている。
【０００３】
昇圧制御部４００は、図示しないＲＯＭ，ＲＡＭ，ＣＰＵ（中央演算処理装置）等を備えたＥＣＵ（電子制御装置）から構成されている。なお、図５において、昇圧制御部４００内のブロックは、前記ＲＯＭ内に格納された昇圧制御プログラムにより、前記ＣＰＵが実行する機能を示す制御ブロックを示しており、図示されている各部は、独立したハードウエアを示すものではなく、前記制御プログラムで実行される機能を示す。
【０００４】
昇圧制御部４００は、目標昇圧電圧設定部４１０、フィードバック制御部４２０、ＰＷＭ出力部４３０を備える。目標昇圧電圧設定部４１０は、前記ＲＯＭに予め格納された目標昇圧電圧Ｖｂｐｉｇ＊を読み込みして、目標昇圧電圧Ｖｂｐｉｇ＊をフィードバック制御部４２０に出力する。
【０００５】
フィードバック制御部４２０は、目標昇圧電圧Ｖｂｐｉｇ＊と図示しないＡ／Ｄ変換部を介して入力した実昇圧電圧Ｖｂｐｉｇとの偏差を算出し、その偏差を縮小すべく、すなわち、フィードバック制御を行うために、比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施して、トランジスタＱ１の制御量を演算する。さらに、フィードバック制御部４２０は、演算した制御量に対応するデューティ比（オンデューティ）αを演算して、ＰＷＭ出力部４３０に出力する。
【０００６】
ＰＷＭ出力部４３０では、前記デューティ比（オンデューティ）αに基づいてデューティ比駆動信号（ＰＷＭ駆動信号）に変換し、該変換したデューティ比駆動信号を昇圧回路３００のトランジスタＱ１に印加する。このデューティ比駆動信号により、トランジスタＱ１は、デューティ制御される。
【０００７】
すなわち、このデューティ制御により、トランジスタＱ１が図６に示すようにスイッチング動作を行ない、この結果、コイルＬでエネルギーの蓄積と放出とが繰り返され、ダイオードＤのカソード側に放出の際の高電圧が現れる。なお、図６に示すように本明細書中、Ｔαはオン時間、Ｔはパルス周期、αはデューティ比（オンデューティ）を示している。
【０００８】
トランジスタＱ１がオンとなるとコイルＬに電流が流れ、トランジスタＱ１がオフとなるとコイルＬに流れる電流が遮断される。コイルＬに流れる電流が遮断されると、この電流の遮断による磁束の変化を妨げるように、ダイオードＤのカソード側に高電圧が発生する。この繰り返しによって、ダイオードＤのカソード側に高電圧が繰り返し発生し、コンデンサＣで平滑（充電）され、昇圧されたコンデンサ電圧（以下、実昇圧電圧Ｖｂｐｉｇという）が得られる。
【０００９】
このとき、昇圧回路３００により、昇圧する電圧は昇圧制御部４００から出力されるデューティ比駆動信号のデューティ比と関連する。デューティ比が大きければ実昇圧電圧Ｖｂｐｉｇは高くなり、デューティ比が小さければ実昇圧電圧Ｖｂｐｉｇは低くなる。
【００１０】
又、本出願人は、前記ダイオードＤの代わりに、ソースがコイルＬに接続され、ドレインが電気負荷Ｆに接続したトランジスタ（ＭＯＳ−ＦＥＴ）を備えた昇圧回路を提案している（特許文献２）。この構成においては、両トランジスタを交互にオンオフする、同期整流方式にて制御しているが、フィードバック制御においては、図５の従来例と同様に制御するようにしている。
【００１１】
【特許文献１】
特開平６−３１１７３３号公報
【特許文献２】
特開２００３−８９３６０号公報
【００１２】
【発明が解決しようとする課題】
ところで、従来のフィードバック制御では、電源電圧（入力電圧）Ｖｐｉｇが安定していれば、なんら問題はない。しかし、電源電圧Ｖｐｉｇが変動した場合、フィードバックされていない変動当初は、デューティ比（オンデューティ）αが変わらないため、電源電圧Ｖｐｉｇが上昇（増加）すると実昇圧電圧Ｖｂｐｉｇも上昇（減少）し、反対に電源電圧Ｖｐｉｇが下降すると実昇圧電圧Ｖｂｐｉｇも下降する。そして、フィードバック制御によって、目標昇圧電圧Ｖｂｐｉｇ＊と変動した実昇圧電圧Ｖｂｐｉｇとの偏差も変動し、同偏差の解消のために算出されるデューティ比（オンデューティ）αも変化することにより、目標昇圧電圧に収束する。
【００１３】
しかし、フィードバック制御では、応答性に限界があるため、電源電圧Ｖｐｉｇの急峻な変動に対しては追従できず、実昇圧電圧Ｖｂｐｉｇが安定しない問題がある。
【００１４】
本発明の目的は、上記問題点を解消して、電源電圧（入力電圧）の急峻な変動に対する実昇圧電圧の変動を抑制することができる昇圧回路及び昇圧回路の制御方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、スイッチング素子がオンのときにコイルにエネルギーを蓄え、オフのときにこのエネルギーを入力電圧に重畳して出力側に設けられたコンデンサを充電する昇圧回路において、前記入力電圧と、前記コンデンサ側の実昇圧電圧を検出する検出手段と、目標昇圧電圧を設定する目標昇圧電圧設定手段と、前記目標昇圧電圧と、前記実昇圧電圧の偏差を解消するようにデューティ比を設定するデューティ比設定手段と、前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出し、前記デューティ比を同補正量にて補正して、新たなデューティ比に基づき、前記スイッチング素子をオンオフ作動してフィードバック制御を行う制御手段を備えたことを特徴とする昇圧回路を要旨とするものである。
【００１６】
請求項２の発明は、請求項１において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比であることを特徴とする。
請求項３の発明は、請求項１において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比であることを特徴とする。
【００１７】
請求項４の発明は、スイッチング素子がオンのときにコイルにエネルギーを蓄え、オフのときにこのエネルギーを入力電圧に重畳して出力側に設けられたコンデンサを充電する昇圧回路の制御方法において、前記入力電圧と、前記コンデンサ側の実昇圧電圧を検出し、目標昇圧電圧と、前記実昇圧電圧の偏差を解消するようにデューティ比を設定し、前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出し、前記デューティ比を同補正量にて補正した新たなデューティ比に基づいて、前記スイッチング素子をオンオフ作動してフィードバック制御を行うことを特徴とする昇圧回路の制御方法を要旨とするものである。
【００１８】
請求項５の発明は、請求項４において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比であることを特徴とする。
請求項６の発明は、請求項４において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比であることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明を具体化した昇圧回路の実施形態を図１〜図３を参照して説明する。図１は、昇圧回路１００の電気回路図、図２は制御プログラムのフローチャート、図３は、デューティ比駆動信号の波形図である。
【００２０】
本実施形態は、バッテリ電圧である電源電圧（入力電圧）を昇圧する昇圧回路１００である。なお、前記従来例と同一構成については、同一符号を付して、その詳細な説明を省略する。
【００２１】
本実施形態は、前記従来例の構成中、ダイオードＤの代わりに、トランジスタＱ２が設けられている。トランジスタＱ２は、ソースがコイルＬの出力端子に接続され、ドレインが電気負荷Ｆに接続されている。又、トランジスタＱ２のゲートは昇圧制御部２００に接続されている。前記コンデンサＣはトランジスタＱ２の出力端子となるドレインに接続されている。なお、トランジスタＱ１は、ドレインがコイルＬの出力端子とトランジスタＱ２の接続点に接続され、ソースが接地されている。又、トランジスタＱ１のゲートは昇圧制御部２００に接続されている。
【００２２】
バッテリＢとコイルＬの接続点である電圧印加点Ｐ１の電圧検出のために、電圧印加点Ｐ１はＡ／Ｄ変換部（図示しない）及び昇圧制御部２００のＣＰＵの電圧入力ポート（共に図示しない）に接続され、電源電圧（入力電圧）Ｖｐｉｇを実測値として検出可能にされている。又、コンデンサＣと電気負荷Ｆの接続点である電圧印加点Ｐ２の電圧検出のために、電圧印加点Ｐ２はＡ／Ｄ変換部（図示しない）及び昇圧制御部２００のＣＰＵの電圧入力ポート（共に図示しない）に接続され、実昇圧電圧Ｖｂｐｉｇを実測値として検出可能にされている。
【００２３】
なお、前記トランジスタＱ１及びトランジスタＱ２はｎチャンネル形のＭＯＳＦＥＴからなる。トランジスタＱ１は本発明のスイッチング素子に相当する。なお、トランジスタＱ１を第２スイッチング素子としたとき、トランジスタＱ２は第２スイッチング素子に相当する。
【００２４】
次に、前記両トランジスタを制御する昇圧制御部２００について説明する。
昇圧制御部２００は、図示しないＲＯＭ，ＲＡＭ，ＣＰＵ（中央演算処理装置）等を備えたＥＣＵ（電子制御装置）から構成されている。なお、図１において、昇圧制御部２００内のブロックは、前記ＲＯＭ内に格納された昇圧制御プログラムにより、前記ＣＰＵが実行する機能を示す制御ブロックを示しており、図示されている各部は、独立したハードウエアを示すものではなく、前記制御プログラムで実行される機能を示す。
【００２５】
昇圧制御部２００は、目標昇圧電圧設定部２１０、フィードバック制御部２２０、ＰＷＭ出力部２３０、微分器２４０，補正量演算部２５０、及び加算器２６０を備える。目標昇圧電圧設定部２１０は、前記ＲＯＭに予め格納された目標昇圧電圧Ｖｂｐｉｇ＊を読み込みして、目標昇圧電圧Ｖｂｐｉｇ＊をフィードバック制御部２２０に出力する。
【００２６】
フィードバック制御部２２０は、目標昇圧電圧Ｖｂｐｉｇ＊と、図示しないＡ／Ｄ変換部、及び電圧入力ポートを介して入力した実昇圧電圧Ｖｂｐｉｇとの偏差を算出する。そして、フィードバック制御部２２０はその偏差を縮小すべく、すなわち、フィードバック制御を行うために、比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施して、トランジスタＱ１の制御量を演算する。さらに、フィードバック制御部２２０は、演算した制御量に対応するデューティ比（オンデューティ）αを演算して、加算器２６０に出力する。
【００２７】
一方、微分器２４０は図示しないＡ／Ｄ変換部、及び電圧入力ポートを介して入力した電圧印加点Ｐ１の電源電圧（入力電圧）Ｖｐｉｇを時間微分し、入力電圧変動量ΔＶｐｉｇを算出する。補正量演算部２５０は、入力電圧変動量ΔＶｐｉｇに応じた補正量（補正値）を算出する。本実施形態では、補正量βとして入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算する。なお、時間微分されて得られた入力電圧変動量ΔＶｐｉｇは、電源電圧が上昇（増加）した場合には、ΔＶｐｉｇ＞０であり、電源電圧Ｖｐｉｇが下降（減少）した場合には、ΔＶｐｉｇ＜０となる。従って、補正量βも、電源電圧Ｖｐｉｇの上昇下降に応じて同様に正負の値を取る。
【００２８】
加算器２６０は、デューティ比（オンデューティ）αから、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を減算した値を新たなデューティ比αとして、ＰＷＭ出力部２３０に入力する。
【００２９】
ＰＷＭ出力部２３０では、前記新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ１用のデューティ比駆動信号（ＰＷＭ駆動信号）に変換し、該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ１に印加する。このデューティ比駆動信号により、トランジスタＱ１は、デューティ制御される。
【００３０】
又、ＰＷＭ出力部２３０では、前記新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ２用のデューティ比（１−｜α｜）が求められ、このデューティ比をデューティ比駆動信号（ＰＷＭ駆動信号）に変換する。該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ２に印加する。このデューティ比駆動信号により、トランジスタＱ２は、デューティ制御される。このようにして、トランジスタＱ１とトランジスタＱ２に対して印加して交互にオンオフ制御する同期整流方式（図３参照）にて両トランジスタは制御される。
【００３１】
図３は両トランジスタＱ１，Ｑ２に印加するパルス信号（デューティ比駆動信号）を示しており、Ｔαはオン時間、Ｔはパルス周期、αはトランジスタＱ１に係るデューティ比（オンデューティ）である。又、トランジスタＱ２に対しては、トランジスタＱ１がオンのときは、オフとし、トランジスタＱ１がオフのときには、オンするパルス信号（デューティ比駆動信号）が印加される。
【００３２】
このデューティ制御により、トランジスタＱ１がオンとなるとコイルＬに電流が流れ、トランジスタＱ１がオフとなるとコイルＬに流れる電流が遮断される。コイルＬに流れる電流が遮断されると、この電流の遮断による磁束の変化を妨げるように、トランジスタＱ１のドレイン側に高電圧が発生する。この繰り返しによって、トランジスタＱ１のドレイン側に高電圧が繰り返し発生し、コンデンサＣで平滑（充電）され、昇圧された実昇圧電圧Ｖｂｐｉｇが得られる。
【００３３】
このとき、昇圧回路１００により、昇圧する電圧は昇圧制御部２００から出力されるデューティ比駆動信号のデューティ比と関連する。デューティ比が大きければ実昇圧電圧Ｖｂｐｉｇは高くなり、デューティ比が小さければ実昇圧電圧Ｖｂｐｉｇは低くなる。
【００３４】
そして、電源電圧Ｖｐｉｇに変動があった場合、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）にて、フィードバック制御部２２０にて得られたトランジスタＱ１のデューティ比αが補正されて、新たなデューティ比αが求められる。すなわち、フィードフォワード制御が行われる。
【００３５】
例えば、電源電圧Ｖｐｉｇが上昇した場合、フィードバック制御部２２０にて得られたトランジスタＱ１のデューティ比（オンデューティ）αから、補正量β（＞０）が減算され、新たなトランジスタＱ１のデューティ比αは、電源電圧Ｖｐｉｇの上昇によるオンデューティの上昇が抑えられたものとなる。
【００３６】
又、電源電圧Ｖｐｉｇが下降した場合、フィードバック制御部２２０にて得られたトランジスタＱ１のデューティ比（オンデューティ）αから、補正量β（＜０）が減算（正確には、補正量はこの場合、負となるため加算である）される。新たなトランジスタＱ１のデューティ比αは、電源電圧Ｖｐｉｇの下降によるオンデューティの下降が抑えられたものとなる。
【００３７】
この結果、電源電圧（入力電圧）Ｖｐｉｇの変動に応じてデューティ比（オンデューティ）αがフィードフォワード制御されることにより、電源電圧（入力電圧）Ｖｐｉｇの変動に応じた実昇圧電圧Ｖｂｐｉｇの変動が抑制される。特に、電源電圧（入力電圧）Ｖｐｉｇの急峻な変動に対して、実昇圧電圧Ｖｂｐｉｇの変動が抑制できることになる。
【００３８】
昇圧制御部２００は検出手段、目標電圧設定手段、デューティ比設定手段、制御手段を構成する。
（第１実施形態の作用）
さて、図２は、昇圧制御部２００のＣＰＵが実行する昇圧制御プログラムのフローチャートであり、所定の制御周期で実行される。
【００３９】
Ｓ１０では、目標昇圧電圧Ｖｂｐｉｇ＊、実昇圧電圧Ｖｂｐｉｇ、電源電圧（入力電圧）Ｖｐｉｇ等の各種データを読込む。Ｓ２０では、目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇとの偏差を算出する。Ｓ３０では、前記偏差に対して、比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施してトランジスタＱ１の制御量を演算する。Ｓ４０では、Ｓ３０で演算した制御量に対応するデューティ比（オンデューティ）αを演算する。Ｓ２０〜Ｓ４０は、フィードバック制御部２２０に相当する。又、Ｓ４０はデューティ比設定手段に相当する。
【００４０】
Ｓ５０では、電源電圧（入力電圧）Ｖｐｉｇを時間微分し、入力電圧変動量ΔＶｐｉｇを算出する。Ｓ５０は、微分器２４０に相当する。Ｓ６０では、入力電圧変動量ΔＶｐｉｇに応じた補正量（補正値）を算出する。すなわち、補正量βとして入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算する。Ｓ７０では、Ｓ３０で得られたデューティ比（オンデューティ）αから、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を減算して補正し、その値を新たなデューティ比αとする。Ｓ７０は前記加算器２６０に相当する。そして、Ｓ８０では、前記新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ１用のデューティ比駆動信号（ＰＷＭ駆動信号）に変換し、該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ１に印加する。又、Ｓ８０では、新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ２用のデューティ比（１−｜α｜）を求め、このデューティ比をデューティ比駆動信号（ＰＷＭ駆動信号）に変換して、該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ２に印加する。Ｓ８０は前記ＰＷＭ出力部２３０に相当する。
【００４１】
第１実施形態によれば、以下のような特徴がある。
（１） 本実施形態の制御方法は、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出し、目標昇圧電圧Ｖｂｐｉｇ＊と実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定し、電源電圧Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、補正量βとして、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算した。そして、前記デューティ比αを同補正量βにて減算して補正した値を新たなデューティ比αとし、補正した新たなデューティ比に基づいて、トランジスタＱ１（スイッチング素子）をオンオフ作動してフィードバック制御を行うようにした。
【００４２】
又、第１実施形態の昇圧回路１００は、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出する昇圧制御部２００（検出手段）を備え、同昇圧制御部２００は、目標昇圧電圧設定手段として目標昇圧電圧Ｖｂｐｉｇ＊を設定するようにした。そして、昇圧制御部２００（デューティ比設定手段）は、目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定した。そして、昇圧制御部２００（制御手段）は、電源電圧（入力電圧）Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、昇圧制御部２００は、補正量βとして、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算するようした。そして、昇圧制御部２００（制御手段）は前記デューティ比（オンデューティ）αを同補正量βにて補正して、補正後のデューティ比（オンデューティ）αに基づき、トランジスタＱ１をオンオフ作動してフィードバック制御を行うようにした。
【００４３】
この結果、電源電圧（入力電圧）Ｖｐｉｇの変動に応じてデューティ比（オンデューティ）αがフィードフォワード制御されることにより、電源電圧Ｖｐｉｇの変動に応じた実昇圧電圧Ｖｂｐｉｇの変動が抑制され、電源電圧Ｖｐｉｇの急峻な変動に対して、実昇圧電圧Ｖｂｐｉｇの変動が抑制できる。この結果、電源電圧（入力電圧）変動に対するフィードバック制御の応答性が向上できる。
【００４４】
（第２実施形態）
次に、第２実施形態を図４を参照して説明する。なお、第１実施形態と同一構成については、同一符号を付し、異なるところを中心に説明する。
【００４５】
第２実施形態では、補正量βの算出の仕方が第１実施形態と異なっている。具体的には、昇圧回路１００の構成では、図４において、補正量演算部２５０の代わりに、補正量演算部２５０Ａが設けられており、他の構成は第１実施形態と同一である。補正量演算部２５０Ａでは、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算する。
【００４６】
又、第２実施形態も、第１実施形態とほぼ同様に図２のフローチャートで示す制御プログラムを昇圧制御部２００（図示しないＣＰＵ）が実行するが、Ｓ６０では、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算するところが異なる。なお、他のステップは第１実施形態と同じである。
【００４７】
なお、第２実施形態においても、時間微分されて得られた入力電圧変動量ΔＶｐｉｇは、電源電圧が上昇（増加）した場合には、ΔＶｐｉｇ＞０であり、電源電圧Ｖｐｉｇが下降（減少）した場合には、ΔＶｐｉｇ＜０となる。従って、補正量βも、電源電圧Ｖｐｉｇの上昇下降に応じて同様に正負の値を取る。
【００４８】
第２実施形態によれば、以下のような特徴がある。
（１） 第２実施形態の制御方法では、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出し、目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定し、電源電圧Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算した。そして、前記デューティ比αを同補正量βにて減算して補正した値を新たなデューティ比αとし、補正した新たなデューティ比に基づいて、トランジスタＱ１（スイッチング素子）をオンオフ作動してフィードバック制御を行うようにした。
【００４９】
又、第２実施形態の昇圧回路１００は、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出する昇圧制御部２００（検出手段）を備え、同昇圧制御部２００は、目標昇圧電圧設定手段として目標昇圧電圧Ｖｂｐｉｇ＊を設定するようにした。そして、昇圧制御部２００（デューティ比設定手段）は目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定した。
【００５０】
そして、昇圧制御部２００（制御手段）は、電源電圧（入力電圧）Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、昇圧制御部２００は、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算するようした。そして、昇圧制御部２００（制御手段）は前記デューティ比αを同補正量βにて補正して、補正後のデューティ比αに基づき、トランジスタＱ１をオンオフ作動してフィードバック制御を行うようにした。
【００５１】
この結果、第１実施形態と同様に、電源電圧（入力電圧）変動に対するフィードバック制御の応答性が向上できる。
なお、本発明の実施形態は以下のように変更してもよい。
【００５２】
（１） 前記第１実施形態では、補正量βとして、入力電圧変動量と前記目標昇圧電圧との比や、入力電圧変動量と前記実昇圧電圧との比としたが、これに限定するものではなく、補正量として入力電圧変動量ΔＶｐｉｇに定数を乗算したものでもよい。
【００５３】
（２） 前記各実施形態では、トランジスタＱ２を備えた昇圧回路１００に具体化したが、トランジスタＱ２に代えて、従来例と同様に接続したダイオードや、ツェナーダイオードに変更した昇圧回路に具体化してもよい。
【００５４】
（３） 前記各実施形態では、昇圧制御部２００のブロックで示した、２１０〜２６０の各部の機能を１つのＣＰＵで行うようにしているが、各部の機能を複数のＣＰＵで分担してもよい。
【００５５】
（４） 前記各実施形態では、Ｓ５０，Ｓ６０の処理をＳ２０〜Ｓ４０の処理の後に行ったが、Ｓ５０，Ｓ６０の処理をＳ２０〜Ｓ４０の処理の前に行ってもよい。
【００５６】
前記各実施形態によって把握される技術的思想を以下に挙げる。
（１） 前記制御手段は、前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出する補正手段を含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の昇圧回路。前記各実施形態において、昇圧制御部２００は補正手段に相当する。
【００５７】
（２） 前記補正手段は、前記補正量として、前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比を算出するものである上記（１）の昇圧回路。
【００５８】
（３） 前記補正手段は、前記補正量として、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比を算出するものである上記（１）の昇圧回路。
【００５９】
【発明の効果】
以上詳述したように、請求項１乃至請求項６の発明によれば、電源電圧（入力電圧）の急峻な変動に対する実昇圧電圧の変動を抑制することができる効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に具体化した昇圧回路の電気回路図。
【図２】昇圧制御プログラムのフローチャート。
【図３】デューティ比駆動信号の波形図。
【図４】第２実施形態家の昇圧回路の電気回路図。
【図５】従来の昇圧回路の電気回路図。
【図６】トランジスタのＰＷＭ駆動信号の波形図。
【符号の説明】
１００…昇圧回路
２００…昇圧制御部（検出手段、目標電圧設定手段、デューティ比設定手段、制御手段）
Ｖｐｉｇ…電源電圧（入力電圧）
ΔＶｐｉｇ…入力電圧変動量
Ｖｂｐｉｇ…実昇圧電圧
Ｖｂｐｉｇ＊…目標昇圧電圧
α…デューティ比（オンデューティ）
β…補正量
Ｂ…バッテリ
Ｌ…コイル
Ｃ…コンデンサ
Ｑ１…トランジスタ（スイッチング素子）
【発明の属する技術分野】
本発明は、昇圧回路及び昇圧回路の制御方法に関する。
【０００２】
【従来の技術】
従来から、図５に示すような、昇圧回路が知られている（特許文献１参照）。昇圧回路３００はバッテリＢと電気負荷Ｆとの間に設けられたコイルＬとダイオードＤの直列回路を備え、コイルＬとダイオードＤとの間にコイルＬに励磁電流を流したり、遮断したりするためのトランジスタＱ１（例えば、ＭＯＳ−ＦＥＴ））を備えている。又、ダイオードＤのカソード側はコンデンサＣを介して接地されている。又、昇圧回路３００は、トランジスタＱ１をオンオフ制御する昇圧制御部４００を備えている。
【０００３】
昇圧制御部４００は、図示しないＲＯＭ，ＲＡＭ，ＣＰＵ（中央演算処理装置）等を備えたＥＣＵ（電子制御装置）から構成されている。なお、図５において、昇圧制御部４００内のブロックは、前記ＲＯＭ内に格納された昇圧制御プログラムにより、前記ＣＰＵが実行する機能を示す制御ブロックを示しており、図示されている各部は、独立したハードウエアを示すものではなく、前記制御プログラムで実行される機能を示す。
【０００４】
昇圧制御部４００は、目標昇圧電圧設定部４１０、フィードバック制御部４２０、ＰＷＭ出力部４３０を備える。目標昇圧電圧設定部４１０は、前記ＲＯＭに予め格納された目標昇圧電圧Ｖｂｐｉｇ＊を読み込みして、目標昇圧電圧Ｖｂｐｉｇ＊をフィードバック制御部４２０に出力する。
【０００５】
フィードバック制御部４２０は、目標昇圧電圧Ｖｂｐｉｇ＊と図示しないＡ／Ｄ変換部を介して入力した実昇圧電圧Ｖｂｐｉｇとの偏差を算出し、その偏差を縮小すべく、すなわち、フィードバック制御を行うために、比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施して、トランジスタＱ１の制御量を演算する。さらに、フィードバック制御部４２０は、演算した制御量に対応するデューティ比（オンデューティ）αを演算して、ＰＷＭ出力部４３０に出力する。
【０００６】
ＰＷＭ出力部４３０では、前記デューティ比（オンデューティ）αに基づいてデューティ比駆動信号（ＰＷＭ駆動信号）に変換し、該変換したデューティ比駆動信号を昇圧回路３００のトランジスタＱ１に印加する。このデューティ比駆動信号により、トランジスタＱ１は、デューティ制御される。
【０００７】
すなわち、このデューティ制御により、トランジスタＱ１が図６に示すようにスイッチング動作を行ない、この結果、コイルＬでエネルギーの蓄積と放出とが繰り返され、ダイオードＤのカソード側に放出の際の高電圧が現れる。なお、図６に示すように本明細書中、Ｔαはオン時間、Ｔはパルス周期、αはデューティ比（オンデューティ）を示している。
【０００８】
トランジスタＱ１がオンとなるとコイルＬに電流が流れ、トランジスタＱ１がオフとなるとコイルＬに流れる電流が遮断される。コイルＬに流れる電流が遮断されると、この電流の遮断による磁束の変化を妨げるように、ダイオードＤのカソード側に高電圧が発生する。この繰り返しによって、ダイオードＤのカソード側に高電圧が繰り返し発生し、コンデンサＣで平滑（充電）され、昇圧されたコンデンサ電圧（以下、実昇圧電圧Ｖｂｐｉｇという）が得られる。
【０００９】
このとき、昇圧回路３００により、昇圧する電圧は昇圧制御部４００から出力されるデューティ比駆動信号のデューティ比と関連する。デューティ比が大きければ実昇圧電圧Ｖｂｐｉｇは高くなり、デューティ比が小さければ実昇圧電圧Ｖｂｐｉｇは低くなる。
【００１０】
又、本出願人は、前記ダイオードＤの代わりに、ソースがコイルＬに接続され、ドレインが電気負荷Ｆに接続したトランジスタ（ＭＯＳ−ＦＥＴ）を備えた昇圧回路を提案している（特許文献２）。この構成においては、両トランジスタを交互にオンオフする、同期整流方式にて制御しているが、フィードバック制御においては、図５の従来例と同様に制御するようにしている。
【００１１】
【特許文献１】
特開平６−３１１７３３号公報
【特許文献２】
特開２００３−８９３６０号公報
【００１２】
【発明が解決しようとする課題】
ところで、従来のフィードバック制御では、電源電圧（入力電圧）Ｖｐｉｇが安定していれば、なんら問題はない。しかし、電源電圧Ｖｐｉｇが変動した場合、フィードバックされていない変動当初は、デューティ比（オンデューティ）αが変わらないため、電源電圧Ｖｐｉｇが上昇（増加）すると実昇圧電圧Ｖｂｐｉｇも上昇（減少）し、反対に電源電圧Ｖｐｉｇが下降すると実昇圧電圧Ｖｂｐｉｇも下降する。そして、フィードバック制御によって、目標昇圧電圧Ｖｂｐｉｇ＊と変動した実昇圧電圧Ｖｂｐｉｇとの偏差も変動し、同偏差の解消のために算出されるデューティ比（オンデューティ）αも変化することにより、目標昇圧電圧に収束する。
【００１３】
しかし、フィードバック制御では、応答性に限界があるため、電源電圧Ｖｐｉｇの急峻な変動に対しては追従できず、実昇圧電圧Ｖｂｐｉｇが安定しない問題がある。
【００１４】
本発明の目的は、上記問題点を解消して、電源電圧（入力電圧）の急峻な変動に対する実昇圧電圧の変動を抑制することができる昇圧回路及び昇圧回路の制御方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、スイッチング素子がオンのときにコイルにエネルギーを蓄え、オフのときにこのエネルギーを入力電圧に重畳して出力側に設けられたコンデンサを充電する昇圧回路において、前記入力電圧と、前記コンデンサ側の実昇圧電圧を検出する検出手段と、目標昇圧電圧を設定する目標昇圧電圧設定手段と、前記目標昇圧電圧と、前記実昇圧電圧の偏差を解消するようにデューティ比を設定するデューティ比設定手段と、前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出し、前記デューティ比を同補正量にて補正して、新たなデューティ比に基づき、前記スイッチング素子をオンオフ作動してフィードバック制御を行う制御手段を備えたことを特徴とする昇圧回路を要旨とするものである。
【００１６】
請求項２の発明は、請求項１において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比であることを特徴とする。
請求項３の発明は、請求項１において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比であることを特徴とする。
【００１７】
請求項４の発明は、スイッチング素子がオンのときにコイルにエネルギーを蓄え、オフのときにこのエネルギーを入力電圧に重畳して出力側に設けられたコンデンサを充電する昇圧回路の制御方法において、前記入力電圧と、前記コンデンサ側の実昇圧電圧を検出し、目標昇圧電圧と、前記実昇圧電圧の偏差を解消するようにデューティ比を設定し、前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出し、前記デューティ比を同補正量にて補正した新たなデューティ比に基づいて、前記スイッチング素子をオンオフ作動してフィードバック制御を行うことを特徴とする昇圧回路の制御方法を要旨とするものである。
【００１８】
請求項５の発明は、請求項４において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比であることを特徴とする。
請求項６の発明は、請求項４において、前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比であることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明を具体化した昇圧回路の実施形態を図１〜図３を参照して説明する。図１は、昇圧回路１００の電気回路図、図２は制御プログラムのフローチャート、図３は、デューティ比駆動信号の波形図である。
【００２０】
本実施形態は、バッテリ電圧である電源電圧（入力電圧）を昇圧する昇圧回路１００である。なお、前記従来例と同一構成については、同一符号を付して、その詳細な説明を省略する。
【００２１】
本実施形態は、前記従来例の構成中、ダイオードＤの代わりに、トランジスタＱ２が設けられている。トランジスタＱ２は、ソースがコイルＬの出力端子に接続され、ドレインが電気負荷Ｆに接続されている。又、トランジスタＱ２のゲートは昇圧制御部２００に接続されている。前記コンデンサＣはトランジスタＱ２の出力端子となるドレインに接続されている。なお、トランジスタＱ１は、ドレインがコイルＬの出力端子とトランジスタＱ２の接続点に接続され、ソースが接地されている。又、トランジスタＱ１のゲートは昇圧制御部２００に接続されている。
【００２２】
バッテリＢとコイルＬの接続点である電圧印加点Ｐ１の電圧検出のために、電圧印加点Ｐ１はＡ／Ｄ変換部（図示しない）及び昇圧制御部２００のＣＰＵの電圧入力ポート（共に図示しない）に接続され、電源電圧（入力電圧）Ｖｐｉｇを実測値として検出可能にされている。又、コンデンサＣと電気負荷Ｆの接続点である電圧印加点Ｐ２の電圧検出のために、電圧印加点Ｐ２はＡ／Ｄ変換部（図示しない）及び昇圧制御部２００のＣＰＵの電圧入力ポート（共に図示しない）に接続され、実昇圧電圧Ｖｂｐｉｇを実測値として検出可能にされている。
【００２３】
なお、前記トランジスタＱ１及びトランジスタＱ２はｎチャンネル形のＭＯＳＦＥＴからなる。トランジスタＱ１は本発明のスイッチング素子に相当する。なお、トランジスタＱ１を第２スイッチング素子としたとき、トランジスタＱ２は第２スイッチング素子に相当する。
【００２４】
次に、前記両トランジスタを制御する昇圧制御部２００について説明する。
昇圧制御部２００は、図示しないＲＯＭ，ＲＡＭ，ＣＰＵ（中央演算処理装置）等を備えたＥＣＵ（電子制御装置）から構成されている。なお、図１において、昇圧制御部２００内のブロックは、前記ＲＯＭ内に格納された昇圧制御プログラムにより、前記ＣＰＵが実行する機能を示す制御ブロックを示しており、図示されている各部は、独立したハードウエアを示すものではなく、前記制御プログラムで実行される機能を示す。
【００２５】
昇圧制御部２００は、目標昇圧電圧設定部２１０、フィードバック制御部２２０、ＰＷＭ出力部２３０、微分器２４０，補正量演算部２５０、及び加算器２６０を備える。目標昇圧電圧設定部２１０は、前記ＲＯＭに予め格納された目標昇圧電圧Ｖｂｐｉｇ＊を読み込みして、目標昇圧電圧Ｖｂｐｉｇ＊をフィードバック制御部２２０に出力する。
【００２６】
フィードバック制御部２２０は、目標昇圧電圧Ｖｂｐｉｇ＊と、図示しないＡ／Ｄ変換部、及び電圧入力ポートを介して入力した実昇圧電圧Ｖｂｐｉｇとの偏差を算出する。そして、フィードバック制御部２２０はその偏差を縮小すべく、すなわち、フィードバック制御を行うために、比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施して、トランジスタＱ１の制御量を演算する。さらに、フィードバック制御部２２０は、演算した制御量に対応するデューティ比（オンデューティ）αを演算して、加算器２６０に出力する。
【００２７】
一方、微分器２４０は図示しないＡ／Ｄ変換部、及び電圧入力ポートを介して入力した電圧印加点Ｐ１の電源電圧（入力電圧）Ｖｐｉｇを時間微分し、入力電圧変動量ΔＶｐｉｇを算出する。補正量演算部２５０は、入力電圧変動量ΔＶｐｉｇに応じた補正量（補正値）を算出する。本実施形態では、補正量βとして入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算する。なお、時間微分されて得られた入力電圧変動量ΔＶｐｉｇは、電源電圧が上昇（増加）した場合には、ΔＶｐｉｇ＞０であり、電源電圧Ｖｐｉｇが下降（減少）した場合には、ΔＶｐｉｇ＜０となる。従って、補正量βも、電源電圧Ｖｐｉｇの上昇下降に応じて同様に正負の値を取る。
【００２８】
加算器２６０は、デューティ比（オンデューティ）αから、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を減算した値を新たなデューティ比αとして、ＰＷＭ出力部２３０に入力する。
【００２９】
ＰＷＭ出力部２３０では、前記新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ１用のデューティ比駆動信号（ＰＷＭ駆動信号）に変換し、該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ１に印加する。このデューティ比駆動信号により、トランジスタＱ１は、デューティ制御される。
【００３０】
又、ＰＷＭ出力部２３０では、前記新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ２用のデューティ比（１−｜α｜）が求められ、このデューティ比をデューティ比駆動信号（ＰＷＭ駆動信号）に変換する。該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ２に印加する。このデューティ比駆動信号により、トランジスタＱ２は、デューティ制御される。このようにして、トランジスタＱ１とトランジスタＱ２に対して印加して交互にオンオフ制御する同期整流方式（図３参照）にて両トランジスタは制御される。
【００３１】
図３は両トランジスタＱ１，Ｑ２に印加するパルス信号（デューティ比駆動信号）を示しており、Ｔαはオン時間、Ｔはパルス周期、αはトランジスタＱ１に係るデューティ比（オンデューティ）である。又、トランジスタＱ２に対しては、トランジスタＱ１がオンのときは、オフとし、トランジスタＱ１がオフのときには、オンするパルス信号（デューティ比駆動信号）が印加される。
【００３２】
このデューティ制御により、トランジスタＱ１がオンとなるとコイルＬに電流が流れ、トランジスタＱ１がオフとなるとコイルＬに流れる電流が遮断される。コイルＬに流れる電流が遮断されると、この電流の遮断による磁束の変化を妨げるように、トランジスタＱ１のドレイン側に高電圧が発生する。この繰り返しによって、トランジスタＱ１のドレイン側に高電圧が繰り返し発生し、コンデンサＣで平滑（充電）され、昇圧された実昇圧電圧Ｖｂｐｉｇが得られる。
【００３３】
このとき、昇圧回路１００により、昇圧する電圧は昇圧制御部２００から出力されるデューティ比駆動信号のデューティ比と関連する。デューティ比が大きければ実昇圧電圧Ｖｂｐｉｇは高くなり、デューティ比が小さければ実昇圧電圧Ｖｂｐｉｇは低くなる。
【００３４】
そして、電源電圧Ｖｐｉｇに変動があった場合、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）にて、フィードバック制御部２２０にて得られたトランジスタＱ１のデューティ比αが補正されて、新たなデューティ比αが求められる。すなわち、フィードフォワード制御が行われる。
【００３５】
例えば、電源電圧Ｖｐｉｇが上昇した場合、フィードバック制御部２２０にて得られたトランジスタＱ１のデューティ比（オンデューティ）αから、補正量β（＞０）が減算され、新たなトランジスタＱ１のデューティ比αは、電源電圧Ｖｐｉｇの上昇によるオンデューティの上昇が抑えられたものとなる。
【００３６】
又、電源電圧Ｖｐｉｇが下降した場合、フィードバック制御部２２０にて得られたトランジスタＱ１のデューティ比（オンデューティ）αから、補正量β（＜０）が減算（正確には、補正量はこの場合、負となるため加算である）される。新たなトランジスタＱ１のデューティ比αは、電源電圧Ｖｐｉｇの下降によるオンデューティの下降が抑えられたものとなる。
【００３７】
この結果、電源電圧（入力電圧）Ｖｐｉｇの変動に応じてデューティ比（オンデューティ）αがフィードフォワード制御されることにより、電源電圧（入力電圧）Ｖｐｉｇの変動に応じた実昇圧電圧Ｖｂｐｉｇの変動が抑制される。特に、電源電圧（入力電圧）Ｖｐｉｇの急峻な変動に対して、実昇圧電圧Ｖｂｐｉｇの変動が抑制できることになる。
【００３８】
昇圧制御部２００は検出手段、目標電圧設定手段、デューティ比設定手段、制御手段を構成する。
（第１実施形態の作用）
さて、図２は、昇圧制御部２００のＣＰＵが実行する昇圧制御プログラムのフローチャートであり、所定の制御周期で実行される。
【００３９】
Ｓ１０では、目標昇圧電圧Ｖｂｐｉｇ＊、実昇圧電圧Ｖｂｐｉｇ、電源電圧（入力電圧）Ｖｐｉｇ等の各種データを読込む。Ｓ２０では、目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇとの偏差を算出する。Ｓ３０では、前記偏差に対して、比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施してトランジスタＱ１の制御量を演算する。Ｓ４０では、Ｓ３０で演算した制御量に対応するデューティ比（オンデューティ）αを演算する。Ｓ２０〜Ｓ４０は、フィードバック制御部２２０に相当する。又、Ｓ４０はデューティ比設定手段に相当する。
【００４０】
Ｓ５０では、電源電圧（入力電圧）Ｖｐｉｇを時間微分し、入力電圧変動量ΔＶｐｉｇを算出する。Ｓ５０は、微分器２４０に相当する。Ｓ６０では、入力電圧変動量ΔＶｐｉｇに応じた補正量（補正値）を算出する。すなわち、補正量βとして入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算する。Ｓ７０では、Ｓ３０で得られたデューティ比（オンデューティ）αから、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を減算して補正し、その値を新たなデューティ比αとする。Ｓ７０は前記加算器２６０に相当する。そして、Ｓ８０では、前記新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ１用のデューティ比駆動信号（ＰＷＭ駆動信号）に変換し、該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ１に印加する。又、Ｓ８０では、新たなデューティ比（オンデューティ）αに基づいてトランジスタＱ２用のデューティ比（１−｜α｜）を求め、このデューティ比をデューティ比駆動信号（ＰＷＭ駆動信号）に変換して、該変換したデューティ比駆動信号を昇圧回路１００のトランジスタＱ２に印加する。Ｓ８０は前記ＰＷＭ出力部２３０に相当する。
【００４１】
第１実施形態によれば、以下のような特徴がある。
（１） 本実施形態の制御方法は、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出し、目標昇圧電圧Ｖｂｐｉｇ＊と実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定し、電源電圧Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、補正量βとして、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算した。そして、前記デューティ比αを同補正量βにて減算して補正した値を新たなデューティ比αとし、補正した新たなデューティ比に基づいて、トランジスタＱ１（スイッチング素子）をオンオフ作動してフィードバック制御を行うようにした。
【００４２】
又、第１実施形態の昇圧回路１００は、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出する昇圧制御部２００（検出手段）を備え、同昇圧制御部２００は、目標昇圧電圧設定手段として目標昇圧電圧Ｖｂｐｉｇ＊を設定するようにした。そして、昇圧制御部２００（デューティ比設定手段）は、目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定した。そして、昇圧制御部２００（制御手段）は、電源電圧（入力電圧）Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、昇圧制御部２００は、補正量βとして、入力電圧変動量ΔＶｐｉｇと目標昇圧電圧Ｖｂｐｉｇ＊との比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ＊）を演算するようした。そして、昇圧制御部２００（制御手段）は前記デューティ比（オンデューティ）αを同補正量βにて補正して、補正後のデューティ比（オンデューティ）αに基づき、トランジスタＱ１をオンオフ作動してフィードバック制御を行うようにした。
【００４３】
この結果、電源電圧（入力電圧）Ｖｐｉｇの変動に応じてデューティ比（オンデューティ）αがフィードフォワード制御されることにより、電源電圧Ｖｐｉｇの変動に応じた実昇圧電圧Ｖｂｐｉｇの変動が抑制され、電源電圧Ｖｐｉｇの急峻な変動に対して、実昇圧電圧Ｖｂｐｉｇの変動が抑制できる。この結果、電源電圧（入力電圧）変動に対するフィードバック制御の応答性が向上できる。
【００４４】
（第２実施形態）
次に、第２実施形態を図４を参照して説明する。なお、第１実施形態と同一構成については、同一符号を付し、異なるところを中心に説明する。
【００４５】
第２実施形態では、補正量βの算出の仕方が第１実施形態と異なっている。具体的には、昇圧回路１００の構成では、図４において、補正量演算部２５０の代わりに、補正量演算部２５０Ａが設けられており、他の構成は第１実施形態と同一である。補正量演算部２５０Ａでは、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算する。
【００４６】
又、第２実施形態も、第１実施形態とほぼ同様に図２のフローチャートで示す制御プログラムを昇圧制御部２００（図示しないＣＰＵ）が実行するが、Ｓ６０では、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算するところが異なる。なお、他のステップは第１実施形態と同じである。
【００４７】
なお、第２実施形態においても、時間微分されて得られた入力電圧変動量ΔＶｐｉｇは、電源電圧が上昇（増加）した場合には、ΔＶｐｉｇ＞０であり、電源電圧Ｖｐｉｇが下降（減少）した場合には、ΔＶｐｉｇ＜０となる。従って、補正量βも、電源電圧Ｖｐｉｇの上昇下降に応じて同様に正負の値を取る。
【００４８】
第２実施形態によれば、以下のような特徴がある。
（１） 第２実施形態の制御方法では、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出し、目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定し、電源電圧Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算した。そして、前記デューティ比αを同補正量βにて減算して補正した値を新たなデューティ比αとし、補正した新たなデューティ比に基づいて、トランジスタＱ１（スイッチング素子）をオンオフ作動してフィードバック制御を行うようにした。
【００４９】
又、第２実施形態の昇圧回路１００は、電源電圧（入力電圧）Ｖｐｉｇと、実昇圧電圧Ｖｂｐｉｇを検出する昇圧制御部２００（検出手段）を備え、同昇圧制御部２００は、目標昇圧電圧設定手段として目標昇圧電圧Ｖｂｐｉｇ＊を設定するようにした。そして、昇圧制御部２００（デューティ比設定手段）は目標昇圧電圧Ｖｂｐｉｇ＊と、実昇圧電圧Ｖｂｐｉｇの偏差を解消するようにデューティ比αを設定した。
【００５０】
そして、昇圧制御部２００（制御手段）は、電源電圧（入力電圧）Ｖｐｉｇに基づいて得られる入力電圧変動量ΔＶｐｉｇに応じた補正量βを算出した。具体的には、昇圧制御部２００は、補正量βとして、入力電圧変動量ΔＶｐｉｇと実昇圧電圧Ｖｂｐｉｇとの比（β＝ΔＶｐｉｇ／Ｖｂｐｉｇ）を演算するようした。そして、昇圧制御部２００（制御手段）は前記デューティ比αを同補正量βにて補正して、補正後のデューティ比αに基づき、トランジスタＱ１をオンオフ作動してフィードバック制御を行うようにした。
【００５１】
この結果、第１実施形態と同様に、電源電圧（入力電圧）変動に対するフィードバック制御の応答性が向上できる。
なお、本発明の実施形態は以下のように変更してもよい。
【００５２】
（１） 前記第１実施形態では、補正量βとして、入力電圧変動量と前記目標昇圧電圧との比や、入力電圧変動量と前記実昇圧電圧との比としたが、これに限定するものではなく、補正量として入力電圧変動量ΔＶｐｉｇに定数を乗算したものでもよい。
【００５３】
（２） 前記各実施形態では、トランジスタＱ２を備えた昇圧回路１００に具体化したが、トランジスタＱ２に代えて、従来例と同様に接続したダイオードや、ツェナーダイオードに変更した昇圧回路に具体化してもよい。
【００５４】
（３） 前記各実施形態では、昇圧制御部２００のブロックで示した、２１０〜２６０の各部の機能を１つのＣＰＵで行うようにしているが、各部の機能を複数のＣＰＵで分担してもよい。
【００５５】
（４） 前記各実施形態では、Ｓ５０，Ｓ６０の処理をＳ２０〜Ｓ４０の処理の後に行ったが、Ｓ５０，Ｓ６０の処理をＳ２０〜Ｓ４０の処理の前に行ってもよい。
【００５６】
前記各実施形態によって把握される技術的思想を以下に挙げる。
（１） 前記制御手段は、前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出する補正手段を含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の昇圧回路。前記各実施形態において、昇圧制御部２００は補正手段に相当する。
【００５７】
（２） 前記補正手段は、前記補正量として、前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比を算出するものである上記（１）の昇圧回路。
【００５８】
（３） 前記補正手段は、前記補正量として、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比を算出するものである上記（１）の昇圧回路。
【００５９】
【発明の効果】
以上詳述したように、請求項１乃至請求項６の発明によれば、電源電圧（入力電圧）の急峻な変動に対する実昇圧電圧の変動を抑制することができる効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に具体化した昇圧回路の電気回路図。
【図２】昇圧制御プログラムのフローチャート。
【図３】デューティ比駆動信号の波形図。
【図４】第２実施形態家の昇圧回路の電気回路図。
【図５】従来の昇圧回路の電気回路図。
【図６】トランジスタのＰＷＭ駆動信号の波形図。
【符号の説明】
１００…昇圧回路
２００…昇圧制御部（検出手段、目標電圧設定手段、デューティ比設定手段、制御手段）
Ｖｐｉｇ…電源電圧（入力電圧）
ΔＶｐｉｇ…入力電圧変動量
Ｖｂｐｉｇ…実昇圧電圧
Ｖｂｐｉｇ＊…目標昇圧電圧
α…デューティ比（オンデューティ）
β…補正量
Ｂ…バッテリ
Ｌ…コイル
Ｃ…コンデンサ
Ｑ１…トランジスタ（スイッチング素子）
Claims (6)
- スイッチング素子がオンのときにコイルにエネルギーを蓄え、オフのときにこのエネルギーを入力電圧に重畳して出力側に設けられたコンデンサを充電する昇圧回路において、
前記入力電圧と、前記コンデンサ側の実昇圧電圧を検出する検出手段と、
目標昇圧電圧を設定する目標昇圧電圧設定手段と、
前記目標昇圧電圧と、前記実昇圧電圧の偏差を解消するようにデューティ比を設定するデューティ比設定手段と、
前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出し、前記デューティ比を同補正量にて補正して、新たなデューティ比に基づき、前記スイッチング素子をオンオフ作動してフィードバック制御を行う制御手段を備えたことを特徴とする昇圧回路。 - 前記補正量は、
前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比であることを特徴とする請求項１に記載の昇圧回路。 - 前記補正量は、
前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比であることを特徴とする請求項１に記載の昇圧回路。 - スイッチング素子がオンのときにコイルにエネルギーを蓄え、オフのときにこのエネルギーを入力電圧に重畳して出力側に設けられたコンデンサを充電する昇圧回路の制御方法において、
前記入力電圧と、前記コンデンサ側の実昇圧電圧を検出し、
目標昇圧電圧と、前記実昇圧電圧の偏差を解消するようにデューティ比を設定し、
前記入力電圧に基づいて得られる入力電圧変動量に応じた補正量を算出し、
前記デューティ比を同補正量にて補正した新たなデューティ比に基づいて、前記スイッチング素子をオンオフ作動してフィードバック制御を行うことを特徴とする昇圧回路の制御方法。 - 前記補正量は、
前記入力電圧に基づき算出した入力電圧変動量と前記目標昇圧電圧との比であることを特徴とする請求項４に記載の昇圧回路の制御方法。 - 前記補正量は、前記入力電圧に基づき算出した入力電圧変動量と前記実昇圧電圧との比であることを特徴とする請求項４に記載の昇圧回路の制御方法。
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