JP2004318727A

JP2004318727A - アナログモニター回路

Info

Publication number: JP2004318727A
Application number: JP2003114808A
Authority: JP
Inventors: Kenji Hara; 憲二原
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2003-04-18
Filing date: 2003-04-18
Publication date: 2004-11-11

Abstract

【課題】ＡＳＩＣ化に適した外付け部品が少なく安価なアナログモニター回路を提供する。
【解決手段】レジスタ３１と、レジスタ３１に設けられたアキュムレータ３３と、レジスタ３１の値とアキュムレータ３３の値を加算する演算加算器３２とを備え、アキュムレータ３３が演算加算器３２の出力をクロックＣＫで保持するようにしたアナログモニター回路において、レジスタ３１のＬＳＢが０の場合は、そのまま演算加算器３２のオーバーフローと前記クロックＣＫとのＯＲを取り、レジスタ３１のＭＳＢが１の場合は、演算加算器３２のオーバーフローが無い時と前記クロックＣＫとのＡＮＤで前記クロックＣＫをＬにするように合成し、このオーバーフローとクロックＣＫを合成した信号を積分する事で、アナログ電圧を得る。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＦＡ装置に用いられる簡易のアナログモニター回路に関する。
【０００２】
【従来の技術】
図３は、従来のアナログモニター回路の例を示すブロック図であり、その回路の一部は本出願人により出願されたデジタルパルス幅変換回路を用いたものである（例えば、特許文献１を参照）。
以下、図３に基づいて従来技術を説明する。
図３において、１はデジタルパルス幅変換回路、２はオープンコレクタバッファ、３および４は演算増幅器、５、６、７、８、９および１０は抵抗、１１および１２はコンデンサーである。
デジタルパルス幅変換回路１は、最大値と最小値の間でクロック信号のカウントアップおよびカウントダウンを繰り返す図示しないアップダウンカウンタと、前記アップダウンカウンタのカウント値が図示しない上位ＣＰＵからのデータ値に応じた閾値を通る毎に、出力の論理レベルを変える図示しないパルス形成回路を備える。
図４は従来のアナログモニター回路に用いたデジタルパルス幅変換回路１の動作説明図である。図４に示すように、デジタルパルス幅変換回路１の出力Ｑは前記データ値の大きさに応じたパルス幅を持つ一定周期のパルスであり、前記データ値が０の時はデューティ５０％であるが、正のデータ値が大きくなるに従いＨｉｇｈの幅が広がり、逆に負のデータ値が大きくなるに従いＬｏｗの幅が広がる。
図３において、破線で囲まれた回路２０は、前記デジタルパルス幅変換回路１の出力ＱのＨｉｇｈ、Ｌｏｗを一定の大きさの正極性電圧と負極性電圧に変換するレベル変換回路である。前記デジタルパルス幅変換回路１の出力Ｑはオープンコレクタバッファ２に接続されており、前記オープンコレクタバッファ２がオンしている期間では、演算増幅器３の＋端子は０Ｖである。したがって、抵抗７と抵抗８を同じ抵抗値にすることで、演算増幅器３は入出力１対１の反転アンプとなり、演算増幅器３の出力は −Ｖｒｅｆとなる。一方、前記オープンコレクタバッファ２の出力がオープンの期間では、演算増幅器３の＋端子は＋Ｖｒｅｆとなり、演算増幅器３の出力も＋Ｖｒｅｆとなる。同じく、図３において、破線で囲まれた回路２１は、＋Ｖｒｅｆおよび−Ｖｒｅｆに変換された前記デジタルパルス幅変換回路１の出力Ｑを、両極性のアナログ電圧に変換するための２次のバタワースフィルター回路であり、抵抗９、１０、コンデンサー１１、１２および演算増幅器４を備える。
以上述べてきたこれらの回路のうち、デジタルパルス幅変換回路１はＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）化されているが、他の部品は外付けである。
【０００３】
【特許文献１】
特公平８−８７７５号公報（明細書第２頁〜３頁、図１〜図３を参照）
【０００４】
【発明が解決しようとする課題】
ところが、従来技術では、変調されたパルス幅を電圧に変換するには演算増幅器を用い、バタワースフィルターなどを使用するので回路が煩雑になるという問題があった。単にサーボドライバのモニター程度に使用する物であればさほどの精度は必要とせず、むしろコストの低いものが要求される。
そこで、ＡＳＩＣ化に適した外付け部品の少なく安価なアナログモニター回路を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、請求項１の本発明は、上位ＣＰＵからのＤ／Ａ変換用のデータが書き込まれるレジスタと、前記レジスタに設けられたアキュムレータと、前記レジスタの値と前記アキュムレータの値を加算する演算加算器とを備え、前記アキュムレータが前記演算加算器の出力をクロックで保持するようにしたアナログモニター回路において、前記演算加算器から出力される前記レジスタの値に比例したオーバーフローを前記クロックと合成し、このオーバーフローを合成した信号を積分する事で、アナログ電圧とするようにしたものである。
また、請求項２の本発明は請求項１に記載のアナログモニター回路において、前記オーバーフローの合成時に、前記レジスタのＭＳＢが０の場合は、そのまま前記演算加算器のオーバーフローと前記クロックとのＯＲを取り、前記レジスタのＭＳＢが１の場合は、前記演算加算器のオーバーフローが無い時と前記クロックとのＡＮＤで前記クロックをＬにするようにしたインバータとＮＡＮＤゲートを組合わせたゲートを設けたものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
図１は本発明の実施例を示すアナログモニター回路のブロック図である。３１はレジスタ、３２は演算加算器、３３はアキュムレータ、３４および３５はインバータとＮＡＮＤゲートとを組み合わせたゲート、３６および３７はＮＡＮＤゲート、３８、４０、および４１は抵抗、３９はコンデンサーである。
図示しない上位ＣＰＵからのＤ／Ａ変換用のデータ値はレジスタ３１に書き込まれる。レジスタ３１の出力は純２進データであり、この中の最上位ビット（ＭＳＢ）は正負を判別するための信号で、０が正、１が負であり、この最上位ビットを除き演算加算器３２に入力される。
本発明の特徴は以下のとおりである。
すなわち、レジスタ３１の出力は純２進データであるので、負数は２の補数となる点である。オーバーフロー以外の演算加算器３２の出力はアキュムレータ３３へ入力され一時保持される。さらに、アキュムレータ３３の出力はレジスタ３１の値とアキュムレータ３３の値を加算するように前記演算加算器３２に入力される。アキュムレータ３３はクロックＣＫで演算加算器３２の出力をサンプリングするので、前記クロックＣＫが入力される度にアキュムレータ３３の内容にレジスタ３１のデータ値が加算される。
例えば、ＭＳＢが０（前記データ値が正）で、ＭＳＢを除くデータ値が仮に４ビットのデータ００１０の場合、前記クロックＣＫが入力される度に演算加算器３２の演算結果は、
００１０
０１００
０１１０
１０００
１０１０
１１００
１１１０
００００オーバーフローｏｆ＝１
００１０
以下繰り返しとなり、８クロック毎に１回オーバーフローｏｆが演算加算器３２から出力される。すなわち、レジスタ３１の値に比例したオーバーフローｏｆが演算加算器３２から出力されることになる。
前記ＭＳＢが０の時、すなわち、前記データ値が正の時は、インバータとＮＡＮＤゲートとを組み合わせたゲート３４の出力は常にＨｉｇｈであり、ＮＡＮＤゲート３６の出力は前記クロックＣＫの反転信号となり、ＮＡＮＤゲート３７に入力される。前記オーバーフローｏｆはインバータとＮＡＮＤゲートとを組み合わせたゲート３５と上記ＮＡＮＤゲート３７により、デューティ５０％である前記クロックＣＫと「ＯＲ」で合成され、すなわち、図２に示すように前記クロックＣＫの谷Ｂを埋めることになり、ＮＡＮＤゲート３７の出力Ｐを抵抗３８およびコンデンサー３９で積分したＤ／Ａ出力の電圧レベルは上昇する。
同様に、前記ＭＳＢが１の時、すなわち、前記データ値が負の時は、前述のようにレジスタ３１の出力は純２進データであるので、負数は２の補数となる。従って、前記オーバーフローｏｆも逆の論理を取り、反転入力を１入力備えるＮＡＮＤゲート３４を介して前記クロックＣＫと「ＡＮＤでＬに」合成され、すなわち、図２に示すように前記クロックＣＫの山Ａを落とすことになり、ＮＡＮＤゲート３７の出力Ｐを抵抗３８およびコンデンサー３９で積分したＤ／Ａ出力の電圧レベルは低下する。
前記Ｄ／Ａ出力を擬似的に±出力にするため、抵抗４０および抵抗４１で電源電圧を分圧し、電源電圧の半分を０Ｖとする。
したがって、本発明は、上位ＣＰＵからのＤ／Ａ変換用のデータが書き込まれるレジスタ３１と、レジスタ３１に設けられたアキュムレータ３３と、レジスタ３１の値とアキュムレータ３３の値を加算する演算加算器３２とを備え、アキュムレータ３３が演算加算器３２の出力をクロックＣＫで保持するようにしたアナログモニター回路において、演算加算器３２から出力されるレジスタ３１の値に比例したオーバーフローをクロックＣＫと合成し、この信号を積分する事で、アナログ電圧とした構成、すなわち、オーバーフローの合成時に、レジスタのＭＳＢが０の場合は、そのまま演算加算器のオーバーフローとクロックとのＯＲを取り、レジスタのＭＳＢが１の場合は、演算加算器のオーバーフローが無い時とクロックとのＡＮＤでクロックをＬにするようにしたインバータとＮＡＮＤゲートを組合わせたゲートを設けたので、ＡＳＩＣ化に適した外付け部品が少なく安価なアナログモニター回路を提供することができる。
【０００７】
【発明の効果】
以上述べたように、本発明のアナログモニター回路によれば、上位ＣＰＵからのＤ／Ａ変換用のデータが書き込まれるレジスタと、レジスタに設けられたアキュムレータと、レジスタの値とアキュムレータの値を加算する演算加算器とを備え、アキュムレータが演算加算器の出力をクロックで保持するようにしたアナログモニター回路において、演算加算器から出力されるレジスタの値に比例したオーバーフローをクロックと合成し、この信号を積分する事で、アナログ電圧とした構成、すなわち、オーバーフローの合成時に、レジスタのＭＳＢが０の場合は、そのまま演算加算器のオーバーフローとクロックとのＯＲを取り、レジスタのＭＳＢが１の場合は、演算加算器のオーバーフローが無い時とクロックとのＡＮＤでクロックをＬにするようにしたインバータとＮＡＮＤゲートを組合わせたゲートを設けたため、ＡＳＩＣ化に適した外付け部品が少なく安価なアナログモニター回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すアナログモニター回路のブロック図である。
【図２】本発明の実施例のアナログモニター回路について各部の信号を示す説明図である。
【図３】従来のアナログモニター回路の例を示すブロック図である。
【図４】従来のアナログモニター回路に用いたデジタルパルス幅変換回路の動作説明図である。
【符号の説明】
１デジタルパルス幅変換回路
２オープンコレクタバッファ
３、４演算増幅器
５、６、７、８、９、１０、３８、４０、４１抵抗
１１、１２、３９コンデンサー
２０レベル変換回路
２１バタワースフィルター回路
３１レジスタ
３２演算加算器
３３アキュムレータ
３４、３５インバータとＮＡＮＤゲートとを組み合わせたゲート
３６、３７ＮＡＮＤゲート

Claims

上位ＣＰＵからのＤ／Ａ変換用のデータが書き込まれるレジスタと、前記レジスタに設けられたアキュムレータと、前記レジスタの値と前記アキュムレータの値を加算する演算加算器とを備え、前記アキュムレータが前記演算加算器の出力をクロックで保持するようにしたアナログモニター回路において、
前記演算加算器から出力される前記レジスタの値に比例したオーバーフローを前記クロックと合成し、このオーバーフローを合成した信号を積分する事で、アナログ電圧とすることを特徴とするアナログモニター回路。
前記オーバーフローの合成時に、前記レジスタのＭＳＢが０の場合は、そのまま前記演算加算器のオーバーフローと前記クロックとのＯＲを取り、前記レジスタのＭＳＢが１の場合は、前記演算加算器のオーバーフローが無い時と前記クロックとのＡＮＤで前記クロックをＬにするようにしたインバータとＮＡＮＤゲートを組合わせたゲートを設けたことを特徴とする請求項１に記載のアナログモニター回路。