JP2004266275A - 縦形バイポーラトランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】 従来の縦形ＰＮＰ型バイポーラトランジスタに関係した各問題を含まず、しかも「典型的な」標準バイポーラトランジスタのプロセスフローに容易に組み入れることのできる縦形ＰＮＰ型バイポーラトランジスタを提供すること。
【解決手段】 縦形バイポーラトランジスタ（１１０）と、該トランジスタの製造方法と、該トランジスタを含む集積回路とを提供する。縦形バイポーラトランジスタ（１１０）は、一実施形態において、第１のエピタキシャル層（１３０）の上に配置された少なくとも２つの不純物プロファイル（１４３、１４７）を含む第２のエピタキシャル層（１４０）を含むことができる。縦形バイポーラトランジスタ（１１０）は更に、第２のエピタキシャル層（１４０）の上又はその内部に配置されたコレクタ（１５４）と、ベース（１５６）と、エミッタ（１５８）とを含むことができる。
【選択図】 図１

Description

本発明は、一般に半導体デバイスに関し、より具体的には縦形バイポーラトランジスタ、その製造方法、及び該縦形バイポーラトランジスタを含む集積回路に関する。
集積回路の出現は、様々な種類の通信デバイスに重大な影響を与えてきた。例えば、集積回路は、無線周波数用途及び高速通信ネットワークシステム、並びに他の多くのシステムに組み込まれてきた。これらの通信デバイスの信頼性及び動作速度は劇的に増大したが、当業者はこのような特性を最適化することに依然として大きな関心を寄せている。
最近特別な関心を集めている１つのデバイスは、バイポーラトランジスタ、特にＰＮＰ型バイポーラトランジスタデバイスである。当業者はよく認識していることであるが、ＰＮＰ型バイポーラトランジスタは、多くの用途を有する。しかしながら最近になって、多くの低ドロップアウトレギュレータにおける出力（パス）デバイスとしてＰＮＰ型バイポーラトランジスタが重要な用途を有することが見出された。多くの場合、このような低ドロップアウトレギュレータは、携帯電話のようなバッテリ用途において有用である。
出力（パス）デバイスとして使用するために、最初に選ばれたのは横形ＰＮＰ型バイポーラトランジスタであった。これは、少なくともひとつには横形ＰＮＰ型バイポーラトランジスタの製造が「典型的な」標準バイポーラトランジスタのプロセスフローに極めて良く適合するという理由から決定された。従って、横形ＰＮＰ型バイポーラトランジスタは、様々なＮＰＮ型バイポーラトランジスタ及び従来のＣＭＯＳトランジスタと容易に集積化される。
しかしながら、横形ＰＮＰ型バイポーラトランジスタは、残念ながらパッキング密度が低く、ベースがＮ型エピタキシャル（ＥＰＩ）層から構成されていることに起因して低電流密度におけるβピークの影響を受け、及び通常大きなベース幅を必要とするため交流性能が良くない。それにも拘わらず、電気特性（ピークβの大きさ及び電流密度）がＮ型ＥＰＩ層のドーピングと共役せず、交流特性が２μｍの「標準」バイポーラプロセスフローにおいて使用されるリソグラフィーの関数でないといったデバイスを提供することが望ましい。しかしながら、そのような特性を一貫して提供する十分な能力が横形ＰＮＰ型バイポーラトランジスタにはない。
その結果、最近になって業界は、出力（パス）デバイスとして使用するトランジスタを縦形ＰＮＰ型バイポーラトランジスタに切り換えた。縦形ＰＮＰ型バイポーラトランジスタは、通常、上述のような横形ＰＮＰ型バイポーラトランジスタの上述のような欠点はないが、これらの使用には一般に近接して配置されたＮＰＮ型バイポーラトランジスタの性能とのトレードオフが必要となる。更に、縦形ＰＮＰ型バイポーラトランジスタは、典型的にはＰ型及びＮ型エピタキシャル材料の両方を組み合わせて用いる、異種拡散サイクル又はエピタキシャル製法を伴う。両タイプのＥＰＩを必要とするどのようなフローも、同様に２組のＥＰＩ装置を必要とするため、一般的に望ましいものではない。
更に、縦形ＰＮＰ型バイポーラトランジスタのコレクタを分離すること、及びコレクタ抵抗をできるだけ低い値まで低減させることに関する問題がある。多くの従来の縦形ＰＮＰ型バイポーラトランジスタのフローにおいて、このデバイスのコレクタは基板から完全には分離されない。このことは、縦形ＰＮＰ型バイポーラトランジスタはある用途に適さない場合が多い。
これまで業界は、上述のコレクタ分離の問題を是正しようと努力してきた。例えば、コレクタの分離が達成された場合における事前作業の大部分は、開始基板にＮ型拡散領域を載置して打ち込み、縦形ＰＮＰ型バイポーラトランジスタのコレクタ（Ｐ型埋込みコレクタ）の埋め込まれた部分を直接このＮ型領域内に置くことであった。
残念ながら、このプロセスには少なくとも２つの欠点がある。第１の欠点は、２つの高濃度にドープされた接合部が共に配置されているから、トランジスタの降伏電圧が大きく低下することである。第２の欠点は、Ｎ型拡散領域がＰ型埋込みコレクタを「ピンチ(pinch)」して、抵抗率をより大きくし、従って高電流レベルにおける性能を低下させることである。このタイプのデバイスは、通常比較的低い電流密度で飽和することになり、当業者は良く理解されるように、これは望ましくない。
上記の「ピンチング(pinching)」効果を克服するために、業界はＰ型埋込みコレクタのドーピングを非常に高いレベルまで増大させるよう努めてきた。これにより、後続するＥＰＩ成長サイクル中にＰ型コレクタのアウトガス及び上方拡散が大きく増大し、コレクタを分離領域に短絡させる。要するに、これはＮ型分離拡散の目的を実質的に無効にする。
高濃度にＰ型ドープされたコレクタからの「ガスの発生(out-gassing)」に対処するために、縦形ＰＮＰ型バイポーラトランジスタのサブコレクタとこれに隣接する分離領域との間にＮ+「離間」拡散領域を置くことができる。この方法の欠点は、デバイスの動作電圧を低下させ、トランジスタのサイズが増大し、又場合によってはマスク／注入段階を追加する必要があることである。他の解決法は、分離を確実にするために多数の「離間」拡散領域を追加する必要がある。しかしながら、これらの拡散領域はまた、トランジスタのサイズを増大させる結果となる。
従って、当該技術分野において求められるものは、従来の縦形ＰＮＰ型バイポーラトランジスタに付随する問題を含まず、しかも「典型的な」標準バイポーラトランジスタのプロセスフローに容易に組み入れることのできる縦形ＰＮＰ型バイポーラトランジスタである。
上述の先行技術の欠点に対処するために、本発明は、縦形バイポーラトランジスタと、該トランジスタの製造方法と、該トランジスタを含む集積回路とを提供する。縦形バイポーラトランジスタは、一実施形態において、第１のエピタキシャル層の上に配置された、少なくとも２つの不純物プロファイルを含む第２のエピタキシャル層を含むことができる。縦形バイポーラトランジスタは、更に、第２のエピタキシャル層の上又はその内部に配置されたコレクタと、ベースと、エミッタとを含むことができる。
更に、本発明は、上述の縦形バイポーラトランジスタ、並びに縦形バイポーラトランジスタを含む集積回路を製造するための方法を含む。上に開示されたものに加えて、集積回路は、更に、縦形バイポーラトランジスタに近接させて第２のエピタキシャル層の上に配置されたＮＰＮトランジスタと、作動的な集積回路を形成するために、縦形バイポーラトランジスタ及びＮＰＮバイポーラトランジスタを接触させる相互接続構造を含むことができる。
以上は、以下に述べる本発明の詳細な説明を当業者がより良く理解できるように、本発明の好ましい及び代替的な特徴を要約したものである。本発明の請求項の主題を形成する本発明の更なる特徴を以下に説明することにする。本発明と同じ目的を実施するための他の構造の設計又は変更のための基礎として、開示された概念及び特定の実施形態を容易に使用できることは、当業者には明らかであろう。又、そのような等価の構造は本発明の精神及び範囲から逸脱するものではないことも当業者であれば理解すべきである。
本発明は、添付図面を参照しながら以下の詳細な説明を読むことにより最も良く理解される。半導体工業における標準的慣行に従って、種々の構成要素は縮尺通りには描かれていないという点を強調しておく。実際、様々な構成要素の外形寸法は、論議を明確にするために任意に拡大又は縮小することができる。次に、添付図面を参照しながら以下を説明する。
最初に図１を参照すると、ここには本発明の原理に従って構成された、部分的に完成した集積回路１００の一実施形態の断面図が示されている。図示した特定の実施形態において、部分的に完成した集積回路１００は、縦形バイポーラトランジスタ領域１１０とＮＰＮバイポーラトランジスタ領域１７０とを含み、各々が基板１２０上に配置されている。本発明の目的において、縦形バイポーラトランジスタ領域１１０は、縦形ＰＮＰバイポーラトランジスタ領域として検討する。従って、縦形バイポーラトランジスタ領域１１０と関係付けられた各々の層は、縦形ＰＮＰバイポーラトランジスタで使用するために設計されることになる。しかしながら、縦形バイポーラトランジスタ領域１１０は、本発明の範囲を逸脱することなく、縦形ＰＮＰバイポーラトランジスタとして構成することができる点を理解されたい。このような場合には、全てのＰ型ドープ層は、Ｎ型ドープ層に置き換えられる必要があり、並びに全てのＮ型ドープ層は、Ｐ型ドープ層に置き換えられる必要がある。
図に示すように、部分的に完成した集積回路１００は、更に、基板１２０上に配置された第１のエピタキシャル層１３０を含む。更に、第１のエピタキシャル層１３０の上には、第２のエピタキシャル層１４０が配置される。図示した本発明の実施形態において、第２のエピタキシャル層１４０は、少なくとも２つの不純物プロファイルを含む。例えば、第２のエピタキシャル層１４０は、第１の不純物プロファイルを有する高濃度にドープされた第２のエピタキシャル層１４３と、第２の不純物プロファイルを有する低濃度にドープされた第２のエピタキシャル層１４７とを含むことができる。本発明の特定の実施形態において、界面１４９は、それぞれ高濃度及び低濃度にドープされた第２のエピタキシャル層１４３、１４７の第１と第２の不純物プロファイルの間に存在することができる。しかしながら、他の実施形態においては界面１４９は存在しない。
図１に示す縦形バイポーラトランジスタ領域１１０は、更に、基板１２０内に配置されたＮウエル分離領域１５０を含む。縦形バイポーラトランジスタ領域１１０は、また、第１のエピタキシャル層１３０内でＮウエル分離領域１５０の上に配置されたＰ型埋込みコレクタ１５２を含む。第１のエピタキシャル層１３０内にＰ型埋込みコレクタ１５２とＮウエル分離領域１５０が置かれることから、先行技術によるデバイスにおけるような、Ｐ型埋込みコレクタ１５２のＮウエル分離領域１５０内への形成はもはや実質的になされない。従って、先行技術デバイスで生じた「ピンチング」効果を実質的に低減することができる。
縦形バイポーラトランジスタ領域１１０における第２のエピタキシャル層１４０の上又はその内部には、コレクタ１５４、ベース１５６、及びエミッタ１５８が配置される。また縦形バイポーラトランジスタ領域１１０内には、それぞれコレクタ１５４及びベース１５６に対するオーミックコンタクト１６０、１６２、並びに分離構造１６６が配置される。
加えて、ＮＰＮバイポーラトランジスタ領域１７０は、第１のエピタキシャル層１３０内に配置されたＮ型サブコレクタ１８２を含む。更に、ＮＰＮバイポーラトランジスタ領域１７０における第２のエピタキシャル層１４０の上又はその内部には、ＮＰＮコレクタ１８４、ＮＰＮベース１８６、及びＮＰＮエミッタ１８８が配置される。
図１に示す縦形バイポーラトランジスタ領域１１０は、先行技術のデバイスに付属する多くの欠点、特に上記背景技術に記載された多くの欠点の影響を受けない。先行技術とは異なり、図１に示す実施形態のプロセスフローは、コレクタ１５４をＮウエル分離領域１５０から分離するために２つのＥＰＩ成長サイクルを使用するので、寄生的なピンチングが実質的に減少し、これによりコレクタ１５４の抵抗を増大させることができる。更に図示した実施形態において、２つの追加的なマスク／注入段階を行うことにより、縦形バイポーラトランジスタ領域１１０がＮＰＮバイポーラトランジスタ領域１７０のフローから隔離される。更に、新規の複数不純物プロファイルの第２エピタキシャル層１４０を使用することにより、拡散部を離間させる段階を追加する必要性が排除された。従って、図１の縦形バイポーラトランジスタ領域１１０は、先行技術よりも更に単純化される。
更に、縦形バイポーラトランジスタ領域１１０のプロセスフローにより、そのサイズを最小限に維持することが可能になる。更に重要なことに、縦形バイポーラトランジスタ領域１１０の製造は、「典型的な」標準バイポーラトランジスタのプロセスフローに容易に組み入れることができる。
図２乃至図６を参照すると、本発明の原理が開示する方法によって集積回路をどのように製造することができるかを有利な実施形態において示す、詳細な製造段階の断面図が示されている。図２は、製造の初期段階における部分的に完成した集積回路２００の断面図を示す。図２に示す部分的に完成した集積回路２００の実施形態は、２つの異なるタイプのデバイス領域を含む。例えば、部分的に完成した集積回路２００は、縦形ＰＮＰバイポーラトランジスタデバイス領域２１０と、これに隣接して配置されたＮＰＮバイポーラトランジスタデバイス領域２７０とを含む。図２には２つのデバイス領域２１０、２７０のみが示されているが、集積回路２００は、図の左右に更に延びており、従って任意の数のデバイス領域２１０、２７０を使用することができることは当業者には理解されるであろう。しかしながら、説明を容易にするために、２つの領域２１０、２７０のみを図に示して説明する。
図２に示す部分的に完成した集積回路２００は、更に、基板２２０を含み、該基板上に２つのデバイス領域２１０、２７０が載置される。例示的な実施形態において、基板２２０は、ウエーハ自体又はウエーハ上に配置された層（例えば、エピタキシャル層）を含む、部分的に完成した集積回路２００内に配置された任意の層とすることができる。図２に示す実施形態において、基板２２０は、＜１１１＞シリコンを含むが、上述のように本発明の範囲から逸脱することなく他の材料を使用してもよい。
図２の実施形態において、Ｎウエル分離領域２３０が基板２２０内に拡散される。従来の方法で形成することができるＮウエル分離領域２３０は、砒素又はアンチモンといった不純物を含む。しかしながら、他のＮ型不純物も本発明の範囲内に含まれる。更に、Ｎウエル分離領域２３０は、約６μｍ乃至約１３μｍの範囲の厚さを有することができる。特に有利な一実施形態においては、Ｎウエル分離領域２３０は、約１１μｍの最終厚さを有する。更に、例示的な実施形態においては、Ｎウエル分離領域２３０は、約１Ｅ１６ａｔｏｍｓ／ｃｍ3乃至約５Ｅ１７ａｔｏｍｓ／ｃｍ3の範囲のピーク不純物濃度を有する。更に、約７Ｅ１６ａｔｏｍｓ／ｃｍ3のピーク不純物濃度が非常に有用であることが分かっている。
次に図３を参照すると、Ｎウエル分離領域２３０上で第１のエピタキシャル層３１０が形成された後における、図２に示す部分的に完成した集積回路２００の断面図が示されている。図示した特定の実施形態において、第１のエピタキシャル層３１０は、Ｎ型の第１のエピタキシャル層３１０である。アンチモン、砒素、或いは他の任意の既知のＮ型不純物又は以下で見出されたＮ型不純物といった任意のＮ型不純物を、第１のエピタキシャル層３１０のために使用することができる。
第１のエピタキシャル層３１０は、従来は約８μｍ乃至約１２μｍの範囲の厚さ（最適な厚さは約１０μｍ）を有するように形成されてきた。第１のエピタキシャル層３１０は更に、約５Ｅ１４ａｔｏｍｓ／ｃｍ3乃至約５Ｅ１５ａｔｏｍｓ／ｃｍ3の範囲のピーク不純物濃度を含むことができる。１つの特定の実施形態において、約１Ｅ１５ａｔｏｍｓ／ｃｍ3のピーク不純物濃度を使用することができる。第１のエピタキシャル層３１０における厚さ及び不純物濃度の範囲を上に述べたが、本発明は、該厚さ及び不純物濃度に限定されないことが当業者には理解されるであろう。
次に図４を参照すると、横形ＰＮＰバイポーラトランジスタ領域２１０内におけるＰ型埋込みコレクタ４１０及び横形分離構造４２０を注入／堆積及び拡散し、並びにＮＰＮバイポーラトランジスタ領域２７０内においてＮ型サブコレクタ４８０を注入／堆積及び拡散した後の、図３に示す部分的に完成した集積回路２００の断面図が示されている。本実施形態において、Ｐ型埋込みコレクタ４１０及び横形分離構造４２０は、従来の方法で注入／堆積及び拡散された。図示した特定の実施形態においては、Ｐ型埋込みコレクタ４１０及び横形分離構造４２０は、約８μｍ乃至約１２μｍの範囲の最終厚さを有する（好ましい最終的厚さは約２０μｍ）。更に、Ｐ型埋込みコレクタ４１０及び横形分離構造４２０は、約１Ｅ１８ａｔｏｍｓ／ｃｍ3乃至約５Ｅ１８ａｔｏｍｓ／ｃｍ3の範囲のピーク不純物濃度（例示的な値は約２Ｅ１８ａｔｏｍｓ／ｃｍ3）を有することができる。
或いは、Ｎ型サブコレクタ４８０は、従来の方法で第１のエピタキシャル層３１０に注入／堆積及び拡散された。図示した例示的な実施形態において、Ｎ型サブコレクタ４８０は、約９．０μｍ乃至約１１．０μｍの範囲の最終厚さを有する（好ましい最終厚さは約１０．３μｍ）。更に、Ｎ型サブコレクタ４８０は、約８Ｅ１８ａｔｏｍｓ／ｃｍ3乃至約３Ｅ１９ａｔｏｍｓ／ｃｍ3の範囲のピーク不純物濃度（典型的な値は約１．５Ｅ１９ａｔｏｍｓ／ｃｍ3）を有することができる。上述していないが、Ｐ型埋込みコレクタ４１０、横形分離構造４２０、及びＮ型サブコレクタ４８０の各々は、本発明の範囲内に含まれる様々な厚さ及びピーク不純物濃度を有することができる。
次に図５を参照すると、第２のエピタキシャル層５１０の初期形成後における図４に示す部分的に完成した集積回路２００の断面図が示されている。図示した特定の実施形態において、第２のエピタキシャル層５１０の初期形成は、高濃度にドープされた第２のエピタキシャル層５２０の形成を含む。高濃度にドープされた第２のエピタキシャル層５２０は、幾つかの異なる厚さを含むことができるが、約０．３μｍ乃至約１．５μｍの範囲の厚さが一般に望ましい。１つの特定の有利な実施形態において、高濃度にドープされた第２のエピタキシャル層５２０は、約０．５μｍの典型的な厚さを有する。
高濃度にドープされた第２のエピタキシャル層５２０を形成するために、多くの製造技術を使用することができる。例えば、図示した特定の実施形態において、高濃度にドープされた第２のエピタキシャル層５２０を、不純物のフローが存在する中で従来の方法で成長させて、約１オーム・ｃｍ乃至約２オーム・ｃｍの抵抗率を持たせることができる。更に、この結果として得られた高濃度にドープされた第２のエピタキシャル層５２０は、約５Ｅ１５ａｔｏｍｓ／ｃｍ3乃至約１Ｅ１６ａｔｏｍｓ／ｃｍ3の範囲のピークＮ型不純物濃度を有することができる（好ましい値は、約８Ｅ１５ａｔｏｍｓ／ｃｍ3）。高濃度にドープされた第２のエピタキシャル層５２０の特定の形成技術について説明してきたが、高濃度にドープされた第２のエピタキシャル層５２０を生成することができる、又は生成するように構成されたいずれの方法又はプロセスも本発明の範囲内にあることが当業者には理解されるであろう。
次に図６を参照すると、第２のエピタキシャル層５１０の形成完了後における図５に示す部分的に完成した集積回路２００の断面図が示されている。第２のエピタキシャル層５１０を形成完了する作業は、高濃度にドープされた第２のエピタキシャル層５２０の上に低濃度にドープされた第２のエピタキシャル層６１０を形成する段階を含む。低濃度にドープされた第２のエピタキシャル層６１０は、幾つかの異なる厚さを含むことができるが、約１２μｍ乃至約１７μｍの範囲の厚さが一般に望ましい（好ましい厚さは約１５μｍである）。
低濃度にドープされた第２のエピタキシャル層６１０を形成するためにも同様に、多くの製造技術を使用ことができる。しかしながら、恐らくは第２のエピタキシャル層６１０は、高濃度にドープされた第２のエピタキシャル層５２０と同様のプロセスを用いて形成される。層５２０、６１０の各々を形成するために使用されるフローが異なる点を除けば、製造技術は実質的に同じである。異なるフローは、異なる厚さ（上に示したような）並びに異なる不純物濃度をもたらす。
従って、低濃度にドープされた第２のエピタキシャル層６１０を形成するための１つの例示的な方法は、該第２のエピタキシャル層６１０を高濃度にドープされた第２のエピタキシャル層５２０と原位置で形成することを含む。このような状況は、高濃度にドープされた第２のエピタキシャル層５２０の形成完了後に約３オーム・ｃｍ乃至約５オーム・ｃｍの範囲の抵抗率が得られるように不純物のフローを調節することを含むことができる。当業者であればはよく認識しているように、この不純物のフローが増大したことにより、高濃度にドープされた第２のエピタキシャル層５２０の不純物濃度よりも低い不純物濃度を有する、低濃度にドープされた第２のエピタキシャル層６１０を形成することが可能になる。例えば、図示した特定の実施形態において、低濃度にドープされた第２のエピタキシャル層６１０は、約１Ｅ１４ａｔｏｍｓ／ｃｍ3乃至約５Ｅ１５ａｔｏｍｓ／ｃｍ3の範囲（好ましい値は、約１Ｅ１５ａｔｏｍｓ／ｃｍ3である）のピークＮ型不純物濃度を有する。
高濃度にドープされた第２のエピタキシャル層５２０は、低濃度にドープされた第２のエピタキシャル層６１０とは異なるフローで形成されたので、これらは異なる不純物プロファイルを有する筈である。従って、第２のエピタキシャル層５１０は、全体的として少なくとも２つの異なる不純物プロファイルを有する。本発明で使用される不純物プロファイルという用語は、不純物が材料表面から深く侵入するにつれて幾らか次第に減少することを含む、深さに対する不純物濃度の全体のプロファイルを含むことを意味する。従って、不純物濃度の均一な減少ではなく、不純物濃度における急激な変化（増大又は減少）だけを異なる不純物プロファイルであると見なすことになる。
図６に示す第２のエピタキシャル層５１０は、界面６２０が高濃度にドープされた第２のエピタキシャル層５２０と低濃度にドープされた第２のエピタキシャル層６１０との間に配置することができるように示されているが、当業者であれば常にこのように配置されるとは限らないことは理解されるであろう。精密に製造されるならば、物理的界面は高濃度にドープされた第２のエピタキシャル層５２０と低濃度にドープされた第２のエピタキシャル層６１０との間になくてもよい。
この新規の第２のエピタキシャル層５１０に固有の利点は、高濃度にドープされた第２のエピタキシャル層５２０がアウトガス効果のＰ型埋込みコレクタ４１０をカウンタードープするように構成されていることである。先行技術とは異なり、これにより本発明の新規なデバイスからどのようなＮ型スペーサをも排除するとが可能になる。これは多くの先行技術の構造に勝る時間及びコストの節減をもたらすことが理解される。
図７を参照すると、ＮＰＮバイポーラトランジスタ領域２７０内のＮＰＮコレクタ７８０の形成後における、図６に示す部分的に完成した集積回路２００の断面図が示されている。ＮＰＮコレクタ７８０を形成するために使用可能なプロセスは、第２のエピタキシャル層６１０内にＮ型不純物を注入／堆積することを含むことが当業者には分かるであろう。ＮＰＮコレクタ７８０の形成のプロセスに更に含まれるのは、ＮＰＮコレクタ７８０がＮ型サブコレクタ４８０と実質的に連続的になるような後続の熱拡散段階とすることができる。
次に図８を参照すると、縦形ＰＮＰコレクタ８１０及び分離構造８２０の形成後における図７に示す部分的に完成した集積回路２００の断面図が示されている。ＮＰＮコレクタ７８０と同様に、縦形ＰＮＰコレクタ８１０及び分離構造８２０は、従来の方法で形成することができる。しかしながら、ＮＰＮコレクタ７８０とは異なり、縦形ＰＮＰコレクタ８１０及び分離構造８２０は、Ｐ型不純物を含むことができる。熱拡散段階はまた、縦形ＰＮＰコレクタ８１０及び分離構造８２０の形成においてを用いることができる。この熱拡散段階は、縦形ＰＮＰコレクタ８１０及び分離構造８２０を、それぞれＰ型埋込みコレクタ４１０及び横形分離構造４２０と実質的に連続させることを企図するものである。限定ではないが、不純物濃度、時間、温度などを含む他の従来の処理条件もまた、縦形ＰＮＰコレクタ８１０及び分離構造８２０を形成するために使用できる。縦形ＰＮＰコレクタ８１０及び分離構造８２０が同様の不純物タイプを含む場合、これらは任意選択的に単一の処理段階で形成することができる。
図９を参照すると、第２のエピタキシャル層６１０内でのＰ型埋込みコレクタ４１０上へのベース９１０形成後における図８に示す部分的に完成した集積回路２００の断面図が示されている。Ｎ型不純物を注入／堆積することを含む、ベース９１０の形成に必要とされる段階の後に従来の拡散段階が続くことが当業者には分かるであろう。
次に図１０を参照すると、ベース９１０内でのエミッタ１０１０形成後における図９に示す部分的に完成した集積回路２００の断面図が示されている。ベース９１０の不純物とは逆のタイプの不純物を含むエミッタ１０１０は、一般にホウ素又は他のＰ型不純物を含む。上述の段階と同様に、エミッタ１０１０の形成は、注入／堆積段階と後続する熱拡散段階の両方を含むことができる。
図１０に示す例示的な実施形態において、ＮＰＮバイポーラトランジスタ領域２７０のオーミックコンタクト１０２０及びベース１０８０が、エミッタ１０１０と同時に形成される。様々な領域が単一処理段階で形成されるものとして示されているが、この段階は容易に分離可能であることは当業者には理解されるであろう。
上述の様々な熱拡散段階は平衡させる必要がある点に留意されたい。即ち、各構造に対して適切な量を拡散させるために、熱サイクルの平衡を保つことが重要である。従って、先に形成された構造は（他の全てのパラメータが同一であるとすれば）、後から形成される構造よりも厳しさが緩やかな熱サイクルに曝されるようにすべきであり、これは後の熱サイクルが、恐らくは後に形成された構造の範囲及び濃度だけでなく、先に形成された構造の範囲及び濃度にも実質的に悪影響を及ぼす可能性があるからである。
図１０に示す段階の終了後、部分的に完成した集積回路２００の残りの部分は、従来の方法で製造することができる。部分的に完成した集積回路２００の製造を仕上げるために必要とされる段階は、従来的なものであり、従ってこれ以上の詳細は必要ではないことが当業者には分かるであろう。結果として得られる構造は、例示的な実施形態において、図１に示す構造に近似するものとすることができる。
次に、図１１を参照すると、本発明の原理に従って製造することができる集積回路１１００の断面図が示されている。図１１の集積回路１１００は、両方とも基板１１２０上に配置された縦形ＰＮＰバイポーラトランジスタ領域１１１０とＮＰＮバイポーラトランジスタ領域１１６０とを含む。当然のことながら、集積回路１１００は、第１のエピタキシャル層１１３０と第２のエピタキシャル層１１４０とを含む。更に、第２のエピタキシャル層１１４０は、高濃度にドープされた第２のエピタキシャル層１１４３と低濃度にドープされた第２のエピタキシャル層１１４７とを含む。図に示すように、分離構造１１５０は、縦形ＰＮＰバイポーラトランジスタ領域１１１０をＮＰＮバイポーラトランジスタ領域１１６０から電気的に分離するように位置付けることができる。また、図１１に示すように、中間誘電体層１１８０内には相互接続構造１１７０が置かれ、該相互接続構造１１７０は、縦形ＰＮＰバイポーラトランジスタ領域１１１０及びＮＰＮバイポーラトランジスタ領域１１６０を集積回路１１００の他の領域に接続して、作動的な集積回路を形成する。
以上の記載に関連して、以下の各項を開示する。
（１）第１のエピタキシャル層と、
前記第１のエピタキシャル層の上に配置された、少なくとも２つの不純物プロファイルを含む第２のエピタキシャル層と、
前記第２のエピタキシャル層の上又はその内部に配置されたコレクタと、ベースと、エミッタと、
を含む縦形バイポーラトランジスタ。
（２）前記第２のエピタキシャル層の少なくとも２つの不純物プロファイルが、高濃度にドープされた第２のエピタキシャル層と低濃度にドープされた第２のエピタキシャル層とを含むことを特徴とする前記（１）項に記載の縦形バイポーラトランジスタ。
（３）前記高濃度にドープされた第２のエピタキシャル層が、前記第１のエピタキシャル層と前記低濃度にドープされた第２のエピタキシャル層との間に配置されたことを特徴とする前記（１）項に記載の縦形バイポーラトランジスタ。
（４）前記高濃度にドープされた第２のエピタキシャル層が、約５Ｅ１５ａｔｏｍｓ／ｃｍ3乃至約１Ｅ１６ａｔｏｍｓ／ｃｍ3の範囲のピーク不純物濃度を有し、前記低濃度にドープされた第２のエピタキシャル層が、約１Ｅ１４ａｔｏｍｓ／ｃｍ3乃至約５Ｅ１５ａｔｏｍｓ／ｃｍ3の範囲のピーク不純物濃度を有することを特徴とする前記（２）項に記載の縦形バイポーラトランジスタ。
（５）前記高濃度にドープされた第２のエピタキシャル層が、約０．３μｍ乃至約１．５μｍの範囲の厚さを有し、前記低濃度にドープされた第２のエピタキシャル層が、約１２μｍ乃至約１７μｍの範囲の厚さを有することを特徴とする前記（２）項に記載の縦形バイポーラトランジスタ。
（６）前記第１と第２のエピタキシャル層が同じタイプの不純物を含むことを特徴とする前記（１）項に記載の縦形バイポーラトランジスタ。
（７）前記少なくとも２つの不純物プロファイル間に界面が存在することを特徴とする前記（１）項に記載の縦形バイポーラトランジスタ。
（８）前記第１のエピタキシャル層内配置された埋め込みコレクタを更に含むことを特徴とする前記（１）項に記載の縦形バイポーラトランジスタ。
（９）本発明は、従来の縦形ＰＮＰ型バイポーラトランジスタに関係した各問題を含まず、しかも「典型的な」標準バイポーラトランジスタのプロセスフローに容易に組み入れることのできる縦形ＰＮＰ型バイポーラトランジスタを提供する。縦形バイポーラトランジスタ（１１０）と、該トランジスタの製造方法と、該トランジスタを含む集積回路とを提供する。縦形バイポーラトランジスタ（１１０）は、一実施形態において、第１のエピタキシャル層（１３０）の上に配置された少なくとも２つの不純物プロファイル（１４３、１４７）を含む第２のエピタキシャル層（１４０）を含むことができる。縦形バイポーラトランジスタ（１１０）は更に、第２のエピタキシャル層（１４０）の上又はその内部に配置されたコレクタ（１５４）と、ベース（１５６）と、エミッタ（１５８）とを含むことができる。
本発明を詳細に説明してきたが、本発明の最も広い形態の精神及び範囲から逸脱することなく、本明細書の様々な変更、置き換え、及び修正が可能なことを当業者は理解すべきである。
本発明の原理によって構成された部分的に完成した集積回路の一実施形態の断面図を示す。 製造の初期段階における部分的に完成した集積回路の断面図を示す。 Ｎウエル分離領域上での第１のエピタキシャル層の形成後における図２に示す集積回路の断面図を示す。 Ｐ型埋込みコレクタ及び横形分離構造を縦形ＰＮＰバイポーラトランジスタ領域内に注入／堆積及び拡散し、並びにＮ型サブコレクタをＮＰＮバイポーラトランジスタ領域内に注入／堆積及び拡散した後における図３に示す部分的に完成した集積回路の断面図を示す。 第２のエピタキシャル層の初期形成後における図４に示す部分的に完成した集積回路の断面図を示す。 第２のエピタキシャル層の形成完了後における図５に示す部分的に完成した集積回路の断面図を示す。 ＮＰＮバイポーラトランジスタ領域内のＮＰＮコレクタの形成後における図６に示す部分的に完成した集積回路の断面図を示す。 縦形ＰＮＰコレクタ及び分離構造の形成後における図７に示す部分的に完成した集積回路の断面図を示す。 第２のエピタキシャル層内でのＰ型埋込みコレクタ上へのベース形成後における図８に示す部分的に完成した集積回路の断面図を示す。 ベース内でのエミッタ形成後における図９に示す部分的に完成した集積回路の断面図を示す。 本発明の原理に従って製造することのできる集積回路の断面図を示す。
符号の説明
１１０ 縦形バイポーラトランジスタ領域
１３０ 第１のエピタキシャル層
１４０ 第２のエピタキシャル層
１４３ 高濃度にドープされた第２のエピタキシャル層
１４７ 低濃度にドープされた第２のエピタキシャル層
１５４ コレクタ
１５６ ベース
１５８ エミッタ

Claims (1)

  1. 第１のエピタキシャル層と、
    前記第１のエピタキシャル層の上に配置された、少なくとも２つの不純物プロファイルを含む第２のエピタキシャル層と、
    前記第２のエピタキシャル層の上又はその内部に配置されたコレクタと、ベースと、エミッタと、
    を含む縦形バイポーラトランジスタ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6928283B2 (en) * 2002-09-20 2005-08-09 Interdigitial Technology Corporation Method and system for improved beacon acquisition performance with time slot and antenna sector reuse
DE102004055213B4 (de) * 2004-11-16 2009-04-09 Atmel Germany Gmbh Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen
JP5048242B2 (ja) * 2005-11-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7666750B2 (en) * 2006-09-13 2010-02-23 Agere Systems Inc. Bipolar device having improved capacitance
CN102097464B (zh) * 2009-12-15 2012-10-03 上海华虹Nec电子有限公司 高压双极晶体管
FR2986633B1 (fr) 2012-02-08 2014-09-05 St Microelectronics Rousset Dispositif de detection d'une attaque par laser dans une puce de circuit integre
FR3106931B1 (fr) * 2020-01-30 2022-02-18 St Microelectronics Crolles 2 Sas Procédé de fabrication d’un dispositif comprenant un transistor bipolaire PNP et un transistor bipolaire NPN pour applications radiofréquences

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4005453A (en) * 1971-04-14 1977-01-25 U.S. Philips Corporation Semiconductor device with isolated circuit elements and method of making
US5011784A (en) * 1988-01-21 1991-04-30 Exar Corporation Method of making a complementary BiCMOS process with isolated vertical PNP transistors
IT1218230B (it) * 1988-04-28 1990-04-12 Sgs Thomson Microelectronics Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro
US4939099A (en) * 1988-06-21 1990-07-03 Texas Instruments Incorporated Process for fabricating isolated vertical bipolar and JFET transistors
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
KR950010283B1 (ko) * 1990-05-31 1995-09-12 캐논 가부시끼가이샤 매립전극을 가지는 반도체장치 및 그의 제조방법
US5001073A (en) * 1990-07-16 1991-03-19 Sprague Electric Company Method for making bipolar/CMOS IC with isolated vertical PNP
US5179432A (en) * 1991-08-15 1993-01-12 Micrel, Inc. Integrated PNP power bipolar transistor with low injection into substrate
US5248624A (en) * 1991-08-23 1993-09-28 Exar Corporation Method of making isolated vertical pnp transistor in a complementary bicmos process with eeprom memory
US5302534A (en) * 1992-03-02 1994-04-12 Motorola, Inc. Forming a vertical PNP transistor
US5475340A (en) * 1994-05-23 1995-12-12 Delco Electronics Corporation Active biasing circuit for an epitaxial region in a fault-tolerant, vertical pnp output transistor
US5889315A (en) * 1994-08-18 1999-03-30 National Semiconductor Corporation Semiconductor structure having two levels of buried regions
US5885880A (en) * 1994-09-19 1999-03-23 Sony Corporation Bipolar transistor device and method for manufacturing the same
JPH08195399A (ja) * 1994-09-22 1996-07-30 Texas Instr Inc <Ti> 埋込み層を必要としない絶縁された垂直ｐｎｐトランジスタ
KR0171128B1 (ko) * 1995-04-21 1999-02-01 김우중 수직형 바이폴라 트랜지스터
US5702959A (en) * 1995-05-31 1997-12-30 Texas Instruments Incorporated Method for making an isolated vertical transistor
US5965930A (en) * 1997-11-04 1999-10-12 Motorola, Inc. High frequency bipolar transistor and method of forming the same
US6770952B2 (en) * 2001-04-30 2004-08-03 Texas Instruments Incorporated Integrated process for high voltage and high performance silicon-on-insulator bipolar devices
JP3494638B2 (ja) * 2002-05-21 2004-02-09 沖電気工業株式会社 半導体装置及び半導体装置の製造方法

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