JP2004259887A - 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 - Google Patents
半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 Download PDFInfo
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Abstract
【課題】電極接合時に接続端子に加わるダメージを抑制する。
【解決手段】配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂとを接続端子２に設け、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、電極４を接続端子２上に接合する。
【選択図】 図１
【解決手段】配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂとを接続端子２に設け、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、電極４を接続端子２上に接合する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、ＣＯＦ（チップ・オン・フィルム）などのインナーリードに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、フィルム基板上に形成された接続端子上に電極を接合することにより、半導体チップをフィルム基板上に実装する方法がある。
図５（ａ）は、従来の接続端子および電極の配置方法を示す平面図、図５（ｂ）は、電極と接続端子との接合状態を示す断面図である。
【０００３】
図５において、フィルム基板７１上には、配線部７２´および配線部７２´に接続された接続端子７２が形成され、半導体チップ７３には電極７４が設けられている。ここで、接続端子７２および電極７４は、例えば、図５（ａ）に示すように、千鳥状に配列することができる。そして、半導体チップ７３に設けられた電極７４が接続端子７２上に接合されることにより、半導体チップ７３がフィルム基板７１上に実装されている。ここで、半導体チップ７３に設けられた電極７４を接続端子７２上に接合する場合、電極７４に荷重がかけられるため、電極７４部分でフィルム基板７１が沈み込む。このため、電極７４の側端部７４ａに荷重が集中し、接続端子７２に括れ部分７２ａが発生する。
【０００４】
【特許文献１】
特開２０００−２６９６１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、回路パターンの微細化に伴って、配線部７２´がファインピッチ化されると、配線部７２´の幅が小さくなるとともに、配線部７２´および接続端子７２の厚みが薄くなる。このため、従来の半導体装置では、接続端子７２が括れ部分７２ａで接続端子７２にダメージが入り、荷重マージンが極端に小さくなるという問題があった。
【０００６】
そこで、本発明の目的は、電極接合時に接続端子に加わるダメージを抑制することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、配線部よりも幅の広い領域が設けられた接続端子と、前記接続端子の幅の広い領域に側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする。
【０００８】
これにより、電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができる。このため、接続端子の厚みが薄くなった場合においても、電極接合時に接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、少なくとも互いに隣接する接続端子の幅の広い領域は、前記配線部の配線方向にずらして配置されていることを特徴とする。
【０００９】
これにより、接続端子に幅の広い領域を設けた場合においても、接続端子同士の間隔を広げることなく、互いに隣接する接続端子の幅の広い領域同士が接触することを防止することが可能となり、配線部のファインピッチ化に対応しつつ、接続端子に加わるダメージを抑制することが可能となる。
また、本発明の一態様に係る半導体装置によれば、幅の異なる領域が設けられた接続端子と、前記接続端子の幅の広い方の領域に第１側端部が配置されるとともに、前記接続端子の幅の狭い方の領域に前記第１側端部に対向する第２側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする。
【００１０】
これにより、接続端子と電極との接合性の劣化を抑制しつつ、電極接合時に接続端子に加わるダメージを抑制することができ、電極接合時における荷重の増大を抑制しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、電極が設けられた半導体チップと、前記電極接合時の荷重の集中部分に対応して幅が広げられた接続端子とを備えることを特徴とする。
【００１１】
これにより、接続端子全体の幅を広げることなく、電極接合時に接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る電子デバイスによれば、配線部よりも幅の広い領域が設けられた接続端子と、前記接続端子の幅の広い領域に側端部が配置された電極と、前記電極を介して前記接続端子に接続された電子部品とを備えることを特徴とする。
【００１２】
これにより、電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができる、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る電子機器によれば、配線部よりも幅の広い領域が設けられた接続端子と、前記接続端子の幅の広い領域に側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップと、前記配線部および前記接続端子が形成されたフィルム基板と、前記配線部を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００１３】
これにより、電極接合時にフィルム基板が沈み込み、電極の側端部に荷重が集中した場合においても、接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、接続端子に設けられた配線部よりも幅の広い領域に、半導体チップに設けられた電極の側端部を配置する工程と、前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする。
【００１４】
これにより、接続端子のパターンを変更することで、半導体チップに設けられた電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができ、製造工程を増加させることなく、電極接合時に接続端子に加わるダメージを抑制することができる。
また、本発明の一態様に係る電子デバイスの製造方法によれば、接続端子に設けられた配線部よりも幅の広い領域に、電子部品に設けられた電極の側端部を配置する工程と、前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする。
【００１５】
これにより、接続端子のパターンを変更することで、電子部品に設けられた電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができ、製造工程を増加させることなく、電極接合時に接続端子に加わるダメージを抑制することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る接続端子および電極の配置方法を示す平面図である。
【００１７】
図１において、フィルム基板１上には、配線部２´および配線部２´に接続された接続端子２が形成され、半導体チップ３には電極４が設けられている。なお、接続端子２および電極４の少なくとも一方は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。本出願において、接続端子２および電極４の少なくとも一方が千鳥状に配置されるとは、複数の接続端子２、複数の電極４の重心を結んだ直線列が複数存在することをいう。複数の直線列はそれぞれが離間して設けられている。複数の直線列は、並列に配置されてもよい。そして、接続端子２には、配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂが設けられている。
【００１８】
そして、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、電極４が接続端子２上に接合されることにより、半導体チップ３がフィルム基板１上に実装されている。そして、半導体チップ３とフィルム基板１との間の隙間には封止樹脂５が充填され、半導体チップ３の表面が封止されている。
【００１９】
これにより、接続端子２の領域２ｂの部分で電極４と接続端子４とを効率よく接合することが可能となるとともに、電極４の側端部４ａの部分にかかる荷重を接続端子２の領域２ａの部分で受け止めることが可能となる。このため、電極４の側端部４ａに荷重が集中した場合においても、電極４の側端部４ａの部分で接続端子２と配線部２´とが切断されることを防止することが可能となり、電極４の接合時における荷重の増大を抑制しつつ、荷重マージンを増加させることが可能となる。
【００２０】
なお、電極４としては、例えば、Ａｕバンプ電極、配線部２´および接続端子２としては、例えば、銅箔、フィルム基板１としては、例えば、ポリイミドフィルムなどを用いることができる。また、例えば、配線ピッチＰが４０μｍとすると、配線部２´および接続端子２の膜厚は、例えば、１２μｍ、配線ピッチＰが３２μｍとすると、配線部２´および接続端子２の膜厚は、例えば、５μｍとすることができる。
【００２１】
また、幅の広い領域２ａの長さＬは、千鳥配列された接続端子２の列方向の間隔Ｈよりも短いことが好ましい。これにより、接続端子２に幅の広い領域２ａを設けた場合においても、接続端子２の間隔Ｄを広げることなく、接続端子２が隣の電極４に接触することを防止することができ、配線部２´のファインピッチ化に対応しつつ、接続端子２に加わるダメージを抑制することが可能となる。
【００２２】
図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、フィルム基板１上に形成された銅箔のパターニングを行うことにより、配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂが設けられた接続端子２および配線部２´を形成する。そして、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置されように、半導体チップ３の位置合わせを行う。
【００２３】
次に、図２（ｂ）に示すように、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、半導体チップ３に上から荷重をかけることにより、電極４を接続端子２上に接合する。ここで、接続端子２には、配線部２´よりも幅の広い領域２ａに加え、領域２ａよりも幅の狭い領域２ｂが設けられているので、荷重の増大を抑制しつつ、電極４を接続端子２上に接合することが可能となる。
【００２４】
次に、図２（ｃ）に示すように、半導体チップ３とフィルム基板１との間の隙間に封止樹脂５を注入することにより、半導体チップ３の表面を封止する。
図３は、本発明の第２〜第４実施形態に係る接続端子および電極の配置方法を示す平面図である。
図３（ａ）において、配線部１２´に接続された接続端子１２には、配線部１２´よりも幅の広い領域１２ａが設けられている。そして、電極１４の側端部１４ａが領域１２ａ上に配置された状態で、接続端子１２上に電極１４を接合させる。
【００２５】
これにより、電極１４の側端部１４ａの部分にかかる荷重を接続端子１２の領域１２ａの部分で受け止めることが可能となり、電極１４の側端部１４ａに荷重が集中した場合においても、電極１４の側端部１４ａの部分で接続端子１２と配線部１２´とが切断されることを防止することが可能となる。このため、配線部１２´および接続端子１２の膜厚を薄くすることが可能となり、配線部１２´のファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【００２６】
図３（ｂ）において、配線部２２´に接続された接続端子２２には、配線部２２´の片側に張り出すようにして、配線部２２´よりも幅の広い領域２２ａが設けられている。そして、電極２４の側端部２４ａが領域２２ａ上に配置された状態で、接続端子２２上に電極２４を接合させる。
これにより、電極２４の側端部２４ａの部分にかかる荷重を接続端子２２の領域２２ａの部分で受け止めることが可能となり、電極２４の側端部２４ａに荷重が集中した場合においても、電極２４の側端部２４ａの部分で接続端子２２と配線部２２´とが切断されることを防止することが可能となる。このため、配線部２２´および接続端子２２の膜厚を薄くすることが可能となり、配線部２２´のファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【００２７】
図３（ｃ）において、配線部３２´に接続された接続端子３２には、配線部３２´よりも幅の広い領域３２ａがアール状に設けられている。そして、電極３４の側端部３４ａが領域３２ａ上に配置された状態で、接続端子３２上に電極３４を接合させる。
これにより、接続端子３２をエッチングで形成する際の形状制御の負担を増加させることなく、配線部３２´よりも幅の広い領域３２ａを接続端子３２に設けることが可能となり、製造工程を煩雑化することなく、電極３４の極接合時に接続端子３２に加わるダメージを抑制することができる。
【００２８】
図４（ａ）は、図４（ｂ）のＡ−Ａ線で切断した断面図、図４（ｂ）は、本発明の第５実施形態に係る液晶モジュールの概略構成を示す平面図である。
図４において、液晶モジュールには、液晶パネルＰＮおよび液晶パネルＰＮを駆動する液晶ドライバＤＲが設けられている。ここで、液晶ドライバＤＲには、駆動用回路などが形成された半導体チップ４３が設けられ、半導体チップ４３は電極４４を介してフィルム基板４１上に実装されるとともに、半導体チップ４３の表面は封止樹脂４５により封止されている。
【００２９】
また、液晶パネルＰＮには、ガラス基板６１、６４が設けられ、ガラス基板６１にはＩＴＯなどの透明電極６２が形成されている。透明電極６２が形成されたガラス基板６１とガラス基板６４との間には液晶層６３が設けられ、液晶層６３はシール材６５でシールされている。
ここで、フィルム基板４１上には、配線部４２ａ、４２ｂが設けられている。そして、配線部４２ａのアウタリードは、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）などの接続端子５２を介してプリント基板５１に接続されるとともに、配線部４２ｂのアウタリードは、ＡＣＦなどの接続端子６６を介して透明電極６２に接続されている。
一方、配線部４２ａ、４２ｂのインナーリードは、半導体チップ４３の電極４４に接合されている。ここで、配線部４２ａ、４２ｂのインナーリードには、配線部４２ａ、４２ｂよりも幅の広い領域がそれぞれ設けられている。そして、電極４４の側端部が、配線部４２ａ、４２ｂよりも幅の広い領域上に配置された状態で、配線部４２ａ、４２ｂのインナーリード上に電極４４を接合させることができる。
【００３０】
これにより、電極４４の側端部にかかる荷重を配線部４２ａ、４２ｂのインナーリードで受け止めることが可能となり、電極４４の側端部に荷重が集中した場合においても、電極４４の側端部でインナーリードと配線部４２ａ、４２ｂとがそれぞれ切断されることを防止することが可能となる。このため、配線部４２ａ、４２ｂおよびインナーリードの膜厚を薄くすることが可能となり、配線部４２ａ、４２ｂのファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２〜第４実施形態に係る接続端子の構成を示す図。
【図４】第５実施形態に係る液晶モジュールの構成を示す図。
【図５】従来の半導体装置の構成を示す図。
【符号の説明】
１、４１ フィルム基板、２、１２、２２、３２ 接続端子、２ａ、１２ａ、２２ａ、３２ａ 幅の広い領域、２ｂ 幅の狭い領域、２´、１２´、２２´、３２´、４２ａ、４２ｂ 配線部、３、４３ 半導体チップ、４、１４、２４、３４、４４ 電極、４ａ、４ｂ、１４ａ、２４ａ、３４ａ 側端部、５、４５ 封止樹脂、５１ プリント基板、５２、６６ 接続端子、６１、６４ ガラス基板、６２ 透明電極、６３ 液晶層、６５ シール材
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、ＣＯＦ（チップ・オン・フィルム）などのインナーリードに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、フィルム基板上に形成された接続端子上に電極を接合することにより、半導体チップをフィルム基板上に実装する方法がある。
図５（ａ）は、従来の接続端子および電極の配置方法を示す平面図、図５（ｂ）は、電極と接続端子との接合状態を示す断面図である。
【０００３】
図５において、フィルム基板７１上には、配線部７２´および配線部７２´に接続された接続端子７２が形成され、半導体チップ７３には電極７４が設けられている。ここで、接続端子７２および電極７４は、例えば、図５（ａ）に示すように、千鳥状に配列することができる。そして、半導体チップ７３に設けられた電極７４が接続端子７２上に接合されることにより、半導体チップ７３がフィルム基板７１上に実装されている。ここで、半導体チップ７３に設けられた電極７４を接続端子７２上に接合する場合、電極７４に荷重がかけられるため、電極７４部分でフィルム基板７１が沈み込む。このため、電極７４の側端部７４ａに荷重が集中し、接続端子７２に括れ部分７２ａが発生する。
【０００４】
【特許文献１】
特開２０００−２６９６１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、回路パターンの微細化に伴って、配線部７２´がファインピッチ化されると、配線部７２´の幅が小さくなるとともに、配線部７２´および接続端子７２の厚みが薄くなる。このため、従来の半導体装置では、接続端子７２が括れ部分７２ａで接続端子７２にダメージが入り、荷重マージンが極端に小さくなるという問題があった。
【０００６】
そこで、本発明の目的は、電極接合時に接続端子に加わるダメージを抑制することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、配線部よりも幅の広い領域が設けられた接続端子と、前記接続端子の幅の広い領域に側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする。
【０００８】
これにより、電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができる。このため、接続端子の厚みが薄くなった場合においても、電極接合時に接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、少なくとも互いに隣接する接続端子の幅の広い領域は、前記配線部の配線方向にずらして配置されていることを特徴とする。
【０００９】
これにより、接続端子に幅の広い領域を設けた場合においても、接続端子同士の間隔を広げることなく、互いに隣接する接続端子の幅の広い領域同士が接触することを防止することが可能となり、配線部のファインピッチ化に対応しつつ、接続端子に加わるダメージを抑制することが可能となる。
また、本発明の一態様に係る半導体装置によれば、幅の異なる領域が設けられた接続端子と、前記接続端子の幅の広い方の領域に第１側端部が配置されるとともに、前記接続端子の幅の狭い方の領域に前記第１側端部に対向する第２側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする。
【００１０】
これにより、接続端子と電極との接合性の劣化を抑制しつつ、電極接合時に接続端子に加わるダメージを抑制することができ、電極接合時における荷重の増大を抑制しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、電極が設けられた半導体チップと、前記電極接合時の荷重の集中部分に対応して幅が広げられた接続端子とを備えることを特徴とする。
【００１１】
これにより、接続端子全体の幅を広げることなく、電極接合時に接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る電子デバイスによれば、配線部よりも幅の広い領域が設けられた接続端子と、前記接続端子の幅の広い領域に側端部が配置された電極と、前記電極を介して前記接続端子に接続された電子部品とを備えることを特徴とする。
【００１２】
これにより、電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができる、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る電子機器によれば、配線部よりも幅の広い領域が設けられた接続端子と、前記接続端子の幅の広い領域に側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップと、前記配線部および前記接続端子が形成されたフィルム基板と、前記配線部を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００１３】
これにより、電極接合時にフィルム基板が沈み込み、電極の側端部に荷重が集中した場合においても、接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、接続端子に設けられた配線部よりも幅の広い領域に、半導体チップに設けられた電極の側端部を配置する工程と、前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする。
【００１４】
これにより、接続端子のパターンを変更することで、半導体チップに設けられた電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができ、製造工程を増加させることなく、電極接合時に接続端子に加わるダメージを抑制することができる。
また、本発明の一態様に係る電子デバイスの製造方法によれば、接続端子に設けられた配線部よりも幅の広い領域に、電子部品に設けられた電極の側端部を配置する工程と、前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする。
【００１５】
これにより、接続端子のパターンを変更することで、電子部品に設けられた電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができ、製造工程を増加させることなく、電極接合時に接続端子に加わるダメージを抑制することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る接続端子および電極の配置方法を示す平面図である。
【００１７】
図１において、フィルム基板１上には、配線部２´および配線部２´に接続された接続端子２が形成され、半導体チップ３には電極４が設けられている。なお、接続端子２および電極４の少なくとも一方は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。本出願において、接続端子２および電極４の少なくとも一方が千鳥状に配置されるとは、複数の接続端子２、複数の電極４の重心を結んだ直線列が複数存在することをいう。複数の直線列はそれぞれが離間して設けられている。複数の直線列は、並列に配置されてもよい。そして、接続端子２には、配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂが設けられている。
【００１８】
そして、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、電極４が接続端子２上に接合されることにより、半導体チップ３がフィルム基板１上に実装されている。そして、半導体チップ３とフィルム基板１との間の隙間には封止樹脂５が充填され、半導体チップ３の表面が封止されている。
【００１９】
これにより、接続端子２の領域２ｂの部分で電極４と接続端子４とを効率よく接合することが可能となるとともに、電極４の側端部４ａの部分にかかる荷重を接続端子２の領域２ａの部分で受け止めることが可能となる。このため、電極４の側端部４ａに荷重が集中した場合においても、電極４の側端部４ａの部分で接続端子２と配線部２´とが切断されることを防止することが可能となり、電極４の接合時における荷重の増大を抑制しつつ、荷重マージンを増加させることが可能となる。
【００２０】
なお、電極４としては、例えば、Ａｕバンプ電極、配線部２´および接続端子２としては、例えば、銅箔、フィルム基板１としては、例えば、ポリイミドフィルムなどを用いることができる。また、例えば、配線ピッチＰが４０μｍとすると、配線部２´および接続端子２の膜厚は、例えば、１２μｍ、配線ピッチＰが３２μｍとすると、配線部２´および接続端子２の膜厚は、例えば、５μｍとすることができる。
【００２１】
また、幅の広い領域２ａの長さＬは、千鳥配列された接続端子２の列方向の間隔Ｈよりも短いことが好ましい。これにより、接続端子２に幅の広い領域２ａを設けた場合においても、接続端子２の間隔Ｄを広げることなく、接続端子２が隣の電極４に接触することを防止することができ、配線部２´のファインピッチ化に対応しつつ、接続端子２に加わるダメージを抑制することが可能となる。
【００２２】
図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、フィルム基板１上に形成された銅箔のパターニングを行うことにより、配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂが設けられた接続端子２および配線部２´を形成する。そして、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置されように、半導体チップ３の位置合わせを行う。
【００２３】
次に、図２（ｂ）に示すように、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、半導体チップ３に上から荷重をかけることにより、電極４を接続端子２上に接合する。ここで、接続端子２には、配線部２´よりも幅の広い領域２ａに加え、領域２ａよりも幅の狭い領域２ｂが設けられているので、荷重の増大を抑制しつつ、電極４を接続端子２上に接合することが可能となる。
【００２４】
次に、図２（ｃ）に示すように、半導体チップ３とフィルム基板１との間の隙間に封止樹脂５を注入することにより、半導体チップ３の表面を封止する。
図３は、本発明の第２〜第４実施形態に係る接続端子および電極の配置方法を示す平面図である。
図３（ａ）において、配線部１２´に接続された接続端子１２には、配線部１２´よりも幅の広い領域１２ａが設けられている。そして、電極１４の側端部１４ａが領域１２ａ上に配置された状態で、接続端子１２上に電極１４を接合させる。
【００２５】
これにより、電極１４の側端部１４ａの部分にかかる荷重を接続端子１２の領域１２ａの部分で受け止めることが可能となり、電極１４の側端部１４ａに荷重が集中した場合においても、電極１４の側端部１４ａの部分で接続端子１２と配線部１２´とが切断されることを防止することが可能となる。このため、配線部１２´および接続端子１２の膜厚を薄くすることが可能となり、配線部１２´のファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【００２６】
図３（ｂ）において、配線部２２´に接続された接続端子２２には、配線部２２´の片側に張り出すようにして、配線部２２´よりも幅の広い領域２２ａが設けられている。そして、電極２４の側端部２４ａが領域２２ａ上に配置された状態で、接続端子２２上に電極２４を接合させる。
これにより、電極２４の側端部２４ａの部分にかかる荷重を接続端子２２の領域２２ａの部分で受け止めることが可能となり、電極２４の側端部２４ａに荷重が集中した場合においても、電極２４の側端部２４ａの部分で接続端子２２と配線部２２´とが切断されることを防止することが可能となる。このため、配線部２２´および接続端子２２の膜厚を薄くすることが可能となり、配線部２２´のファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【００２７】
図３（ｃ）において、配線部３２´に接続された接続端子３２には、配線部３２´よりも幅の広い領域３２ａがアール状に設けられている。そして、電極３４の側端部３４ａが領域３２ａ上に配置された状態で、接続端子３２上に電極３４を接合させる。
これにより、接続端子３２をエッチングで形成する際の形状制御の負担を増加させることなく、配線部３２´よりも幅の広い領域３２ａを接続端子３２に設けることが可能となり、製造工程を煩雑化することなく、電極３４の極接合時に接続端子３２に加わるダメージを抑制することができる。
【００２８】
図４（ａ）は、図４（ｂ）のＡ−Ａ線で切断した断面図、図４（ｂ）は、本発明の第５実施形態に係る液晶モジュールの概略構成を示す平面図である。
図４において、液晶モジュールには、液晶パネルＰＮおよび液晶パネルＰＮを駆動する液晶ドライバＤＲが設けられている。ここで、液晶ドライバＤＲには、駆動用回路などが形成された半導体チップ４３が設けられ、半導体チップ４３は電極４４を介してフィルム基板４１上に実装されるとともに、半導体チップ４３の表面は封止樹脂４５により封止されている。
【００２９】
また、液晶パネルＰＮには、ガラス基板６１、６４が設けられ、ガラス基板６１にはＩＴＯなどの透明電極６２が形成されている。透明電極６２が形成されたガラス基板６１とガラス基板６４との間には液晶層６３が設けられ、液晶層６３はシール材６５でシールされている。
ここで、フィルム基板４１上には、配線部４２ａ、４２ｂが設けられている。そして、配線部４２ａのアウタリードは、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）などの接続端子５２を介してプリント基板５１に接続されるとともに、配線部４２ｂのアウタリードは、ＡＣＦなどの接続端子６６を介して透明電極６２に接続されている。
一方、配線部４２ａ、４２ｂのインナーリードは、半導体チップ４３の電極４４に接合されている。ここで、配線部４２ａ、４２ｂのインナーリードには、配線部４２ａ、４２ｂよりも幅の広い領域がそれぞれ設けられている。そして、電極４４の側端部が、配線部４２ａ、４２ｂよりも幅の広い領域上に配置された状態で、配線部４２ａ、４２ｂのインナーリード上に電極４４を接合させることができる。
【００３０】
これにより、電極４４の側端部にかかる荷重を配線部４２ａ、４２ｂのインナーリードで受け止めることが可能となり、電極４４の側端部に荷重が集中した場合においても、電極４４の側端部でインナーリードと配線部４２ａ、４２ｂとがそれぞれ切断されることを防止することが可能となる。このため、配線部４２ａ、４２ｂおよびインナーリードの膜厚を薄くすることが可能となり、配線部４２ａ、４２ｂのファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２〜第４実施形態に係る接続端子の構成を示す図。
【図４】第５実施形態に係る液晶モジュールの構成を示す図。
【図５】従来の半導体装置の構成を示す図。
【符号の説明】
１、４１ フィルム基板、２、１２、２２、３２ 接続端子、２ａ、１２ａ、２２ａ、３２ａ 幅の広い領域、２ｂ 幅の狭い領域、２´、１２´、２２´、３２´、４２ａ、４２ｂ 配線部、３、４３ 半導体チップ、４、１４、２４、３４、４４ 電極、４ａ、４ｂ、１４ａ、２４ａ、３４ａ 側端部、５、４５ 封止樹脂、５１ プリント基板、５２、６６ 接続端子、６１、６４ ガラス基板、６２ 透明電極、６３ 液晶層、６５ シール材
Claims (8)
- 配線部よりも幅の広い領域が設けられた接続端子と、
前記接続端子の幅の広い領域に側端部が配置された電極と、
前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする半導体装置。 - 少なくとも互いに隣接する接続端子の幅の広い領域は、前記配線部の配線方向にずらして配置されていることを特徴とする請求項１記載の半導体装置。
- 幅の異なる領域が設けられた接続端子と、
前記接続端子の幅の広い方の領域に第１側端部が配置されるとともに、前記接続端子の幅の狭い方の領域に前記第１側端部に対向する第２側端部が配置された電極と、
前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする半導体装置。 - 電極が設けられた半導体チップと、
前記電極接合時の荷重の集中部分に対応して幅が広げられた接続端子とを備えることを特徴とする半導体装置。 - 配線部よりも幅の広い領域が設けられた接続端子と、
前記接続端子の幅の広い領域に側端部が配置された電極と、
前記電極を介して前記接続端子に接続された電子部品とを備えることを特徴とする電子デバイス。 - 配線部よりも幅の広い領域が設けられた接続端子と、
前記接続端子の幅の広い領域に側端部が配置された電極と、
前記電極を介して前記接続端子に接続された半導体チップと、
前記配線部および前記接続端子が形成されたフィルム基板と、
前記配線部を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 - 接続端子に設けられた配線部よりも幅の広い領域に、半導体チップに設けられた電極の側端部を配置する工程と、
前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする半導体装置の製造方法。 - 接続端子に設けられた配線部よりも幅の広い領域に、電子部品に設けられた電極の側端部を配置する工程と、
前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする電子デバイスの製造方法。
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