JP2004253579A - 半導体装置 - Google Patents
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Abstract
【解決手段】セラミック多層基板1の表面に半導体素子2がフリップチップ実装された半導体装置において、前記セラミック多層基板1に、前記半導体素子2の搭載領域の下方の基板内層部から基板裏面部にわたるビアホール11が複数に形成され、各ビアホール11内に銀ペースト12などの金属系充填材が充填された構成とする。これにより、半導体素子2の熱はそのバンプ6を介してセラミック多層基板1の表面の電極ランド4に、次いでその下方に位置する複数のビアホール1のそれぞれに充填された銀ペースト12を通じて基板裏面へと効果的に伝えられ、ビアホール11が存在しない従来装置に比べて放熱効果が大きく向上する。フリップチップ実装であるため、当然ながら、金属ワイヤーによる接続と比べて実装密度の向上、基板面積の小型化が可能である。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、パワー半導体素子などの半導体素子がセラミック多層基板上にフリップチップ実装されたモジュール構造の半導体装置に関するものであり、特に半導体素子の放熱構造に関する。
【0002】
【従来の技術】
近年、モジュールパッケージはますます小型、低背、高密度実装化が進み、その実現のために半導体素子の実装形態はワイヤーボンドによるCOB(チップオンボード)方式から素子周辺にワイヤー接続パッドの不要なFC(フリップチップ)方式へと移行してきている。
【0003】
COB方式をFC方式に変えると、半導体素子の実装に必要な面積を約20〜30%程度減らすことができ、基板をより小型化したり、あるいは素子実装に利用されない領域に他の電子部品を搭載して実装密度を高められるなどの効果がある。
【0004】
従来の半導体装置を図5を用いて説明する。図5において、1はセラミック多層基板(以下、多層基板ともいう)、2はトランジスタ等のパワー半導体素子である半導体素子、3はチップコンデンサ、チップ抵抗、チップインダクタ等のチップ部品である。
【0005】
セラミック多層基板1の表面には、半導体素子2およびチップ部品3などの電子部品を搭載するための電極ランド4と回路パターン(図示せず)がスクリーン印刷法により形成されており、裏面には外部接続用電極5が形成されている。図示を省略するが、基板表面の回路パターンは内層パターンおよびビアホールにより基板裏面の外部接続用電極5と電気的に接続されている。
【0006】
半導体素子2は、その表面に形成された金属ボールであるバンプ6においてセラミック多層基板1の所定の電極ランド4に固着接続されており、セラミック多層基板1との間の隙間の封止および素子表面の保護がポッティング樹脂7によってなされている。チップ部品3はセラミック多層基板1の所定の電極ランド4にハンダ8によって実装されている。これら半導体素子2やチップ部品3が実装されたセラミック多層基板1の表面は、パッケージとなる金属キャップ9で覆われている。
【0007】
ところで、このようなFC方式の実装形態では、上記したようにCOB方式に比べて実装面積を低減できるものの、COB方式のような基板と半導体素子との直接接触はなく、基板への熱伝導のほとんどを素子表面に形成されたバンプを介して行っている。そのため、パワー半導体素子のような発熱を伴う半導体素子を実装する場合に素子の放熱が不十分になり、素子温度が上昇することがあるので、そのような場合に、半導体素子から基板への放熱性を向上させることと並行して、基板内部での熱伝導性を向上させることにより、総合的に放熱性を向上させる工夫が必要であった。
【0008】
その一法として、チップ部品等を多層基板の表面に実装し、パワー半導体素子を多層基板の裏面に設けられたキャビティ内にフリップチップ実装し、このパワー半導体素子の実装面に背反する面に放熱用金属板を当接させることにより、金属板から放熱させることが提案されていた(例えば特許文献1参照)。また、チップ部品等を多層基板の裏面に実装し、パワー半導体素子を多層基板の表面にフリップチップ実装し、パワー半導体素子に接するように基板表面保護用の金属キャップを設けることにより、金属キャップから放熱させることが提案されていた(例えば特許文献2参照)。
【0009】
【特許文献1】
特開2000−133765号公報(第3頁−4頁、図1)
【0010】
【特許文献2】
特開平11−220226号公報(第4頁−7頁、図1)
【0011】
【発明が解決しようとする課題】
しかしながら、従来の放熱構造では、上記したようにフリップ実装した半導体素子に直接に(もしくは緩衝用樹脂を介して)放熱用の金属板もしくは金属キャップが接しているため、そのモジュール構造の半導体装置を主回路基板に実装する際に取り扱い時の応力や熱応力によって半導体素子がダメージを受けるという問題がある。
【0012】
基板に設けたキャビティにパワー半導体素子をフリップチップ実装する構造では、半導体素子と基板との隙間にポッティング樹脂を注入するのが困難であるという問題もある。
【0013】
本発明は上記問題を解決するもので、半導体素子をフリップチップ実装した、小型で高放熱性を併せ持った高信頼性の半導体装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記課題を解決するために本発明は、セラミック多層基板の表面に半導体素子がフリップチップ実装された半導体装置において、前記セラミック多層基板に、前記半導体素子の搭載領域の下方の基板内層部から基板裏面部にわたるビアホールが複数に形成され、各ビアホール内に金属系充填材が充填されたことを特徴とする。
【0015】
これにより、半導体素子の熱はそのバンプを介してセラミック多層基板の表面のランドに、次いでその下方に位置する複数のビアホールのそれぞれに充填された金属系充填材を通じて基板裏面へと効果的に伝えられ、ビアホールが存在しない場合に比べて放熱効果が大きく向上する。ここで金属系充填材とは金属または金属を含んだ充填材を言う。
【0016】
フリップチップ実装であるため、当然ながら、金属ワイヤーによる接続と比べて次のような利点を備えている。1)インピーダンスが低下し、浮遊容量減少等による特性向上が得られる。この効果は500MHz以上の周波数領域で顕著に現れる。2)素子周囲のワイヤー接続パッドが不要になるため、複数の半導体素子間、および素子周囲にチップ部品が載置された場合には半導体素子とチップ部品との間で、近接実装が可能となり、実装密度の向上、基板面積の小型化が可能となる。
【0017】
半導体素子が高熱伝導性の絶縁材料で被覆された構造とするのが好ましい。
これにより、半導体素子の熱はそのバンプを介してセラミック多層基板の表面のランドに伝えられるだけでなく、高熱伝導性の絶縁材料によって素子表面から基板表面に伝えられ、次いでその下方に位置する複数のビアホールのそれぞれに充填された金属系充填材を通じて基板裏面へと効果的に伝えられるので、半導体素子の放熱効果がより向上する。絶縁材料としては5W/m・K以上の熱伝導率を有するものの使用が好適である。半導体素子が被覆されたことで、半導体装置の主基板への実装時や取り扱い時における信頼性も向上する。
【0018】
絶縁材料は、シリカ、アルミナ、ジルコニア、マグネシア、または窒化アルミニウムである無機系材料の内の少なくとも1種であるのが好ましい。
このような無機系材料を用いることで素子表面から基板表面に効果的に伝熱されるだけでなく、無機系材料から遠赤外線の輻射熱として放出されることになり、半導体素子の放熱効果がさらに向上する。被覆に際しては、無機系材料を単体でもしくは複数種組み合わせて水もしくは溶剤にて液状とし、半導体素子の表面に塗布し、乾燥させる。
【0019】
半導体素子がパワー半導体素子である時に、上記したような放熱構造が特に好ましい。
上記したような放熱構造によって、周波数500MHz以上で20dBm以上の出力を有するパワー半導体素子など、発熱量の大きいパワー半導体素子をフリップチップ実装しても高信頼性を確保できる。言い換えると、上記したような放熱構造によって初めて、発熱量の大きいパワー半導体素子のフリップチップ実装が可能になったものである。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
(第1の実施の形態)
図1は本発明の第1の実施の形態における半導体装置の概略構成を示す断面図である。この半導体装置は先に図5を用いて説明した従来の半導体装置とほぼ同様の構成を有しているので、従来のものと同様の作用を有する部材には図5と同じ符号を付して説明する。
【0021】
図1に示した半導体装置は、セラミック多層基板1に、半導体素子2およびその周辺回路となる抵抗、コンデンサ、インダクタ等のチップ部品3を実装して構成されている。
【0022】
セラミック多層基板1には、基板表面に半導体素子2,チップ部品3などの電子部品を搭載するための電極ランド4および回路パターン(図示せず)が形成され、基板裏面に外部接続用電極5が形成されている。図示されていないが、基板表面の回路パターンは内層パターンおよびビアホールにより基板裏面の外部接続用電極5と電気的に接続されている。
【0023】
半導体素子2は回路電極部にバンプ6を有しており、その回路面がセラミック多層基板1の回路面に対向する向きに配置されて、バンプ6において所定位置の電極ランド4に電気的に接続されている。半導体素子2はたとえば、通常の出力の小さい受信信号増幅用の素子(LNA)やミキサーやスイッチ素子などである。バンプ6での接続は局部加熱やリフローで行われる。このためバンプ6には高熱伝導のためにハンダが用いられ、通常は共晶ハンダが用いられるが、最近では鉛を使わない錫銀ハンダが使われることもある。
【0024】
チップ部品3はセラミック多層基板1の表面の所定位置の電極ランド4にハンダ8により実装されている。ここで使用されるハンダ8もバンプ6に使用されるものと同様である。
【0025】
半導体素子2とセラミック多層基板1との隙間は、半導体素子2の保護とバンプ6の信頼性確保のため、低粘度のエポキシ樹脂である絶縁材料7Aで埋められている。半導体素子2やチップ部品3が実装されたセラミック多層基板1の表面は、パッケージとなる金属キャップ9で覆われている。
【0026】
ここで、この半導体装置が従来のものと異なるのは、セラミック多層基板1における半導体素子2の搭載領域の下方に、内層パターン10から基板裏面にわたるビアホール11が形成され、各ビアホール11内に銀ペースト12が充填されている点である。
【0027】
各ビアホール11は基板裏面まで垂直に形成され、各ビアホール11内の銀ペースト12は基板裏面において、周囲を外部接続用電極5に囲まれた1つのランド(たとえばグランド電極)13に接続されていて、ビアホール11,銀ペースト12を通して半導体素子2の熱を効果的に基板裏面に伝熱可能である。
【0028】
具体例を挙げると、セラミック多層基板1は外形が縦横6.2mm、厚み0.7mmであり、半導体素子2,チップ部品3などを搭載する電極ランド4と内層パターン10とは、1層の厚みが25〜50μmのセラミック層で絶縁されている。半導体素子2は外形が1.6×0.6mm、厚み300μmであり、回路電極部の12箇所にバンプ6が形成されている。バンプ6は高さ80μm、バンプピッチ250μmである。そして、このような半導体素子2の1個当たり、放熱用のビアホール11が、内径200μm,350μmピッチで28本形成されている。
【0029】
このような構成により、半導体素子2の熱はハンダ製のバンプ6から電極ランド4、セラミック多層基板1の表面に伝わり、次いで複数のビアホール11を通じて基板裏面のランド13に効果的に伝わり、このランド13から外部へと伝導されることになり、半導体素子2の放熱効果はビアホール11が形成されていない従来装置に比べて5〜10%程度向上する。
【0030】
フリップチップ実装であるため、当然ながら、金属ワイヤーによる接続と比べて次のような利点を備えている。
第1に、インピーダンスが低下し、浮遊容量減少等による特性向上が得られる。この効果は500MHz以上の周波数領域、特に1GHz以上の高周波領域で顕著に現れる。
【0031】
第2に、ワイヤーボンディングする際のボンディングツールに必要な領域(基板側のボンディング時にツールが当たるために部品搭載ができない領域)がなくなるため、半導体素子2とチップ部品3との近接実装が可能となる。半導体素子2をワイヤーボンディングにより実装する場合には通常、半導体素子2とチップ部品3との間に少なくとも1.5mmの間隙を設ける必要があるが、フリップチップ実装の場合は0.5mm程度の間隙があればよく、実装密度の向上や基板面積の小型化が可能となる。
(第2の実施の形態)
図2は本発明の第2の実施の形態における半導体装置の概略構成を示す断面図である。
【0032】
この半導体装置は、上記した第1の実施の形態の半導体装置とほぼ同様の構成を有しているが、半導体素子2の表面全体を、5W/m・K以上の高熱伝導率を有する絶縁材料7Bで被覆した点が異なっている。
【0033】
半導体素子2とセラミック多層基板1との間隙は通常、低粘度のエポキシ樹脂で埋められることが多いのであるが(たとえば第1の実施の形態参照)、上記したような高熱伝導率の絶縁材料7Bで埋めることにより、半導体素子2からセラミック多層基板1への熱伝導性が大幅に向上する。半導体素子2の表面全体を被覆しているので、半導体素子2の保護効果もある。
【0034】
具体例を挙げると、絶縁材料7Bとして、エポキシ樹脂にフィラーとしてシリカ、アルミナ、ジルコニア、マグネシア、窒化アルミニウムなどを配合した有機絶縁材料を用い、半導体素子2上に20〜100μmの被膜を形成して、セラミック多層基板1の一部をも被覆する。
【0035】
このような構成により、半導体素子2の熱は、ハンダ製のバンプ6と素子全面を被覆した高熱伝導率を有する絶縁材料7Bとを通じてセラミック多層基板1の表面に伝わり、次いで複数のビアホール11を通じて基板裏面のランド13に効果的に伝わり、このランド13から外部へと伝導されることになり、半導体素子2の放熱効果はビアホール11が形成されていない従来装置に比べて8〜16%程度向上する。
【0036】
半導体素子2をバンプ6によりフリップチップ実装することによる効果は、第1の実施の形態と同様である。
(第3の実施の形態)
本発明の第3の実施の形態における半導体装置は、上記した第2の実施の形態の半導体装置と同じ構造なので、図2を援用して説明する。
【0037】
この第3の実施の形態の半導体装置が第2の実施の形態のものと異なるのは、半導体素子2の表面全体を被覆する絶縁材料7Bが、高熱伝導率を有するシリカ、アルミナ、ジルコニア、マグネシア、窒化アルミニウムなどの無機系材料の内の少なくとも1種である点である。
【0038】
被覆に際しては、これらの無機系材料を単体でまたは複数種組み合わせて熱伝導率5W/m・K以上とし、溶剤もしくは水で混練して、はけ、ディスペンサ等の吐出装置により半導体素子1の表面全体に塗布する。その際の塗布厚は40〜100μmが好ましい。厚塗りすると、内部が乾燥しないまま表面だけが乾燥し、乾燥不十分のために接着強度不足になる。乾燥後に形成される被膜の膜厚は塗布時の約半分になる。
【0039】
上記した無機系材料の熱伝導率はそれぞれ、シリカが1.5W/m・K、アルミナが24W/m・K、ジルコニアが3W/m・K、マグネシアが11W/m・K、窒化アルミニウムが170W/m・Kである。また輻射率はそれぞれ、シリカが0.2、アルミナが0.4、ジルコニアが0.2、マグネシアが0.3、窒化アルミニウムが0.2である。
【0040】
このような構成により、半導体素子2の熱は、ハンダ製のバンプ6と素子全面を被覆した高熱伝導率を有する無機系絶縁材料7Bとを通じてセラミック多層基板1の表面に伝わり、次いで複数のビアホール11を通じて基板裏面のランド13に効果的に伝わり、このランド13から外部へと伝導されるだけでなく、有機絶縁材料とは異なって遠赤外線の輻射熱として放出されることになり、半導体素子2の放熱効果はビアホール11が形成されていない従来装置に比べて15〜20%程度向上する。
【0041】
半導体素子2をバンプ6によりフリップチップ実装することによる効果は、第1の実施の形態と同様である。
図3に、上記した第1、第2、第3の実施の形態の半導体装置における半導体素子の熱抵抗変化を、ビアホールが形成されていない従来装置と比較して示す。図中、横軸はパワー印加時間(sec)を示し、縦軸は熱抵抗値(ビアホール11が形成されていない従来装置での飽和時を100%として比較)を示す。第1、第2、第3の実施の形態の半導体装置とも、放熱効果が大きく向上していることが明らかである。
(第4の実施の形態)
本発明の第4の実施の形態における半導体装置は、上記した第2の実施の形態の半導体装置と同じ構造なので、図2を援用して説明する。
【0042】
この第4の実施の形態の半導体装置が第2の実施の形態のものと異なるのは、半導体素子2として、周波数500MHz以上で20dBm以上の出力を有するパワー半導体素子が用いられている点である。
【0043】
セラミック多層基板1、半導体素子2とも、第2の実施の形態におけるのと同様のサイズおよび構成を有している。絶縁材料7Bは、シリカとアルミナの混合物であり、半導体素子2の表面全体を均一に覆って半導体素子2とセラミック多層基板1との間隙を埋めている。絶縁材料7Bの厚み(半導体素子2の上側部分の厚み)は、乾燥後で50μmである。
【0044】
この半導体装置においても、半導体素子2の熱は、第3の実施の形態で説明したのと同様にして、伝熱および遠赤外線の輻射熱として放出され、半導体素子2の放熱効果はビアホール11が形成されていない従来装置に比べて15〜20%程度向上する。
【0045】
パワー半導体素子である半導体素子2をバンプ6によりフリップチップ実装することによる効果は、第1の実施の形態と同様である。
(第5の実施の形態)
図4は本発明の第5の実施の形態における半導体装置の概略構成を示す断面図である。
【0046】
この半導体装置は、上記した第4の実施の形態の半導体装置とほぼ同様の構成を有しているが、セラミック多層基板1に、パワー半導体素子である半導体素子2を駆動、制御するための制御系半導体素子14が実装された点が異なっている。
【0047】
詳細には、セラミック多層基板1の裏面に段差付きキャビティ15が形成されており、このキャビティ14の内部に上記した制御系半導体素子14が配されて導電性ペースト16で固着され、金属ワイヤー17で基板内層の接続パッド18と結線されている。キャビティ15は半導体素子14を保護するためにエポキシ樹脂19で封止されている。
【0048】
セラミック多層基板1、パワー半導体素子である半導体素子2とも、セラミック多層基板1の外形が縦横10mm、厚み1.0mmである点を除いては、第4の実施の形態におけるのと同様のサイズおよび構成を有している。
【0049】
この半導体装置は、従来は放熱が困難であるためにフリップチップ実装できなかった高周波パワー半導体素子である半導体素子2をセラミック多層基板1の表面にフリップチップ実装し、制御系半導体素子14をセラミック多層基板1の裏面のキャビティ15内に実装した、薄型高周波パワー半導体装置を実現したものと言える。
【0050】
この半導体装置においても、半導体素子2の熱は、第3の実施の形態で説明したのと同様にして、伝熱および遠赤外線の輻射熱として放出され、半導体素子2の放熱効果はビアホール11が形成されていない従来装置に比べて15〜20%程度向上する。
【0051】
パワー半導体素子である半導体素子2をバンプ6によりフリップチップ実装することによる効果は、第1の実施の形態と同様である。
【0052】
【発明の効果】
以上のように本発明によれば、半導体素子をフリップチップ実装する領域の下方のセラミック多層基板内部にビアホールを形成し、各ビアホール内に金属系充填材を充填することにより、セラミック多層基板内の熱伝導性を高めることができる。その結果、半導体素子からバンプ・ランドを介してセラミック多層基板に伝わる熱を、その下方に位置する複数のビアホールのそれぞれに充填された金属系充填材を通じて基板裏面へと効果的に伝えることができ、ビアホールが存在しない従来装置に比べて放熱効果を大きく向上できる。
【0053】
また、半導体素子を高熱伝導性の絶縁材料で被覆した構造とすることにより、絶縁材料によって素子表面から基板表面へも効果的に伝熱することができ、放熱効果をより向上できる。半導体素子が被覆されたことで、半導体装置の主基板への実装時や取り扱い時における信頼性も向上する。
【0054】
絶縁材料として、シリカ、アルミナ、ジルコニア、マグネシア、または窒化アルミニウムである無機系材料の内の少なくとも1種を用いることにより、無機系材料から遠赤外線の輻射熱としての基板周囲への放出が可能になり、半導体素子の放熱効果がさらに向上する。
【0055】
半導体素子がパワー半導体素子である時に、上記したような放熱構造が特に好ましい。上記したような放熱構造によって、周波数500MHz以上で20dBm以上の出力を有するパワー半導体素子など、発熱量の大きいパワー半導体素子の信頼性を確保することが可能になり、そのことにより逆に、発熱量の大きいパワー半導体素子のフリップチップ実装が可能になったものである。
【0056】
セラミック多層基板にパワー半導体素子と抵抗やコンデンサなどのチップ部品を搭載したパワーモジュールを構成する場合、従来はチップ部品を搭載した後にパワー半導体素子をダイスボンドやワイヤーボンドする必要があったが、本発明の放熱構造を採用することで、チップ部品とパワー半導体素子とを同時にリフロー加熱により実装することが可能になり、それにより、組立工程の大幅な簡略化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体装置の概略構成を示す断面図
【図2】本発明の第2、3、4の実施の形態における半導体装置の概略構成を示す断面図
【図3】本発明の第1、2、3の実施の形態の半導体装置における半導体素子の温度変化を示すグラフ
【図4】本発明の第5の実施の形態における半導体装置の概略構成を示す断面図
【図5】従来の半導体装置の概略構成を示す断面図
【符号の説明】
1 セラミック多層基板
2 半導体素子
3 チップ部品
4 電極ランド
5 外部接続用電極
7A 絶縁材料
7B 絶縁材料
9 金属キャップ
10 内層パターン
11 ビアホール
13 ランド
14 制御系半導体素子
Claims (4)
- セラミック多層基板の表面に半導体素子がフリップチップ実装された半導体装置において、前記セラミック多層基板に、前記半導体素子の搭載領域の下方の基板内層部から基板裏面部にわたるビアホールが複数に形成され、各ビアホール内に金属系充填材が充填された半導体装置。
- 半導体素子が高熱伝導性の絶縁材料で被覆された請求項1記載の半導体装置。
- 絶縁材料が、シリカ、アルミナ、ジルコニア、マグネシア、または窒化アルミニウムである無機系材料の内の少なくとも1種である請求項2記載の半導体装置。
- 半導体素子がパワー半導体素子である請求項1〜請求項3のいずれかに記載の半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010226608A (ja) * | 2009-03-25 | 2010-10-07 | Seiko Epson Corp | 屈曲振動片およびそれを用いた発振器 |
JP2014207346A (ja) * | 2013-04-15 | 2014-10-30 | 株式会社村田製作所 | 多層配線基板およびこれを備えるモジュール |
JP2016500485A (ja) * | 2012-12-21 | 2016-01-12 | エプコス アクチエンゲゼルシャフトEpcos Ag | コンポーネントキャリア及びコンポーネントキャリアアセンブリ |
JP2016009771A (ja) * | 2014-06-25 | 2016-01-18 | 三菱電機株式会社 | 半導体装置 |
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2003
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010226608A (ja) * | 2009-03-25 | 2010-10-07 | Seiko Epson Corp | 屈曲振動片およびそれを用いた発振器 |
JP2016500485A (ja) * | 2012-12-21 | 2016-01-12 | エプコス アクチエンゲゼルシャフトEpcos Ag | コンポーネントキャリア及びコンポーネントキャリアアセンブリ |
US10021776B2 (en) | 2012-12-21 | 2018-07-10 | Epcos Ag | Component carrier and component carrier arrangement |
JP2018139317A (ja) * | 2012-12-21 | 2018-09-06 | エプコス アクチエンゲゼルシャフトEpcos Ag | コンポーネントキャリア及びコンポーネントキャリアアセンブリ |
JP2014207346A (ja) * | 2013-04-15 | 2014-10-30 | 株式会社村田製作所 | 多層配線基板およびこれを備えるモジュール |
JP2016009771A (ja) * | 2014-06-25 | 2016-01-18 | 三菱電機株式会社 | 半導体装置 |
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