JP2004236193A - 分数分周器、テレビ受信機、ビデオ信号用集積回路及び分数分周器方法 - Google Patents
分数分周器、テレビ受信機、ビデオ信号用集積回路及び分数分周器方法 Download PDFInfo
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Abstract
【解決手段】累積加算器7はf設定部8に設定された小数値fを分周出力DOUTに応答して累積加算する。加算器1はn設定部12の整数部nの値と累積加算器7の加算結果の整数部ADIを加算する。分周器11は加算器11で求められた結果を分周数として任意周波数信号ckを分周する。分周器1の出力DOUTに応答して、n分周カウンタ3はn分周を行った回数を、n+1カウンタはn+1分周を行った回数を、前記累積加算器7の整数部の桁上がり信号ADIの有無に基づいてカウントする。セレクタ10はn分周カウンタ3がMnとなった場合に累積加算結果の出力信号SELを1に固定し、n+1カウンタ6がMn+1となった場合にn分周及びn+1分周カウンタ及び累積加算器7をリセットし、出力信号SELを0に設定する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、小数を伴う分周数の分周方法に関する。
【0002】
【従来の技術】
分周器は一般に入力クロック信号の周波数を整数分の1の周波数に変換する。しかし分周器の用途によっては、任意周波数を有する入力クロック信号から所望周波数のクロック信号を生成するために、入力クロック信号を、小数点以下の値を伴う分周数で分周可能な分周器が要求される。このような分周器として、特開2001−251181号公報には、分数分周装置及び分数分周方法が開示されている。
【0003】
上記公報による分周器は、任意の周波数信号の1/Nの分周(N分周)を行う際に、分母に小数点を伴う分数(例えば1/5.3)での分周を行うものであり、例えばディジタル移動体通信システムにおける携帯電話機や、携帯電話機能及びコンピュータ機能を備えた情報端末装置等の移動局装置又は、この移動局装置と無線通信を行う基地局装置などのベースバンド信号処理回路の基準周波数信号を生成する回路などに適用される。
【0004】
上記公報は、小数部設定器に小数点を伴う数値を用いた分周数における小数点以下の小数値を設定し、第1加算器でその小数値を累積加算し、保持器で、その累積加算値を保持し、この保持加算値が1以上の場合に1を出力すると共に保持加算値から1を引いて得た小数値を第1加算器へ累積加算値として出力する。更に、整数部設定器に分周数における整数値を設定し、第2加算器で、保持器から1が出力されない場合に整数値を分周数とし、そうでない場合に1と整数値との加算値を分周数とし、分周器は分周数に応じて分周を行い、この分周信号を保持器の動作タイミング信号としている。
【0005】
【特許文献1】
特開2001−251181(第6頁、図1)
【0006】
【発明が解決しようとする課題】
上記特開2001−251181に記載される分数分周装置は、小数設定部の有効桁が無限大である場合に小数を伴う分周を正確に行う事が可能である。しかし、実際には有限桁で実装を行うため累積加算結果の精度が落ち、正確な分周を行う事が不可能であるという問題がある。即ち、上記公報では、小数部設定器に設定する小数値の精度を下げると、分周の精度もそれに応じて下がる。例えば入力信号の周波数を3/10(=1/3.3333…)倍の周波数に変換する場合、小数部設定器に0.33333等の精度の高い数値ではなく、精度の低い0.3を設定すると、6/19(=1/3.6666…)倍の周波数に変換される。
【0007】
従って本発明は、容易に精度の良い分数分周信号が得られる分数分周器を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明では、与えられた分周数による分周を達成するために必要となるn分周の回数Mnと、n+1分周の回数Mn+1が求められる。本発明の一実施形態に係る分数分周器は、整数MとNの比N/Mが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、前記分周数の整数部nを設定する整数設定手段と、前記分周数の小数部fを設定する小数設定手段と、
前記小数部fの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、前記整数設定手段の整数部nの値と前記累積加算結果の整数部の値を加算する加算器と、前記分周数を前記加算器で求められた結果に切り換えて前記入力信号を分周し、前記分周信号を出力する分周手段と、前記整数M、N及びnの関係から求められるn分周を行う回数Mn、及びn+1分周を行う回数Mn+1を設定する分周回数設定手段と、前記累積加算手段の前記整数部の桁上がり信号に基づいて、n分周を行った回数を前記分周出力に応答してカウントする第1のカウンタ、及びn+1分周を行った回数を前記分周出力に応答してカウントする第2のカウンタとを有するカウンタ手段と、前記第1のカウンタがMnとなった場合に前記累積加算結果の整数部を1に固定し、前記第2のカウンタがMn+1となった場合に前記第1及び第2のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を0に設定する手段とを具備する。
【0009】
前記小数設定手段に設定する小数点以下の値の精度がある程度低くとも、精度良く出力分周信号を得ることが可能となる。
【0010】
【発明の実施の形態】
図面を参照しながら本発明の実施の形態について詳細に説明する。以下の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではない。
【0011】
図1は本発明の一実施形態に係る分数分周器の構成を示すブロック図である。
【0012】
分周器1は加算器11から供給される整数値ADDを分周数として入力信号CKを分周する。遅延部13、14は分周器1出力信号DOUTを、入力信号CKの1周期分遅延する。n分周カウンタ3はイネーブル入力ENが論理1のとき、信号DOUTを入力信号CKの1周期分遅延してタイミングでカウントする。又n分周カウンタ3は、カウント値がMn 設定部2の設定値に一致すると、信号nENDとして論理1を出力する。n+1分周カウンタ6はイネーブル入力ENが論理1のとき、信号DOUTを入力信号CKの1周期分遅延したタイミングでカウントする。又n+1分周カウンタ6は、カウント値がMn+1 設定部2の設定値に一致すると、信号n+1ENDとして論理1を出力する。
【0013】
累積加算器7は信号DOUTの立ち上がりのタイミングで、f設定部8に設定されている値と小数部出力値ADFとを累積加算する。加算の結果、桁上がりが発生すると、累積加算器7は整数部出力値ADI(桁上がり信号)として論理1を出力する。セレクタ10はn分周カウンタ3及びn+1分周カウンタ6からの選択信号nEND及びn+ENDに応じて、”0”、”1”、”Th(through)”のうち1つを信号SELとして出力する。詳細にセレクタ10は、該選択信号が(0,0)のときTh、(0,1)のとき0、(1,0)のとき1を信号SELとして出力する。加算器11はn設定部12の設定値及びセレクタ10の出力信号SELの値を加算し、加算結果をADDとして分周器1に供給する。
【0014】
本実施形態では、例としてM=3、N=10のN/M (=3.33333...)分周を行う。つまり、入力信号CKの周波数を1/3.33333...倍の周波数に変換する。ここで分周数は3.33333...とする。このような場合、3分周と4分周を組み合わせて分周を行うことにより、所望周波数の信号を得ることができる。
【0015】
先ず、整数部n及び小数部fは以下の関係式より求められる。
【0016】
N/M= n.f
ここでnは整数、fは小数点以下の数値
本実施例ではMn回のn分周と、Mn+1回のn+1分周を組み合わせ、それを繰り返し行う。上記値M、値N、n分周を行う回数Mn、n+1分周を行う回数Mn+1には、以下に示す関係が有る。
【0017】
M = Mn + Mn+1
N = Mn×n + Mn+1×(n+1)
上記式にM=3、N=10を適用した場合、
n = 3
f = 0.33333…
Mn = 2
Mn+1 = 1
が導出される。これは、3分周を2回、4分周を1回行うことを意味している。
【0018】
図2は図1に示す分数分周器の動作例を示すタイミングチャートである。
【0019】
予め、上記したように導出された値を各部へ設定する。ここで、上記した値Mn(=2)、Mn+1(=1)をMn 設定部2及びMn+1 設定部4へ設定しても、勿論この分数分周回路は正常に動作するが、累積加算器7の整数部が論理1とならず(桁上がりが発生せず)、本回路の詳細動作を説明することができない。従って説明の都合上、M=6、N=20のN/M (=3.33333...)分周を行うものとする。更に、小数部fとして0.33333等桁数の多い数値を使用してもよいが、説明を簡単にするため、本実施形態では、小数部fとして0.3を使用する。小数部fに0.3を使用しても、この分数分周回路は入力信号を正確に分周することができる。尚、上記値M、Nには任意の整数を使用できる。
【0020】
上記式にM=6、N=20を適用した場合、設定値は以下のようになる。
【0021】
n = 3
f = 0.3
Mn = 4
Mn+1 = 2
これは、3分周を4回、4分周を2回行うことを意味している。
【0022】
従って、整数部n(=3)をn設定部12へ、小数部f(=0.3)をf設定部8へ、Mn (=4)をMn 設定部2へ、Mn+1 (=2)をMn+1 設定部4へ設定する。
【0023】
初期状態から小数部fの累積加算を1回行った場合、累積加算器7の出力結果は以下の通りとなる(ST1)。
【0024】
整数部ADI:0
小数部ADF:0.3
従って、セレクタ10の出力SELは0であり、加算器11はn設定部12の値をそのまま出力し、分周器1は3分周を行うと共にn分周カウンタ3の値が1となる。続けて累積加算器7は累積加算結果の小数値ADF:0.3とf設定部8の小数部f=0.3の累積加算を行い以下の結果を得る(ST2)。
【0025】
整数部ADI:0
小数部ADF:0.6
従って、セレクタ10の出力SELは0であり、加算器11はn設定部12の値をそのまま出力し、分周器1は3分周を行うと共にn分周カウンタ3の値が1増加する。続けて累積加算器7は累積加算結果の小数値ADF:0.6とf設定部8の小数部f=0.3の累積加算を行い以下の結果を得る(ST3)。
【0026】
整数部ADI:0
小数部ADF:0.9
従って、セレクタ10の出力SELは0であり、加算器11はn設定部12の値をそのまま出力し、分周器1は3分周を行うと共にn分周カウンタ3の値が1増加して3となる。
【0027】
次の分周器出力DOUTの立ち上がりt1で、累積加算器7の出力結果は以下の通りとなる。つまり、ここで桁上がりが発生する。
【0028】
整数部ADI:1
小数部ADF:0.2
桁上がりが発生し、整数部ADIが1となると、セレクタ10は選択出力SELとして1を出力する(ST4)。この結果、加算器11は4を出力し、分周器1は4分周を行う。このときn+1分周カウンタ6のイネーブル入力ENが論理1、分周カウンタ3のイネーブル入力ENが論理0となる。従って、n分周カウンタ3は動作を停止し、n+1分周カウンタ6の値が1となる(ST5)。
【0029】
次の分周器出力DOUTの立ち上がりt2で、桁上がり信号(ADI)が0となり、累積加算器7の出力結果は以下の通りとなる(ST6)。
【0030】
整数部ADI:0
小数部ADF:0.5
整数部ADIが0となると、セレクタ10は選択出力SELとして0を出力する。この結果、加算器11は3を出力し、分周器1は4分周を行う。このときn+1分周カウ3ンタ6のイネーブル入力ENが論理0、分周カウンタ3のイネーブル入力ENが論理1となる。従って、n+1分周カウンタ6は動作を停止し、n分周カウンタ3の値が1増加されて4となる。このときMn 設定部2の設定値4とn分周カウンタ3の値が一致し、出力nENDが論理1となる。
【0031】
次の分周器出力DOUTの立ち上がりt3で、累積加算器7の出力結果は以下の値となり(ST7)、n+1分周カウンタ6の値が1増加して2となる。
【0032】
整数部ADI:0
小数部ADF:0.8
このとき、Mn+1 設定部4の設定値(=2)とn+1分周カウンタ6の値が一致し、出力n+1ENDが論理1となる。この結果、ANDゲート9の両入力が論理1を満たし、信号RSTが論理1となり(ST8)、n分周カウンタ3、n+1分周カウンタ6、累積加算器7がリセットされ、システムは最初の状態に戻る(ST0)。
【0033】
以下同様に上記動作を繰り返し行う。これによって、分周数が有限桁で表現不可能な場合においても精度良くN/M分周を行う事が可能となる。即ち、分周数の小数部精度に関わらず、精度の良い分数分周信号を生成することが可能となる。
【0034】
尚、本発明による分数分周器は、設定値を変更することにより、分周数が整数の整数分周器としても動作する。又、上記実施形態では、n分周カウンタ3のカウント値がMnにとなった場合にセレクタ10が論理1を出力(累積加算器7の整数部を1に固定)し、n+1分周カウンタ6がMn+1 となった場合に、n分周カウンタ3、n+1分周カウンタ6、及び累積加算器7がリセットされ、その結果、累積加算器7の整数部が0に設定された。しかし、逆の場合もある。即ち、各設定部の設定する値に応じて、n+1分周カウンタ6のカウント値がMn+1 にとなった場合にセレクタ10が論理0を出力(累積加算器7の整数部を0に固定)し、n分周カウンタ3がMn となった場合に、n分周カウンタ3、n+1分周カウンタ6、及び累積加算器7がリセットされ、その結果、累積加算器7の整数部が0に設定されこともある。
【0035】
図3は本発明に係る分数分周器21、22を用いたPLL(phase lock loop)回路20の構成を示すブロック図である。
【0036】
分数分周器21は入力クロック信号ck0を上記実施形態で説明したように分周し、分周下クロック信号ck1を位相比較器23に供給する。位相比較器23はクロック信号ck1と分数分周器22の出力クロック信号ck5の位相差を検出し位相差信号PD1を出力する。位相差信号PD1はローパスフィルタ(LPF)24で濾波され、位相差信号PD2としてVCXO(電圧制御クリスタル発振器)25に供給される。VCXO25は位相差信号PD2に対応する周波数を有するクロック信号ck2を発生する。クロック信号ck2は分数分周器22により分周され、クロック信号ck3として位相比較器23に供給される。以上の結果、PLL20は周期が一定のクロック信号ck2を出力する。
【0037】
図4は図3のようなPLL回路20を用いたTV受信機30の構成を示すブロック図である。
【0038】
36は例えばデジタル放送を受信するSTB(set top box)やDVDプレーヤ等、ビデオ・オーディオデータを提供する外部機器である。分離機31は外部機器36から提供される複合ビデオ信号を分離し、ビデオクロック及びビデオデータをビデオDAC32へ、オーディオデータをオーディオDAC34へ、ビデオクロック及び周波数誤差情報をPLL20へ供給する。PLL20はビデオクロック及び周波数誤差情報に基づいてオーディオクロックを発生しオーディオDAC34に供給する。
【0039】
ビデオDAC32は入力ビデオデータをビデオクロックのタイミングでDA変換し、アナログ映像信号をCRTあるいはLCD等の画像表示装置に供給する。画像表示装置33は入力映像信号に対応する画像を表示する。オーディオDAC34は入力オーディオデータをオーディオクロックのタイミングでDA変換し、アナログ音声信号をスピーカ35に供給し、スピーカから音声が発生される。
【0040】
図5は図4に示した分離機31、ビデオDAC32、PLL20、オーディオDAC34を1チップに集積したビデオ信号用LSI(大規模集積回路)40を示す。このように1チップ化することにより、AV機器の設計コストが低減され、本発明による分数分周器を様々のAV機器に適用することができる。
【0041】
【発明の効果】
以上説明したように本発明によれば、分周数の小数部精度に関わらず、精度の良い分数分周信号を生成することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る分数分周器の構成を示すブロック図。
【図2】図1に示す分数分周器の動作例を示すタイミングチャート。
【図3】本発明に係る分数分周器を用いたPLL回路の構成を示すブロック図。
【図4】図3のようなPLL回路を用いたTV受信機の構成を示すブロック図。
【図5】図4に示した分離機、ビデオDAC、PLL、オーディオDACを1チップに集積したビデオ信号用LSI40の構成を示すブロック図。
【符号の説明】
1…整数分周器、3…n分周カウンタ、6…n+1分周カウンタ、7…累積加算器、20…PLL回路、30…TV受像機、40…ビデオ信号用LSI
Claims (6)
- 整数MとNの比N/Mが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部nを設定する整数設定手段と、
前記分周数の小数部fを設定する小数設定手段と、
前記小数部fの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部nの値と前記累積加算結果の整数部の値を加算する加算器と、
前記分周数を前記加算器で求められた結果に切り換えて前記入力信号を分周し、前記分周信号を出力する分周手段と、
前記整数M、N及びnの関係から求められるn分周を行う回数Mn、及びn+1分周を行う回数Mn+1を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、n分周を行った回数を前記分周出力に応答してカウントする第1のカウンタ、及びn+1分周を行った回数を前記分周出力に応答してカウントする第2のカウンタとを有するカウンタ手段と、
前記第1のカウンタがMnとなった場合に前記累積加算結果の整数部を1に固定し、前記第2のカウンタがMn+1となった場合に前記第1及び第2のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を0に設定する手段と、
を具備することを特徴とする分数分周器。 - 整数MとNの比N/Mが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部nを設定する整数設定手段と、
前記分周数の小数部fを設定する小数設定手段と、
前記小数部fの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部nの値と前記累積加算結果の整数部の値を加算する加算器と、
前記分周数を前記加算器で求められた結果に切替えて前記入力信号を分周し、前記分周信号を出力するする分周手段と、
前記整数M、N及びnの関係から求められるn分周を行う回数Mn、及びn+1分周を行う回数Mn+1を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、n分周を行った回数を前記分周出力に応答してカウントする第1のカウンタ、及びn+1分周を行った回数を前記分周出力に応答してカウントする第2のカウンタとを有するカウンタ手段と、
前記第2のカウンタがMn+1となった場合に前記累積加算結果の整数部を0に固定し、前記第1のカウンタがMnとなった場合に前記第1及び第2のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を0に設定する手段と、
を具備することを特徴とする分数分周器。 - 分周回数設定手段は、n分周を行う回数Mn、及びn+1分周を行う回数Mn+1を下記式
N/M = n.f
M = Mn + Mn+1
N = Mn×n + Mn+1×(n+1)
ここでnは整数、fは小数点以下の数値、
により求めることを特徴とする請求項1又は2記載の分数分周器。 - 入力された複合ビデオ信号から分離されたビデオクロックから、オーディオデータをアナログ/デジタル変換するためのオーディオクロックを、フェーズロックループを用いて発生するフェーズロックループ回路を具備するTV受信機であって、
該フェーズロックループ回路は入力クロック信号を分周する分周器を有し、
該分周器は、
整数MとNの比N/Mが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部nを設定する整数設定手段と、
前記分周数の小数部fを設定する小数設定手段と、
前記小数部fの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部nの値と前記累積加算結果の整数部の値を加算する加算器と、
前期分周数を前記加算器で求められた結果に切替えて前記入力信号を分周し、前記分周信号を出力する分周手段と、
前記整数M、N及びnの関係から求められるn分周を行う回数Mn、及びn+1分周を行う回数Mn+1を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、n分周を行った回数を前記分周出力に応答してカウントする第1のカウンタ、及びn+1分周を行った回数を前記分周出力に応答してカウントする第2のカウンタとを有するカウンタ手段と、
前記第1のカウンタがMnとなった場合に前記累積加算結果の整数部を1に固定し、前記第2のカウンタがMn+1となった場合に前記第1及び第2のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を0に設定する手段と、
を具備することを特徴とするテレビ受信機。 - 入力された複合ビデオ信号から分離されたビデオクロックから、オーディオデータをデジタル/アナログ変換するためのオーディオクロックを、フェーズロックループを用いて発生するフェーズロックループ回路を具備するビデオ信号用大規模集積回路であって、
該フェーズロックループ回路は入力クロック信号を分周する分周器を有し、
該分周器は、
整数MとNの比N/Mが小数を伴う分周数で入力信号を分周し、分周信号を出力する分数分周器であって、
前記分周数の整数部nを設定する整数設定手段と、
前記分周数の小数部fを設定する小数設定手段と、
前記小数部fの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を提供する小数部、及び桁上がり信号を提供する整数部とを有する累積加算手段と、
前記整数設定手段の整数部nの値と前記累積加算結果の整数部の値を加算する加算器と、
前記分周数を前記加算器で求められた結果に切替えて前記入力信号を分周し、前記分周信号を出力する分周手段と、
前記整数M、N及びnの関係から求められるn分周を行う回数Mn、及びn+1分周を行う回数Mn+1を設定する分周回数設定手段と、
前記累積加算手段の前記整数部の桁上がり信号に基づいて、n分周を行った回数を前記分周出力に応答してカウントする第1のカウンタ、及びn+1分周を行った回数を前記分周出力に応答してカウントする第2のカウンタとを有するカウンタ手段と、
前記第1のカウンタがMnとなった場合に前記累積加算結果の整数部を1に固定し、前記第2のカウンタがMn+1となった場合に前記第1及び第2のカウンタ及び累積加算手段をリセットし、前記累積加算結果の整数部を0に設定する手段と、
を具備することを特徴とするビデオ信号用大規模集積回路。 - 整数MとNの比N/Mが小数を伴う分周数で入力信号を分周し、分周信号を出力する方法であって、
前記分周数の整数部nを設定し、
前記分周数の小数部fを設定し、
前記小数部fの値を前記分周出力に応答して累積加算し、該累積加算結果の小数点以下の値を小数部として提供し、及び桁上がり信号を整数部として提供し、
設定された前記整数部nの値と前記累積加算結果の整数部の値を加算し、整数の加算値を提供し、
前記整数の加算値を分周数として前記入力信号を分周し、
前記整数M、N及びnの関係から求められるn分周を行う回数Mn、及びn+1分周を行う回数Mn+1を設定し、
前記累積加算結果の整数部の値に基づいて、n分周を行った回数を前記分周信号に応答して第1のカウンタによりカウントし、及びn+1分周を行った回数を前記分周信号に応答して第2のカウンタによりカウントし、
前記n分周を行った回数がMnとなった場合に前記累積加算結果の整数部を1に固定し、前記n+1分周を行った回数がMn+1となった場合に前記第1及び第2のカウンタ及び該累積加算結果の小数部及び整数部をリセットし、前記累積加算結果の整数部を0に設定することを特徴とする分数分周方法。
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JP2010177751A (ja) * | 2009-01-27 | 2010-08-12 | Nec Corp | クロック分周回路、及びクロック分周方法 |
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DE102006037436A1 (de) * | 2006-08-09 | 2008-02-14 | Micronas Gmbh | Digitaler Taktteiler und Verfahren zum Betreiben eines digitalen Taktteilers |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012503431A (ja) * | 2008-09-19 | 2012-02-02 | アルテラ コーポレイション | 分数クロック信号を生成するための技術 |
JP2010177751A (ja) * | 2009-01-27 | 2010-08-12 | Nec Corp | クロック分周回路、及びクロック分周方法 |
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