JP2004235626A - 半導体装置の製造装置及びその製造方法 - Google Patents

Abstract

【課題】半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる半導体装置の製造装置を提供する。
【解決手段】半導体ウェーハ２１における素子形成面２１Ａの裏面２１Ｂ側に、ダメージ形成手段により個々の半導体素子に分割するための起点となるダメージ層２４−１，２４−２，２４−３，…を形成する。このダメージ層を起点にして、分割手段で半導体ウェーハを個々の半導体素子に分割する。そして、この半導体ウェーハの裏面を、除去手段で少なくともダメージ層が存在しなくなる深さまで除去することを特徴とする。破棄される領域に形成したダメージ層を起点にしてウェーハを分割した後、裏面研削で除去してしまうので、形成された半導体素子には側面に切削条痕が残らずダメージを最小限にできる。
【選択図】図２

Description

本発明は、半導体ウェーハ中に素子を形成した後、この半導体ウェーハを個片化し、半導体素子（半導体チップ）を形成するための半導体装置の製造装置及びその製造方法に関し、特に半導体ウェーハを個片化する技術に関する。

従来、素子形成の終了した半導体ウェーハを個片化して半導体素子を形成する際には、機械的切削（ダイヤモンドブレードや砥石を用いた切削による切断、切削溝とブレーキングによる分割、スクライバによるキズや歪を起点にしたブレーキングによる分割（特許文献１参照）、レーザー光線の照射による切断、及びレーザー光線の照射と歪との組み合わせによる分割（特許文献２参照）などが用いられている。

図３０（ａ），（ｂ）は、このような従来の半導体装置の製造工程の一部を抽出して示しており、（ａ）図はダイヤモンドブレードによる半導体ウェーハへの切削溝の形成工程を示す斜視図、（ｂ）図は裏面研削工程を示す断面図である。まず、（ａ）図に示すように、素子形成の終了した半導体ウェーハ１１の素子形成面１１Ａ側に、ダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドブレード１２により分割用の溝１３−１，１３−２，１３−３，…を形成する（ハーフカット）。その後、半導体ウェーハ１１の素子形成面１１Ａに、保護テープ１４を貼り付け、（ｂ）図に示すように半導体ウェーハ１１の裏面１１Ｂを少なくとも上記溝１３−１，１３−２，１３−３，…に達する深さΔ０まで研削して個々の半導体素子１１−１，１１−２，１１−３，…に分割する。

あるいは、半導体ウェーハ１１の素子形成面１１Ａの裏面１１Ｂに、ダイシングテープを貼り付け、ダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドブレード１２により切断（フルカット）する場合もある。

しかしながら、上記ブレードダイシングのような機械的切削では、図３１（ａ）に示すように半導体素子の側面に切削条痕（キズや歪）が発生する。また、図３１（ｂ）に示すように素子形成面（フルカットの場合には裏面も）にチッピング（カケなど）が発生する。

スクライバを用いてキズや歪を形成し、ブレーキングにより半導体ウェーハを分割する場合も同様であり、図３２（ａ）に示すように半導体素子の側面にキズ（５μｍ以下）や歪（数μｍ程度）が発生する。そして、図３２（ｂ）に示すように素子形成面にはチッピング（カケなど）が発生する。

一方、レーザー光線の照射による切断では、機械的切削による切削条痕やチッピングは防止できるものの、図３３（ａ）に示すように半導体素子の側面に歪（ダメージ）が入る。また、図３３（ｂ）に示すように半導体素子の側面が凹凸面になり強度が低下する。更には、溶融されたＳｉが再結晶化し、隣接する素子と干渉しやすくなり、チッピングを発生させる要因となる。しかも、レーザー照射時の熱により素子特性の劣化（例えばＤＲＡＭのポーズ不良）、配線表面への溶融物の付着などの問題が生ずる。

このように、従来の半導体装置の製造装置及びその製造方法では、半導体ウェーハを切断して個々の半導体素子を形成する際に、半導体素子の側面に切削条痕（キズや歪）が入ったり、熱によるダメージが発生し、半導体素子の特性劣化、不良及び抗折強度の低下などを招く。また、不良にはならなくとも、半導体素子の外周部には、切削条痕やレーザー光線の照射による凹凸が残り、形状や品位も良くない。
特公平５−５４２６２号公報 特開２００２−１９２３６７

上記のように従来の半導体装置の製造装置及びその製造方法は、半導体ウェーハを切断して個々の半導体素子を形成する際に、半導体素子の側面に切削条痕が入ったり、熱によるダメージが発生し、半導体素子の特性劣化、不良、及び抗折強度の低下などを招くという問題があった。

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、半導体素子の側面に形成される切削条痕や熱によるダメージを低減し、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる半導体装置の製造装置及びその製造方法を提供することにある。

この発明の一態様に係る半導体装置の製造装置は、半導体ウェーハにおける素子形成面の裏面側に、個々の半導体素子に分割するための起点となるダメージ層を形成するダメージ形成手段と、前記ダメージ層を起点にして前記半導体ウェーハを個々の半導体素子に分割する分割手段と、前記半導体ウェーハの裏面を、少なくとも前記ダメージ層が存在しなくなる深さまで除去する除去手段とを具備することを特徴としている。

また、この発明の一態様に係る半導体装置の製造方法は、半導体ウェーハにおける素子形成面の裏面側に、個々の半導体素子に分割するための起点となるダメージ層を形成する工程と、前記ダメージ層を起点にして前記半導体ウェーハを個々の半導体素子に分割する工程と、前記半導体ウェーハの裏面を、少なくとも前記ダメージ層が存在しなくなる深さまで除去する工程とを具備することを特徴としている。

上記のような構成並びに方法によれば、半導体ウェーハにおける破棄される領域に、半導体ウェーハを分割するための起点となるダメージ層を形成し、分割後は裏面研削で除去してしまうので、形成された半導体素子には側面にキズや歪が残らず、熱によるダメージも最小限にできる。よって、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる。

この発明によれば、半導体素子の側面に形成される切削条痕や熱によるダメージを低減し、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる半導体装置の製造装置及びその製造方法が得られる。

以下、この発明の実施の形態について図面を参照して説明する。

［第１の実施の形態］
図１乃至図５はそれぞれ、この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置の一部及び製造工程の一部を順次示す図である。

まず、図１に示すように、素子形成が終了した半導体ウェーハ２１の素子形成面２１Ａ側に、ダイシングテープ（保護部材、保護テープあるいは保持テープ）２２を貼り付ける。

次に、図２に示すように、半導体ウェーハ２１における素子形成面２１Ａの裏面２１Ｂ側に、ダイヤモンドブレード２３を用いて、個々の半導体素子に分割するための起点となる溝（ダメージ層）２４−１，２４−２，２４−３，…を形成する。この溝２４−１，２４−２，２４−３，…は、半導体素子の完成時の厚さよりも浅く形成する。また、上記溝２４−１，２４−２，２４−３，…は、劈開の起点となるので、半導体ウェーハ（例えばＳｉ）の結晶方向に合わせて形成するのが好ましい。

次に、図３に示すように、ブレーキングを行い、上記溝２４−１，２４−２，２４−３，…を起点にして半導体ウェーハ２１を劈開し、個々の半導体素子２１−１，２１−２，２１−３，…を形成する。

その後、図４に示すように、個片化された半導体ウェーハ２１の裏面２１Ｂ側を所定の厚さまで研削して除去する。上記溝２４−１，２４−２，２４−３，…の深さをΔ１、研削量をΔ２とすると、Δ１＜Δ２の関係を満たすようにすることにより、溝２４−１，２４−２，２４−３，…の形成により半導体素子２１−１，２１−２，２１−３，…の側面に形成されるキズや歪みなどのダメージ層を除去できる。例えば８インチの半導体ウェーハの場合、ウェーハの厚さは７２５μｍであるので、半導体素子２１−１，２１−２，２１−３，…の最終的な厚さΔ３＝３０〜４５０μｍとすると、Δ２＝６９５〜２７５μｍであり、溝２４−１，２４−２，２４−３，…の深さΔ１は６９５〜２７５μｍより浅い範囲で任意に選択できる。

引き続き、図５に示すように、半導体ウェーハ２１の裏面２１Ｂに、ウェーハリング２５に装着されたピックアップ用テープ２６を貼り付けた後、素子形成面２１Ａ側の保護テープ２２を剥離する。

そして、ピッカーでピックアップした半導体素子２１−１，２１−２，２１−３，…をリードフレームやＴＡＢテープに実装した後、樹脂製やセラミック製のパッケージに封止して半導体装置を完成する。

上記のような構成の装置並びに製造方法によれば、裏面研削で除去される領域（廃棄部分）に溝２４−１，２４−２，２４−３，…を形成するので、裏面研削後の半導体素子２１−１，２１−２，２１−３，…にはダメージ層が残らず、Ｓｉの歪や分離面、エッジ部の微小クラックなどを防止できる。また、パッケージに封止される半導体素子の側面は劈開面であるため、図６（ａ），（ｂ）に示すように、素子形成面や側面には凹凸やキズがなく、形状や品位も良好である。

従って、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる。

［第２の実施の形態］
図７乃至図１１はそれぞれ、この発明の第２の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置の一部及び製造工程の一部を順次示す図である。

まず、図７に示すように、素子形成が終了した半導体ウェーハ２１の素子形成面２１Ａ側に、ダイシングテープ（保護部材、保護テープあるいは保持テープ）２２を貼り付ける。

次に、図８に示すように、半導体ウェーハ２１における素子形成面２１Ａの裏面２１Ｂ側に、ダイヤモンドスクライバ２７を用いて、個々の半導体素子に分割するための起点となるキズや歪（ダメージ層）２８−１，２８−２，２８−３，…を形成する。このキズや歪２８−１，２８−２，２８−３，…は、半導体素子の完成時の厚さよりも浅く形成する。また、上記キズや歪２８−１，２８−２，２８−３，…は、劈開の起点となるので半導体ウェーハ（例えばＳｉ）の結晶方向に合わせて形成するのが好ましい。

次に、図９に示すように、ブレーキングを行い、上記キズや歪２８−１，２８−２，２８−３，…を起点にして半導体ウェーハ２１を劈開し、個々の半導体素子２１−１，２１−２，２１−３，…を形成する。

その後、図１０に示すように、個片化された半導体ウェーハ２１の裏面２１Ｂ側を所定の厚さまで研削して除去する。上記キズや歪２８−１，２８−２，２８−３，…の深さをΔ４、研削量をΔ２とすると、Δ４＜Δ２の関係を満たすようにすることにより、半導体素子２１−１，２１−２，２１−３，…の側面に形成されるキズや歪みなどのダメージ層を除去できる。例えば８インチの半導体ウェーハの場合、ウェーハの厚さは７２５μｍであるので、半導体素子２１−１，２１−２，２１−３，…の最終的な厚さΔ３＝３０〜４５０μｍとすると、Δ２＝６９５〜２７５μｍであり、キズや歪２８−１，２８−２，２８−３，…の深さΔ４は６９５〜２７５μｍより浅い範囲で任意に選択できる。

引き続き、図１１に示すように、半導体ウェーハ２１の裏面２１Ｂに、ウェーハリング２５に装着されたピックアップ用テープ２６を貼り付けた後、素子形成面２１Ａ側の保護テープ２２を剥離する。

そして、ピッカーでピックアップした半導体素子２１−１，２１−２，２１−３，…をリードフレームやＴＡＢテープに実装した後、樹脂製やセラミック製のパッケージに封止して半導体装置を完成する。

上記のような構成の装置並びに製造方法によれば、裏面研削で除去される領域（廃棄部分）にキズや歪２８−１，２８−２，２８−３，…を形成するので、裏面研削後にはダメージ層が残らず、Ｓｉの歪や分離面、エッジ部の微小クラックなどを防止できる。また、パッケージに封止される半導体素子の側面は、劈開面であるため、素子形成面や側面には凹凸やキズがなく、形状や品位も良好である。

従って、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる。

［第３の実施の形態］
図１２乃至図１６はそれぞれ、この発明の第３の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置の一部及び製造工程の一部を順次示す図である。

まず、図１２に示すように、素子形成が終了した半導体ウェーハ２１の素子形成面２１Ａ側に、ダイシングテープ（保護部材、保護テープあるいは保持テープ）２２を貼り付ける。

次に、図１３に示すように、半導体ウェーハ２１における素子形成面２１Ａの裏面２１Ｂ側に、レーザー照射装置２９からレーザー光線を照射し、個々の半導体素子に分割するための起点となるＳｉの再結晶化層（ダメージ層）３０−１，３０−２，３０−３，…を形成する。この再結晶化層３０−１，３０−２，３０−３，…は、半導体素子の完成時の厚さよりも浅く形成する。また、上記再結晶化層３０−１，３０−２，３０−３，…は、劈開の起点となるので半導体ウェーハ（例えばＳｉ）の結晶方向に合わせて形成するのが好ましい。

次に、図１４に示すように、ブレーキングを行い、上記再結晶化層３０−１，３０−２，３０−３，…を起点にして半導体ウェーハ２１を劈開し、半導体素子２１−１，２１−２，２１−３，…を形成する。

その後、図１５に示すように、個片化された半導体ウェーハ２１の裏面２１Ｂ側を所定の厚さまで研削して除去する。上記再結晶化層３０−１，３０−２，３０−３，…の深さをΔ５、研削量をΔ２とすると、Δ５＜Δ２の関係を満たすようにすることにより、再結晶化層３０−１，３０−２，３０−３，…の形成により半導体素子２１−１，２１−２，２１−３，…の側面に形成されるダメージ層を除去できる。例えば８インチの半導体ウェーハの場合、ウェーハの厚さは７２５μｍであるので、半導体素子２１−１，２１−２，２１−３，…の最終的な厚さΔ３＝３０〜４５０μｍとすると、Δ２＝６９５〜２７５μｍであり、再結晶化層３０−１，３０−２，３０−３，…の深さΔ５は６９５〜２７５μｍより浅い範囲で任意に選択できる。

引き続き、図１６に示すように、半導体ウェーハ２１の裏面２１Ｂに、ウェーハリング２５に装着されたピックアップ用テープ２６を貼り付けた後、素子形成面２１Ａ側の保護テープ２２を剥離する。

そして、ピッカーでピックアップした半導体素子２１−１，２１−２，２１−３，…をリードフレームやＴＡＢテープに実装した後、樹脂製やセラミック製のパッケージに封止して半導体装置を完成する。

上記のような構成の装置並びに製造方法によれば、裏面研削で除去される領域（廃棄部分）にＳｉの再結晶化層３０−１，３０−２，３０−３，…を形成するので、裏面研削後にはダメージ層が残らず、Ｓｉの歪や分離面、エッジ部の微小クラックなどを防止できる。また、パッケージに封止される半導体素子の側面は、劈開面であるため、素子形成面や側面には凹凸やキズがなく、形状や品位も良好である。

従って、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる。

［第４の実施の形態］
図１７及び図１８はそれぞれ、この発明の第４の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置の一部及び製造工程の一部を順次示す図である。

本第４の実施の形態では、レーザー光線を照射する際に、半導体ウェーハ２１の内部に焦点を合わせて出力を調整することにより、半導体ウェーハ２１中にシリコンの再結晶化領域３０Ａ−１，３０Ａ−２，３０Ａ−３，…を形成している。

このように、半導体ウェーハ中にシリコンの再結晶化領域を形成する場合にも、再結晶化層３０Ａ−１，３０Ａ−２，３０Ａ−３，…の深さをΔ６、研削量をΔ２としたときに、Δ６＜Δ２の関係を満たすようにすることにより、ダメージ層を除去できる。

従って、上述した第１乃至第３の実施の形態と同様な作用効果が得られる。

［第５の実施の形態］
図１９及び図２０はそれぞれ、この発明の第５の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置の一部を示す図である。

第３，第４の実施の形態では、レーザー光線を照射して半導体ウェーハ２１にシリコンの再結晶化層３０−１，３０−２，３０−３，…あるいは３０Ａ−１，３０Ａ−２，３０Ａ−３，…を形成した。しかし、レーザー加工は、熱により半導体素子へ悪影響を与える可能性がある。

そこで、本第５の実施の形態では、図１９に示すような冷凍チャックを用いて半導体ウェーハ２１を保持し、冷却した状態でレーザー光線を照射するようにしている。

図１９に示す冷凍チャックは、冷却槽３１、コントローラ３２及びアイスプレート３３などを含んで構成されている。そして、冷却槽３１からアイスプレート３３に冷却液が供給されて冷却されるようになっている。このアイスプレート３３上に半導体ウェーハ２１が保持されて冷却される。このアイスプレート３３の温度は、上記コントローラ３２によって−４０〜５℃程度の温度範囲に制御される。

このような構成の製造装置並びに製造方法によれば、レーザー加工時に半導体素子へ与えられる熱の影響を大幅に軽減でき、半導体素子の動作不良、例えばＤＲＡＭのポーズ不良などを抑制できる。

なお、冷凍チャックは、図１９に示したような冷却槽３１を用いる構成に限らず、図２０に示すようなペルチェ素子による熱伝冷却を用いることもできる。このペルチェ素子は、Ｐ型素子３４、Ｎ型素子３５及び金属電極３６を含んで構成されており、電源３７から電圧を印加して異種の金属の接触面に電流を流すことにより吸熱と発熱を行う。

ペルチェ素子を用いた冷凍チャックは、温度をコントロールしやすく、且つ短時間で設定温度に冷却できる。

［第６の実施の形態］
図２１は、この発明の第６の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置並びに製造工程の一部を示す斜視図である。

上述した第１乃至第３の実施の形態では、ブレーキングによって半導体ウェーハを劈開で分割した。これに対し、本第６の実施の形態では、ダイシングテープ２２を伸張治具３８−１，３８−２，３８−３，…で図示矢印方向に伸張し、溝２４−１，２４−２，２４−３，…、キズや歪２８−１，２８−２，２８−３，…、再結晶化層３０−１，３０−２，３０−３，…あるいは再結晶化層３０Ａ−１，３０Ａ−２，３０Ａ−３，…を起点にして分割する。

このように、ダイシングテープ２２の伸張でも半導体ウェーハ２１を個々の半導体素子２１−１，２１−２，２１−３，…に分割できる。

［第７の実施の形態］
図２２乃至図２７はそれぞれ、この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置の一部及び製造工程の一部を順次示す図である。

まず、図２２に示すように、素子形成が終了した半導体ウェーハ２１の素子形成面２１Ａ側のダイシングラインやチップ分割ライン上に形成されている膜、例えば素子形成の際に形成された層間絶縁膜、ＴＥＧに用いられるポリシリコン層や金属膜をＲＩＥ（Reactive Ion Etching）などのエッチングにより除去する。このエッチング領域３９−１，３９−２，３９−３，…の深さは、半導体ウェーハ２１の主表面に達する程度の深さにする。もちろん、エッチング領域３９−１，３９−２，３９−３，…の深さは必ずしも正確に制御する必要はなく、半導体ウェーハ２１の主表面に達せずに層間絶縁膜などが多少残っていても良いし、半導体ウェーハ２１の主表面を多少エッチングしても構わない。

その後、図２３に示すように、半導体ウェーハ２１の素子形成面２１Ａ側に、ダイシングテープ（保護部材、保護テープあるいは保持テープ）２２を貼り付ける。

次に、図２４に示すように、半導体ウェーハ２１における素子形成面２１Ａの裏面２１Ｂ側に、ダイヤモンドブレード、ダイヤモンドスクライバ、レーザー光線の照射などにより、個々の半導体素子に分割するための起点となるダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…を形成する。このダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…は、上記ダイシングラインやチップ分割ラインに対応するように、半導体素子の完成時の厚さよりも浅く形成する。このダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…は、劈開の起点となるので、半導体ウェーハ（例えばＳｉ）の結晶方向に合わせて形成するのが好ましい。

次に、図２５に示すように、ブレーキングを行い、上記ダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…を起点にして半導体ウェーハ２１を劈開し、個々の半導体素子２１−１，２１−２，２１−３，…を形成する。

その後、図２６に示すように、個片化された半導体ウェーハ２１の裏面２１Ｂ側を所定の厚さまで研削して除去する。上記ダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…の深さをΔ７、研削量をΔ２とすると、Δ７＜Δ２の関係を満たすようにすることにより、ダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…の形成により半導体素子２１−１，２１−２，２１−３，…の側面に形成されるキズや歪み、再結晶化層などを除去できる。例えば８インチの半導体ウェーハの場合、ウェーハの厚さは７２５μｍであるので、半導体素子２１−１，２１−２，２１−３，…の最終的な厚さΔ３＝３０〜４５０μｍとすると、Δ２＝６９５〜２７５μｍであり、ダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…の深さΔ７は６９５〜２７５μｍより浅い範囲で任意に選択できる。

引き続き、図２７に示すように、半導体ウェーハ２１の裏面２１Ｂに、ウェーハリング２５に装着されたピックアップ用テープ２６を貼り付けた後、素子形成面２１Ａ側の保護テープ２２を剥離する。

そして、ピッカーでピックアップした半導体素子２１−１，２１−２，２１−３，…をリードフレームやＴＡＢテープに実装した後、樹脂製やセラミック製のパッケージに封止して半導体装置を完成する。

上記のような構成の装置並びに製造方法によれば、裏面研削で除去される領域（廃棄部分）にダメージ層Ｄ−１，Ｄ−２，Ｄ−３，…を形成するので、裏面研削後の半導体素子２１−１，２１−２，２１−３，…にはダメージ層が残らず、Ｓｉの歪や分離面、エッジ部の微小クラックなどを防止できる。また、パッケージに封止される半導体素子の側面は劈開面であるため、素子形成面や側面には凹凸やキズがなく、形状や品位も良好である。更に、上述した各実施の形態においては、ブレーキングで分割した際に、シリコン（半導体ウェーハ２１）は完全に切断されるのに対し、主表面に形成されている種々の膜が切断できないことがあるが、ダイシングラインやチップ分割ライン上に形成されている種々の膜がエッチングによって除去されているので、分割不具合を防止できる。

従って、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる。

なお、上述した説明では、素子形成が終了し、ダイシングテープ２２を貼り付ける前にエッチングを行ってダイシングラインやチップ分割ライン上に形成されている種々の膜を除去するようにしたが、ダメージ層を形成した後で且つ劈開によるブレーキングの前にエッチングを行っても良いのはもちろんである。

［第８の実施の形態］
図２８（ａ），（ｂ）はそれぞれ、この発明の第８の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、（ａ）図は半導体ウェーハの平面図、（ｂ）図は（ａ）図のＸ−Ｘ’線に沿った断面図である。

本実施の形態では、半導体ウェーハ２１のダイシングラインやチップ分割ラインに沿い、且つ各半導体素子２１−１，２１−２，２１−３，…のコーナー部に、ブレーキングの際に素子形成領域に亀裂が入るのを防止するための貫通孔４０−１，４０−２，４０−３，…を設けている。この貫通孔４０−１，４０−２，４０−３，…は、ＲＩＥ等のエッチングやレーザー光線の照射により形成する。

上記貫通孔４０−１，４０−２，４０−３，…は、素子形成の前、素子形成後、ダメージ層の形成前、ダメージ層の形成後であって且つブレーキングの前など、いずれの工程で形成しても良い。

他の製造工程は、上述した第１乃至第７の実施の形態のいずれでも適用できる。

上記のような製造方法によれば、上述したような各実施の形態で得られる効果に加えて、上記貫通孔４０−１，４０−２，４０−３，…によってブレーキングの方向をダイシングラインやチップ分割ラインに沿って導くことができ、分割不良を防止できる。

従って、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる。

なお、貫通孔４０−１，４０−２，４０−３，…を、ダイシングラインやチップ分割ラインに沿い、且つ各半導体素子２１−１，２１−２，２１−３，…のコーナー部に設ける場合について説明したが、半導体ウェーハ２１のサイズや厚さに応じて貫通孔の数を増減しても良い。

また、貫通孔４０−１，４０−２，４０−３，…ではなく、有底の孔を形成し、裏面研削工程によって半導体ウェーハ２１が薄くなったときに貫通するようにしても良い。

［第９の実施の形態］
図２９は、この発明の第９の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造工程の一部を示す斜視図である。

上述した各実施の形態では、テープの張り替えの際にウェーハリング２５を用いる場合を例に取って説明した。しかしながら、図２９に示すようにウェーハリングを使用せずにダイシングテープ２２をピックアップ用テープ２６に貼り替えることもできる。

なお、この発明は上述した第１乃至第９の実施の形態に限定されるものではなく、要旨を逸脱しない範囲で種々の変形が可能である。

以下、種々の変形例について詳しく説明する。

［変形例１］
上述した第１乃至第３の実施の形態では、半導体ウェーハ２１の素子形成面２１Ａにダイシングテープ２２のみを貼り付けたが、ウェーハリングに装着したダイシングテープ２２を貼り付けても良い。

ウェーハリングは、各製造装置の構成などに応じて利用すれば良い。

［変形例２］
第１乃至第３の実施の形態において、裏面研削した後、研削面をエッチング（ドライエッチング、ウェットエッチング、ガスエッチング、ＣＭＰなど）すれば、半導体素子の裏面研削時のキズやチッピングをより高い精度で除去できるので、半導体素子のピックアップ時の抗折強度を向上できる。

［変形例３］
第１乃至第３の実施の形態において、裏面の研削量が少ない場合には、半導体ウェーハの裏面をエッチングのみで除去できる。

［変形例４］
半導体ウェーハの分割方向は、ウェーハの裏面に対して垂直でも良いし、シリコン（Ｓｉ）の結晶方向に合わせた角度でも良い。

［変形例５］
半導体ウェーハの素子形成面側にダイシングテープを貼り付けた状態で溝２４−１，２４−２，２４−３，…、キズや歪２８−１，２８−２，２８−３，…、再結晶化層３０−１，３０−２，３０−３，…、あるいは再結晶化層３０Ａ−１，３０Ａ−２，３０Ａ−３，…などのダメージ層を形成したが、ダイシングテープ２２を用いずにダメージ層を形成し、半導体ウェーハ２１を分割する前に素子形成面２１Ａに保護テープ２２を貼り付け、ブレーキングで劈開したり、保護テープ２２を伸張して分割することもできる。

［変形例６］
半導体ウェーハ２１の素子形成面２１Ａ側にダイシングテープ２２を貼り付ける場合を例に取って説明したが、テープ以外の他の保護部材を貼り付けても良く、素子形成面２１Ａ側に接着用樹脂を塗り、この樹脂に保護板または保持板を貼り付けても構わない。

［変形例７］
ダイシングテープ２２をピックアップ用テープ２６に貼り替え、個々の半導体素子２１−１，２１−２，２１−３，…をピックアップする場合を例に取って説明したが、ダイシングテープ２２から直接半導体素子を剥離してピックアップすることもできる。

上記第１乃至第７の変形例のような構成の装置並びに方法でも、基本的には上記第１乃至第９の実施の形態と同様な作用効果が得られる。

以上第１乃至第９の実施の形態と第１乃至第７の変形例を用いてこの発明の説明を行ったが、この発明は上記各実施の形態や各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ダイシングテープの貼り付け工程を示す斜視図。 この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、分割の起点となる切削溝の形成工程を示す斜視図。 この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ウェーハの分割工程を示す斜視図。 この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、裏面研削工程を示す断面図。 この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、テープの貼り替え工程を示す斜視図。 この発明の第１の実施の形態に係る半導体装置の製造装置及びその製造方法で形成した半導体素子の素子形成面及び側面の顕微鏡写真であり、（ａ）図はミラー仕上げ品の素子形成面側の顕微鏡写真、（ｂ）図は側面の顕微鏡写真。 この発明の第２の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ダイシングテープの貼り付け工程を示す斜視図。 この発明の第２の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、分割の起点となるキズや歪みの形成工程を示す斜視図。 この発明の第２の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ウェーハの分割工程を示す斜視図。 この発明の第２の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、裏面研削工程を示す断面図。 この発明の第２の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、テープの貼り替え工程を示す斜視図。 この発明の第３の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ダイシングテープの貼り付け工程を示す斜視図。 この発明の第３の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、分割の起点となる再結晶化層の形成工程を示す斜視図。 この発明の第３の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ウェーハの分割工程を示す斜視図。 この発明の第３の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、裏面研削工程を示す断面図。 この発明の第３の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、テープの貼り替え工程を示す斜視図。 この発明の第４の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、分割の起点となる再結晶化層の形成工程を示す斜視図。 この発明の第４の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、裏面研削工程を示す断面図。 この発明の第５の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、冷凍チャックの概略図。 この発明の第５の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、冷凍チャックの他の例について説明するための概略図。 この発明の第６の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造装置並びに製造工程の一部を示す斜視図。 この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、素子形成面側のダイシングラインやチップ分割ライン上に形成されている膜のエッチング工程を示す斜視図。 この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ダイシングテープの貼り付け工程を示す斜視図。 この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、分割の起点となるダメージ層の形成工程を示す斜視図。 この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、ウェーハの分割工程を示す斜視図。 この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、裏面研削工程を示す断面図。 この発明の第７の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、テープの貼り替え工程を示す斜視図。 この発明の第８の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、（ａ）図は半導体ウェーハの平面図、（ｂ）図は（ａ）図のＸ−Ｘ’線に沿った断面図。 この発明の第９の実施の形態に係る半導体装置の製造装置及びその製造方法について説明するためのもので、製造工程の一部を示す斜視図。 従来の半導体装置の製造工程の一部を抽出して示しており、（ａ）図はダイヤモンドブレードによる半導体ウェーハへの切削溝の形成工程を示す斜視図、（ｂ）図は裏面研削工程を示す断面図。 （ａ）図はブレードダイシングで半導体ウェーハを分割した場合の半導体素子の側面の顕微鏡写真、（ｂ）図はブレードダイシングで半導体ウェーハを分割した場合の素子形成面側の顕微鏡写真。 （ａ）図はスクライバを用いて半導体ウェーハを分割した場合の半導体素子の側面の顕微鏡写真、（ｂ）図はスクライバを用いて半導体ウェーハを分割した場合の素子形成面側の顕微鏡写真。 （ａ）図はレーザー光線の照射により半導体ウェーハを分割した場合の半導体素子の側面の顕微鏡写真、（ｂ）図はレーザー光線の照射により半導体ウェーハを分割した場合の素子形成面側の顕微鏡写真。

符号の説明

２１…半導体ウェーハ、２１Ａ…素子形成面、２１Ｂ…裏面、２１−１，２１−２，２１−３…半導体素子（半導体チップ）、２２…ダイシングテープ（保護部材、保護テープあるいは保持テープ）、２３…ダイヤモンドブレード、２４−１，２４−２，２４−３…溝（ダメージ層）、２５…ウェーハリング、２６…ピックアップ用テープ、２７…ダイヤモンドスクライバ、２８−１，２８−２，２８−３…キズや歪（ダメージ層）、２９…レーザー照射装置、３０−１，３０−２，３０−３，３０Ａ−１，３０Ａ−２，３０Ａ−３…再結晶化層（ダメージ層）、Ｄ−１，Ｄ−２，Ｄ−３…ダメージ層、３１…冷却槽、３２…コントローラ、３３…アイスプレート、３４…Ｐ型素子、３５…Ｎ型素子、３６…金属電極、３７…電源、３８−１，３８−２，３８−３…伸張治具、３９−１，３９−２，３９−３…エッチング領域、４０−１，４０−２，４０−３…貫通孔。

Claims (5)

1. 半導体ウェーハにおける素子形成面の裏面側に、個々の半導体素子に分割するための起点となるダメージ層を形成するダメージ形成手段と、
   前記ダメージ層を起点にして前記半導体ウェーハを個々の半導体素子に分割する分割手段と、
   前記半導体ウェーハの裏面を、少なくとも前記ダメージ層が存在しなくなる深さまで除去する除去手段と
   を具備することを特徴とする半導体装置の製造装置。
2. 前記半導体ウェーハの素子形成面側に、保護部材を貼り付ける貼り付け手段を更に具備することを特徴とする請求項１に記載の半導体装置の製造装置。
3. 前記ダメージ形成手段は、前記半導体ウェーハの裏面に切削溝を形成するダイヤモンドブレードを備えることを特徴とする請求項１または２に記載の半導体装置の製造装置。
4. 半導体ウェーハにおける素子形成面の裏面側に、個々の半導体素子に分割するための起点となるダメージ層を形成する工程と、
   前記ダメージ層を起点にして前記半導体ウェーハを個々の半導体素子に分割する工程と、
   前記半導体ウェーハの裏面を、少なくとも前記ダメージ層が存在しなくなる深さまで除去する工程と
   を具備することを特徴とする半導体装置の製造方法。
5. 前記ダメージ層を形成する工程の前に、前記半導体ウェーハの素子形成面側に、保護部材を貼り付ける工程を更に具備することを特徴とする請求項４に記載の半導体装置の製造方法。

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