JP2004228331A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＭＩＭキャパシタを回路素子として含む半導体装置において、上部電極用金属膜を形成する際、厚さの薄い部分があったとしても、エッチングによる接続不良を発生させることがない半導体装置の製造方法を提供する。
【解決手段】下部電極上に、誘電体膜及び上部電極用金属膜を積層形成し、上部電極用金属膜の一部をエッチングして上部電極を形成するＭＩＭキャパシタを形成する際、少なくとも下部電極がエッチングされるのを防止する保護層を、ＭＩＭキャパシタ形成予定領域から延出する誘電体膜の下層又は金属膜の上層の一部を被覆するように形成する。
【選択図】 図１
【解決手段】下部電極上に、誘電体膜及び上部電極用金属膜を積層形成し、上部電極用金属膜の一部をエッチングして上部電極を形成するＭＩＭキャパシタを形成する際、少なくとも下部電極がエッチングされるのを防止する保護層を、ＭＩＭキャパシタ形成予定領域から延出する誘電体膜の下層又は金属膜の上層の一部を被覆するように形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを回路素子として含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＩＭキャパシタを回路素子として含む半導体装置では、半導体基板上に形成されたＬＯＣＯＳ酸化膜上にＭＩＭキャパシタが形成される（特許文献１図８乃至図１１参照）。あるいは、ＬＯＣＯＳ酸化膜上に形成された層間絶縁膜上に形成される。このようなＭＩＭキャパシタでは、下部電極を半導体基板のコンタクト部に接続する場合がある。図２（ａ）〜（ｃ） は、この種のＭＩＭキャパシタの製造方法を説明するための工程順の断面図である。図中、１は半導体基板、２はＬＯＣＯＳ 酸化膜、３は層間絶縁膜、４は下部電極、５はコンタクト部、７はＭＩＭキャパシタの構成要素である誘電体膜、８は上部電極用金属膜、９はフォトレジスト、１０は上部電極を示す。
【０００３】
半導体基板１のＬＯＣＯＳ 酸化膜２の上に、ＢＰＳＧ（Ｂｏｒｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等よりなる層間絶縁膜３を形成し、半導体基板１の一部を露出させ、コンタクト部５を形成した後、スパッタにより、下部電極４を形成する（図２ａ）。
【０００４】
次に、プラズマＣＶＤ法により下部電極４上に誘電体膜７を形成し、更に、その上に上部電極用金属膜８をスパッタ法により形成する（図２ｂ）。
【０００５】
次に、上部電極用金属膜８上に、フォトレジスト９をパターニングし、反応性イオンエッチングにより露出する上部電極用金属膜８をエッチング除去し、上部電極１０を形成する（図２ｃ）。このとき、上部電極用金属膜８を完全にエッチング除去するためにオーバーエッチングを行う。その結果、誘電体膜７の一部がエッチングされてしまう。
【０００６】
【特許文献１】
特開２０００−２５２４２１号公報
【０００７】
【発明が解決しようとする課題】
ところで、図２（ｂ） に示すように、コンタクト部５の誘電体膜７及び上部電極用金属膜８の膜厚は、層間絶縁膜３上の平坦な部分に比べ著しく薄くなっている。このような構造のＭＩＭキャパシタにおいて、上記のようなオーバーエッチングを行うと、コンタクト部５の誘電体膜７や下部電極５がエッチングされてしまう。図２（ｃ）に示すように、誘電体膜７がエッチングされたのみであれば問題ないが、下部電極４が半導体基板１を露出する程エッチングしてしまうと、接続不良が発生してしまう。
【０００８】
このような接続不良を防止するには、上部電極用金属膜８や誘電体膜７の成膜条件を適正化し、コンタクト部５に形成される膜厚を平坦部とほぼ等しくする方法が考えられる。しかし、このような方法を採用したとしても、デザインルールが縮小された場合、コンタクト部のアスペクト比が大きくなり、またコンタクト部の膜厚が薄くなるという問題が発生してしまい、下部電極がエッチングされる問題を解消することはできない。
【０００９】
本発明は、上記問題点を解消することを目的としたもので、ＭＩＭキャパシタを回路素子として含む半導体装置において、上部電極用金属膜を形成する際、厚さの薄い部分があったとしても、エッチングによる接続不良を発生させることがない半導体装置の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するため、下部電極上に、誘電体膜及び上部電極用金属膜を積層形成し、前記上部電極用金属膜の一部をエッチングして上部電極を形成するＭＩＭキャパシタを回路素子として含む半導体装置の製造方法において、前記下部電極を形成する工程と、該下部電極上に、前記誘電体膜及び前記上部電極用金属膜を積層形成する工程と、前記上部電極用金属膜の前記エッチングの際、少なくとも前記下部電極がエッチングされるのを防止する保護層を、前記ＭＩＭキャパシタ形成予定領域から延出する前記誘電体膜の下層又は前記金属膜の上層の一部を被覆するように形成する工程とを含むことを特徴とするものである。
【００１１】
【発明の実施の形態】
図１（ａ）〜（ｄ） は、本発明の半導体装置の実施形態の説明図である。先ず、従来例と同様に、半導体基板１のＬＯＣＯＳ酸化膜２の上にＢＰＳＧ等よりなる層間絶縁膜３を形成し、所望の位置にコンタクト部５を形成する。その後、スパッタ法により、下部電極４を形成する（図１ａ）。
【００１２】
次に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のギャップフィル材料を塗布する。下部電極４上の不要なギャップフィル材料は、ウエットエッチング又はドライエッチングによりエッチバックし、コンタクト部５の凹部に選択的にギャップフィル材料を埋め込み、保護層６を形成する。（図１ｂ）。
【００１３】
次に、プラズマＣＶＤ法により誘電体膜７を形成し、更に、その上に上部電極用金属膜８をスパッタ法により形成する（図１ｃ）。このとき、コンタクト部５の下部電極４上には保護層６が埋め込まれているため、コンタクト形成に伴う段差は緩和されており、その上に形成される誘電体膜７及び上部電極用金属膜８の膜厚は平坦な部分とほぼ等しくなる。
【００１４】
続いて、上部電極用金属膜８の上に、フォトレジスト９をパターニングし、反応性イオンエッチングにより露出する上部電極用金属膜８をエッチング除去し、上部電極１０を形成する（図１ｄ）。
【００１５】
この場合、コンタクト部５上の誘電体膜７のエッチングによる残りの膜厚は平坦な部分とほぼ等しくなるので、下部電極４がエッチングされることはない。また、たとえ誘電体膜７が全てエッチングされたとしても、保護層６により下部電極４は保護されることになる。
【００１６】
なお上記実施例では、保護層６を誘電体膜の下層、即ち誘電体膜７と下部電極４との間に設けているが、本発明はこれに限定されるものではない。上部電極用金属膜８の上層に保護層６を設けることも可能である。この場合、コンタクト部５に形成される上部電極用金属膜８及び誘電体膜７の膜厚は薄くなってしまうが、保護層６でこれらを被覆しているため、下部電極のエッチングを防止するという目的は達成される。
【００１７】
また上記実施形態は、誘電体膜や上部電極の膜厚が薄くなる部分が半導体基板１が露出するコンタクト部５の上方である場合を例にとり説明したが、本発明はコンタクト部５に限るものではない。構造的に段差が大きくアスペクト比が高い部分では、その上に形成される誘電体膜や上部電極用金属膜の膜厚は一般的に薄くなるので、これらの膜厚が薄くなる部分にも、上記同様な保護層を設けることにより、上部電極エッチングの際の保護効果が得られる。
【００１８】
【発明の効果】
以上説明したように、本発明は、ＭＩＭキャパシタを回路素子として含む半導体装置において、下部電極の上に形成される誘電体膜又は上部電極用金属膜の膜厚が薄くなる部分に、上部電極のパターニングの際、下部電極のエッチングを防止する保護層を設けたものであり、コンタクト部などの段差の大きい部分をもつ半導体装置に適用すると、上部電極をエッチング形成する際の下部電極のエッチングを防止し、接続不良発生を防止することができる。
【００１９】
本発明は、上部電極、誘電体膜のコンタクト部の被覆性、上部電極用金属膜のエッチングの選択比に依存せず、下部電極のエッチングによる接続不良を防止することができるため、デザインル−ルの縮小化への対応も可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施形態の説明図である。
【図２】従来のＭＩＭキャパシタの製造方法の説明図である。
【符号の説明】
１：半導体基板、２：ＬＯＣＯＳ 酸化膜、３：層間絶縁膜、４：下部電極、５：コンタクト部、６：保護層、７：誘電体膜、８：上部電極用金属膜、９：フォトレジスト、１０：上部電極
【発明の属する技術分野】
本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを回路素子として含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＩＭキャパシタを回路素子として含む半導体装置では、半導体基板上に形成されたＬＯＣＯＳ酸化膜上にＭＩＭキャパシタが形成される（特許文献１図８乃至図１１参照）。あるいは、ＬＯＣＯＳ酸化膜上に形成された層間絶縁膜上に形成される。このようなＭＩＭキャパシタでは、下部電極を半導体基板のコンタクト部に接続する場合がある。図２（ａ）〜（ｃ） は、この種のＭＩＭキャパシタの製造方法を説明するための工程順の断面図である。図中、１は半導体基板、２はＬＯＣＯＳ 酸化膜、３は層間絶縁膜、４は下部電極、５はコンタクト部、７はＭＩＭキャパシタの構成要素である誘電体膜、８は上部電極用金属膜、９はフォトレジスト、１０は上部電極を示す。
【０００３】
半導体基板１のＬＯＣＯＳ 酸化膜２の上に、ＢＰＳＧ（Ｂｏｒｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等よりなる層間絶縁膜３を形成し、半導体基板１の一部を露出させ、コンタクト部５を形成した後、スパッタにより、下部電極４を形成する（図２ａ）。
【０００４】
次に、プラズマＣＶＤ法により下部電極４上に誘電体膜７を形成し、更に、その上に上部電極用金属膜８をスパッタ法により形成する（図２ｂ）。
【０００５】
次に、上部電極用金属膜８上に、フォトレジスト９をパターニングし、反応性イオンエッチングにより露出する上部電極用金属膜８をエッチング除去し、上部電極１０を形成する（図２ｃ）。このとき、上部電極用金属膜８を完全にエッチング除去するためにオーバーエッチングを行う。その結果、誘電体膜７の一部がエッチングされてしまう。
【０００６】
【特許文献１】
特開２０００−２５２４２１号公報
【０００７】
【発明が解決しようとする課題】
ところで、図２（ｂ） に示すように、コンタクト部５の誘電体膜７及び上部電極用金属膜８の膜厚は、層間絶縁膜３上の平坦な部分に比べ著しく薄くなっている。このような構造のＭＩＭキャパシタにおいて、上記のようなオーバーエッチングを行うと、コンタクト部５の誘電体膜７や下部電極５がエッチングされてしまう。図２（ｃ）に示すように、誘電体膜７がエッチングされたのみであれば問題ないが、下部電極４が半導体基板１を露出する程エッチングしてしまうと、接続不良が発生してしまう。
【０００８】
このような接続不良を防止するには、上部電極用金属膜８や誘電体膜７の成膜条件を適正化し、コンタクト部５に形成される膜厚を平坦部とほぼ等しくする方法が考えられる。しかし、このような方法を採用したとしても、デザインルールが縮小された場合、コンタクト部のアスペクト比が大きくなり、またコンタクト部の膜厚が薄くなるという問題が発生してしまい、下部電極がエッチングされる問題を解消することはできない。
【０００９】
本発明は、上記問題点を解消することを目的としたもので、ＭＩＭキャパシタを回路素子として含む半導体装置において、上部電極用金属膜を形成する際、厚さの薄い部分があったとしても、エッチングによる接続不良を発生させることがない半導体装置の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するため、下部電極上に、誘電体膜及び上部電極用金属膜を積層形成し、前記上部電極用金属膜の一部をエッチングして上部電極を形成するＭＩＭキャパシタを回路素子として含む半導体装置の製造方法において、前記下部電極を形成する工程と、該下部電極上に、前記誘電体膜及び前記上部電極用金属膜を積層形成する工程と、前記上部電極用金属膜の前記エッチングの際、少なくとも前記下部電極がエッチングされるのを防止する保護層を、前記ＭＩＭキャパシタ形成予定領域から延出する前記誘電体膜の下層又は前記金属膜の上層の一部を被覆するように形成する工程とを含むことを特徴とするものである。
【００１１】
【発明の実施の形態】
図１（ａ）〜（ｄ） は、本発明の半導体装置の実施形態の説明図である。先ず、従来例と同様に、半導体基板１のＬＯＣＯＳ酸化膜２の上にＢＰＳＧ等よりなる層間絶縁膜３を形成し、所望の位置にコンタクト部５を形成する。その後、スパッタ法により、下部電極４を形成する（図１ａ）。
【００１２】
次に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のギャップフィル材料を塗布する。下部電極４上の不要なギャップフィル材料は、ウエットエッチング又はドライエッチングによりエッチバックし、コンタクト部５の凹部に選択的にギャップフィル材料を埋め込み、保護層６を形成する。（図１ｂ）。
【００１３】
次に、プラズマＣＶＤ法により誘電体膜７を形成し、更に、その上に上部電極用金属膜８をスパッタ法により形成する（図１ｃ）。このとき、コンタクト部５の下部電極４上には保護層６が埋め込まれているため、コンタクト形成に伴う段差は緩和されており、その上に形成される誘電体膜７及び上部電極用金属膜８の膜厚は平坦な部分とほぼ等しくなる。
【００１４】
続いて、上部電極用金属膜８の上に、フォトレジスト９をパターニングし、反応性イオンエッチングにより露出する上部電極用金属膜８をエッチング除去し、上部電極１０を形成する（図１ｄ）。
【００１５】
この場合、コンタクト部５上の誘電体膜７のエッチングによる残りの膜厚は平坦な部分とほぼ等しくなるので、下部電極４がエッチングされることはない。また、たとえ誘電体膜７が全てエッチングされたとしても、保護層６により下部電極４は保護されることになる。
【００１６】
なお上記実施例では、保護層６を誘電体膜の下層、即ち誘電体膜７と下部電極４との間に設けているが、本発明はこれに限定されるものではない。上部電極用金属膜８の上層に保護層６を設けることも可能である。この場合、コンタクト部５に形成される上部電極用金属膜８及び誘電体膜７の膜厚は薄くなってしまうが、保護層６でこれらを被覆しているため、下部電極のエッチングを防止するという目的は達成される。
【００１７】
また上記実施形態は、誘電体膜や上部電極の膜厚が薄くなる部分が半導体基板１が露出するコンタクト部５の上方である場合を例にとり説明したが、本発明はコンタクト部５に限るものではない。構造的に段差が大きくアスペクト比が高い部分では、その上に形成される誘電体膜や上部電極用金属膜の膜厚は一般的に薄くなるので、これらの膜厚が薄くなる部分にも、上記同様な保護層を設けることにより、上部電極エッチングの際の保護効果が得られる。
【００１８】
【発明の効果】
以上説明したように、本発明は、ＭＩＭキャパシタを回路素子として含む半導体装置において、下部電極の上に形成される誘電体膜又は上部電極用金属膜の膜厚が薄くなる部分に、上部電極のパターニングの際、下部電極のエッチングを防止する保護層を設けたものであり、コンタクト部などの段差の大きい部分をもつ半導体装置に適用すると、上部電極をエッチング形成する際の下部電極のエッチングを防止し、接続不良発生を防止することができる。
【００１９】
本発明は、上部電極、誘電体膜のコンタクト部の被覆性、上部電極用金属膜のエッチングの選択比に依存せず、下部電極のエッチングによる接続不良を防止することができるため、デザインル−ルの縮小化への対応も可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施形態の説明図である。
【図２】従来のＭＩＭキャパシタの製造方法の説明図である。
【符号の説明】
１：半導体基板、２：ＬＯＣＯＳ 酸化膜、３：層間絶縁膜、４：下部電極、５：コンタクト部、６：保護層、７：誘電体膜、８：上部電極用金属膜、９：フォトレジスト、１０：上部電極
Claims (1)
- 下部電極上に、誘電体膜及び上部電極用金属膜を積層形成し、前記上部電極用金属膜の一部をエッチングして上部電極を形成するＭＩＭキャパシタを回路素子として含む半導体装置の製造方法において、
前記下部電極を形成する工程と、
該下部電極上に、前記誘電体膜及び前記上部電極用金属膜を積層形成する工程と、
前記上部電極用金属膜の前記エッチングの際、少なくとも前記下部電極がエッチングされるのを防止する保護層を、前記ＭＩＭキャパシタ形成予定領域から延出する前記誘電体膜の下層又は前記金属膜の上層の一部を被覆するように形成する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003014131A JP2004228331A (ja) | 2003-01-23 | 2003-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003014131A JP2004228331A (ja) | 2003-01-23 | 2003-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004228331A true JP2004228331A (ja) | 2004-08-12 |
Family
ID=32902260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003014131A Pending JP2004228331A (ja) | 2003-01-23 | 2003-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004228331A (ja) |
-
2003
- 2003-01-23 JP JP2003014131A patent/JP2004228331A/ja active Pending
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