JP2004228232A - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置の電荷保持特性を向上させる。
【解決手段】半導体基板１上に下層より順にトンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５からなる積層電極を形成する。次に、この積層電極表面を含む半導体基板１上を覆うように、ＣＶＤ法を用いて、トンネル酸化膜２とほぼ同程度の膜厚の保護酸化膜６を形成する。次に、積層電極の両側の半導体基板１中にソース領域６およびドレイン領域７を形成する。次に、半導体基板１に対して酸化を伴う熱処理を行う。このようにすれば、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端は尖った形状とならず、ここで電界集中が起こらないらため、浮遊ゲート電極に蓄積された電荷の保持特性が向上する。
【選択図】 図１
【解決手段】半導体基板１上に下層より順にトンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５からなる積層電極を形成する。次に、この積層電極表面を含む半導体基板１上を覆うように、ＣＶＤ法を用いて、トンネル酸化膜２とほぼ同程度の膜厚の保護酸化膜６を形成する。次に、積層電極の両側の半導体基板１中にソース領域６およびドレイン領域７を形成する。次に、半導体基板１に対して酸化を伴う熱処理を行う。このようにすれば、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端は尖った形状とならず、ここで電界集中が起こらないらため、浮遊ゲート電極に蓄積された電荷の保持特性が向上する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法、例えばスタック構造の浮遊ゲート電極型不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、浮遊ゲート電極に電荷を蓄積させることで、データを書き込む。製品の保証期間中は、誤読み出しが起こらないように蓄積した電荷を保持する必要がある。
【０００３】
また、複数の不揮発性半導体記憶装置の制御ゲート電極、ドレインをそれぞれ共通に接続し、マトリックスに配置してメモリセルアレイが構成される。制御ゲート電極の共通接続線をワード線、ドレインの共通接続線をビット線と呼ぶ。任意の選択された不揮発性半導体記憶装置に書き込みを行う場合、選択された不揮発性半導体記憶装置と接続された、ワード線とビット線に所定の書き込み電圧を印加する。このとき、選択された不揮発性半導体記憶装置と同一ワード線上または同一ビット線上の非選択の不揮発性半導体記憶装置は、それぞれ制御ゲート電極あるいはドレインのうちのどちらか一方のみの書き込み電圧が印加される。
【０００４】
このような、レイアウトに依存する非選択の不揮発性半導体記憶装置に対する不必要な電圧印加を、ディスターブと呼ぶ。書き込み時、読み出し時それぞれ上記のディスターブは起こる。このディスターブ状態において蓄積した電荷を保持する必要がある。
【０００５】
上記した従来の不揮発性半導体記憶装置の一般的な製造方法について、図２を参照しながら以下において説明する（例えば、特許文献１参照）。
【０００６】
まず、図２（ａ）に示すように、半導体基板１上の非活性領域にフィールド酸化膜（図示せず）を形成する。つぎに、半導体基板１上の活性領域に膜厚が８ｎｍ〜１５ｎｍのトンネル酸化膜２を形成する。つぎに、トンネル酸化膜２上およびフィールド酸化膜上を含む半導体基板１の全面に浮遊ゲート電極３となる第１導電層を形成する。つぎに、第１導電層にゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層を除去する。つぎに、第１導電層の表面上に絶縁膜を形成する。つぎに、絶縁膜上及びフィールド酸化膜上を含む半導体基板１の全面上に制御ゲート電極５となる第２導電層を形成する。つぎに、第２導電層に活性領域においてゲート長を規定し、非活性領域においてワード線幅を規定するパターニングおよび第１導電層に活性領域においてゲート長を規定するパターニングをそれぞれ順次行い、第２導電層で制御ゲート電極５およびワード線を形成するとともに、絶縁膜で層間絶縁膜４および第１導電層で浮遊ゲート電極３を形成する。
【０００７】
つぎに、図２（ｂ）に示すように、例えばＣＶＤ法による膜厚２０ｎｍから３０ｎｍの保護酸化膜６をトンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５を覆うように形成する。
【０００８】
つぎに、図２（ｃ）に示すように、トンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５の両側の半導体基板１中にイオン注入して、ソース領域７およびドレイン領域８を形成する。つぎに、ソース領域７およびドレイン領域８の活性化およびアニールするための酸化を兼ねた熱処理を行う。
以上により、不揮発性半導体記憶装置が完成する。
【０００９】
【特許文献１】
特開平１１−１１１８７０号公報（第５−６頁、図２）
【００１０】
【発明が解決しようとする課題】
上記従来の技術においては、ソース領域７、ドレイン領域８を活性化およびアニールするための酸化を伴う熱処理時に、制御ゲート電極５、浮遊ゲート電極３が酸化される。
【００１１】
浮遊ゲート電極３を覆っている保護酸化膜６の厚さは、トンネル酸化膜２に比べ比較的厚いため、図４に示すように、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａと保護酸化膜６の表面との間の最短距離ａは、浮遊ゲート電極３の側面の中央部から上端にかけて部分３ｂと保護酸化膜６の表面との間の最短距離ｂに比べて長い。そのため、浮遊ゲート電極３の側面の中央部から上端にかけての部分３ｂは多く酸化され、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａは酸化が少ない。
【００１２】
このため、不揮発性半導体記憶装置の完成後のトンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａにおける浮遊ゲート電極３の形状は、尖った形状となる。この尖った形状は電界集中によるリークの原因となり、これによって不揮発性半導体記憶装置の電荷保持特性が劣化するという課題があった。
【００１３】
本発明は、上記従来のトンネル酸化膜上の浮遊ゲート電極側面の下端の尖りで起こる電界集中によるリークを回避することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に下層より順にトンネル酸化膜、浮遊ゲート電極、層間絶縁膜および制御ゲート電極からなる積層電極を形成する工程と、ついで積層電極表面を含む半導体基板上を覆うように、例えばＣＶＤ法を用いて、トンネル酸化膜とほぼ同程度の膜厚の保護酸化膜を形成する工程と、ついで積層電極の両側の半導体基板中にソース領域およびドレイン領域を形成する工程と、ついで半導体基板に対して酸化を伴う熱処理を行う工程とを含む。
【００１５】
このような方法を採用したことにより、トンネル酸化膜上の浮遊ゲート電極側面の上部と下部とは同じように酸化されることになって、浮遊ゲート電極側面下部の酸化速度が上部の酸化速度より遅くなることはない。したがって、浮遊ゲート電極側面下端は尖った形状とならず、ここで電界集中が起こらない。そのため、浮遊ゲート電極に蓄積された電荷の保持特性を向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明による実施の形態について、図面を参照しながら説明する。
【００１７】
図１（ａ）〜（ｃ）は、本発明による不揮発性半導体記憶装置の製造方法における主要工程の断面図である。この断面は、特に不揮発性半導体記憶装置のゲート部分を示したものである。
【００１８】
まず、図１（ａ）に示すように、半導体基板１上の非活性領域にフィールド酸化膜（図示せず）を形成する。つぎに、半導体基板１上の活性領域に膜厚が８ｎｍ〜１５ｎｍのトンネル酸化膜２を形成する。つぎに、トンネル酸化膜２上およびフィールド酸化膜上を含む半導体基板１の全面に浮遊ゲート電極３となる第１導電層を形成する。つぎに、第１導電層にゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層を除去する。つぎに、第１導電層の表面上に絶縁膜を形成する。つぎに、絶縁膜上及びフィールド酸化膜上を含む半導体基板１の全面上に制御ゲート電極５となる第２導電層を形成する。つぎに、第２導電層に活性領域においてゲート長を規定し、非活性領域においてワード線幅を規定するパターニングおよび第１導電層に活性領域においてゲート長を規定するパターニングをそれぞれ順次行い、第２導電層で制御ゲート電極５およびワード線を形成するとともに、絶縁膜で層間絶縁膜４および第１導電層で浮遊ゲート電極３を形成する。
【００１９】
つぎに、図１（ｂ）に示すように、例えばＣＶＤ法による膜厚８ｎｍから１５ｎｍの保護酸化膜６をトンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５を覆うように形成する。この場合、保護酸化膜６の膜厚はトンネル酸化膜２とほぼ同程度の膜厚にしている。ほぼ同程度というのは、約０．７倍から１．３倍程度までの範囲である。
【００２０】
つぎに、図１（ｃ）に示すように、トンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５の両側の半導体基板１中にイオン注入して、ソース領域７およびドレイン領域８を形成する。つぎに、ソース領域７およびドレイン領域８の活性化およびアニールするための酸化を兼ねた熱処理を行う。
【００２１】
この熱処理により浮遊ゲート電極３は酸化されるが、保護酸化膜６の膜厚がトンネル酸化膜１と同程度の膜厚であるため、図３に示すように、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａと保護酸化膜６の表面との間の最短距離ａと、浮遊ゲート電極３の側面の中央部から上端にかけての部分３ｂと保護酸化膜６の表面との間の最短距離ｂとが、ほぼ等しくなる。
【００２２】
このため、トンネル酸化膜２上の浮遊ゲート電極３の下端３ａと浮遊ゲート電極３の側面の中央部から上端にかけての部分３ｂとはほぼ等しい膜厚だけ酸化されることになる。その結果、トンネル酸化膜２上の浮遊ゲート電極３の下端３ａは加工直後と同等のほぼ直角に形成され、従来例のような尖った形状になることはない。このことにより浮遊ゲート電極３の下端３ａで、電界集中が起きず、浮遊ゲート電極３に蓄積された電荷の保持特性を向上させることができる。
【００２３】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置の製造方法によれば、トンネル酸化膜上の浮遊ゲート電極の側面の下端は尖った形状とならず、ここで電界集中が起こらないらため、浮遊ゲート電極に蓄積された電荷の保持特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における製造工程を示す工程順断面図である。
【図２】従来技術による不揮発性半導体記憶装置の製造方法における製造工程を示す工程順断面図である。
【図３】本発明の実施の形態による不揮発性半導体記憶装置の要部の拡大断面図である。
【図４】従来技術による不揮発性半導体記憶装置の要部の拡大断面図である。
【符号の説明】
１ 半導体基板
２ トンネル酸化膜
３ 浮遊ゲート電極
４ 層間絶縁膜
５ 制御ゲート電極
６ 保護酸化膜
７ ソース領域
８ ドレイン領域
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法、例えばスタック構造の浮遊ゲート電極型不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、浮遊ゲート電極に電荷を蓄積させることで、データを書き込む。製品の保証期間中は、誤読み出しが起こらないように蓄積した電荷を保持する必要がある。
【０００３】
また、複数の不揮発性半導体記憶装置の制御ゲート電極、ドレインをそれぞれ共通に接続し、マトリックスに配置してメモリセルアレイが構成される。制御ゲート電極の共通接続線をワード線、ドレインの共通接続線をビット線と呼ぶ。任意の選択された不揮発性半導体記憶装置に書き込みを行う場合、選択された不揮発性半導体記憶装置と接続された、ワード線とビット線に所定の書き込み電圧を印加する。このとき、選択された不揮発性半導体記憶装置と同一ワード線上または同一ビット線上の非選択の不揮発性半導体記憶装置は、それぞれ制御ゲート電極あるいはドレインのうちのどちらか一方のみの書き込み電圧が印加される。
【０００４】
このような、レイアウトに依存する非選択の不揮発性半導体記憶装置に対する不必要な電圧印加を、ディスターブと呼ぶ。書き込み時、読み出し時それぞれ上記のディスターブは起こる。このディスターブ状態において蓄積した電荷を保持する必要がある。
【０００５】
上記した従来の不揮発性半導体記憶装置の一般的な製造方法について、図２を参照しながら以下において説明する（例えば、特許文献１参照）。
【０００６】
まず、図２（ａ）に示すように、半導体基板１上の非活性領域にフィールド酸化膜（図示せず）を形成する。つぎに、半導体基板１上の活性領域に膜厚が８ｎｍ〜１５ｎｍのトンネル酸化膜２を形成する。つぎに、トンネル酸化膜２上およびフィールド酸化膜上を含む半導体基板１の全面に浮遊ゲート電極３となる第１導電層を形成する。つぎに、第１導電層にゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層を除去する。つぎに、第１導電層の表面上に絶縁膜を形成する。つぎに、絶縁膜上及びフィールド酸化膜上を含む半導体基板１の全面上に制御ゲート電極５となる第２導電層を形成する。つぎに、第２導電層に活性領域においてゲート長を規定し、非活性領域においてワード線幅を規定するパターニングおよび第１導電層に活性領域においてゲート長を規定するパターニングをそれぞれ順次行い、第２導電層で制御ゲート電極５およびワード線を形成するとともに、絶縁膜で層間絶縁膜４および第１導電層で浮遊ゲート電極３を形成する。
【０００７】
つぎに、図２（ｂ）に示すように、例えばＣＶＤ法による膜厚２０ｎｍから３０ｎｍの保護酸化膜６をトンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５を覆うように形成する。
【０００８】
つぎに、図２（ｃ）に示すように、トンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５の両側の半導体基板１中にイオン注入して、ソース領域７およびドレイン領域８を形成する。つぎに、ソース領域７およびドレイン領域８の活性化およびアニールするための酸化を兼ねた熱処理を行う。
以上により、不揮発性半導体記憶装置が完成する。
【０００９】
【特許文献１】
特開平１１−１１１８７０号公報（第５−６頁、図２）
【００１０】
【発明が解決しようとする課題】
上記従来の技術においては、ソース領域７、ドレイン領域８を活性化およびアニールするための酸化を伴う熱処理時に、制御ゲート電極５、浮遊ゲート電極３が酸化される。
【００１１】
浮遊ゲート電極３を覆っている保護酸化膜６の厚さは、トンネル酸化膜２に比べ比較的厚いため、図４に示すように、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａと保護酸化膜６の表面との間の最短距離ａは、浮遊ゲート電極３の側面の中央部から上端にかけて部分３ｂと保護酸化膜６の表面との間の最短距離ｂに比べて長い。そのため、浮遊ゲート電極３の側面の中央部から上端にかけての部分３ｂは多く酸化され、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａは酸化が少ない。
【００１２】
このため、不揮発性半導体記憶装置の完成後のトンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａにおける浮遊ゲート電極３の形状は、尖った形状となる。この尖った形状は電界集中によるリークの原因となり、これによって不揮発性半導体記憶装置の電荷保持特性が劣化するという課題があった。
【００１３】
本発明は、上記従来のトンネル酸化膜上の浮遊ゲート電極側面の下端の尖りで起こる電界集中によるリークを回避することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に下層より順にトンネル酸化膜、浮遊ゲート電極、層間絶縁膜および制御ゲート電極からなる積層電極を形成する工程と、ついで積層電極表面を含む半導体基板上を覆うように、例えばＣＶＤ法を用いて、トンネル酸化膜とほぼ同程度の膜厚の保護酸化膜を形成する工程と、ついで積層電極の両側の半導体基板中にソース領域およびドレイン領域を形成する工程と、ついで半導体基板に対して酸化を伴う熱処理を行う工程とを含む。
【００１５】
このような方法を採用したことにより、トンネル酸化膜上の浮遊ゲート電極側面の上部と下部とは同じように酸化されることになって、浮遊ゲート電極側面下部の酸化速度が上部の酸化速度より遅くなることはない。したがって、浮遊ゲート電極側面下端は尖った形状とならず、ここで電界集中が起こらない。そのため、浮遊ゲート電極に蓄積された電荷の保持特性を向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明による実施の形態について、図面を参照しながら説明する。
【００１７】
図１（ａ）〜（ｃ）は、本発明による不揮発性半導体記憶装置の製造方法における主要工程の断面図である。この断面は、特に不揮発性半導体記憶装置のゲート部分を示したものである。
【００１８】
まず、図１（ａ）に示すように、半導体基板１上の非活性領域にフィールド酸化膜（図示せず）を形成する。つぎに、半導体基板１上の活性領域に膜厚が８ｎｍ〜１５ｎｍのトンネル酸化膜２を形成する。つぎに、トンネル酸化膜２上およびフィールド酸化膜上を含む半導体基板１の全面に浮遊ゲート電極３となる第１導電層を形成する。つぎに、第１導電層にゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層を除去する。つぎに、第１導電層の表面上に絶縁膜を形成する。つぎに、絶縁膜上及びフィールド酸化膜上を含む半導体基板１の全面上に制御ゲート電極５となる第２導電層を形成する。つぎに、第２導電層に活性領域においてゲート長を規定し、非活性領域においてワード線幅を規定するパターニングおよび第１導電層に活性領域においてゲート長を規定するパターニングをそれぞれ順次行い、第２導電層で制御ゲート電極５およびワード線を形成するとともに、絶縁膜で層間絶縁膜４および第１導電層で浮遊ゲート電極３を形成する。
【００１９】
つぎに、図１（ｂ）に示すように、例えばＣＶＤ法による膜厚８ｎｍから１５ｎｍの保護酸化膜６をトンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５を覆うように形成する。この場合、保護酸化膜６の膜厚はトンネル酸化膜２とほぼ同程度の膜厚にしている。ほぼ同程度というのは、約０．７倍から１．３倍程度までの範囲である。
【００２０】
つぎに、図１（ｃ）に示すように、トンネル酸化膜２、浮遊ゲート電極３、層間絶縁膜４および制御ゲート電極５の両側の半導体基板１中にイオン注入して、ソース領域７およびドレイン領域８を形成する。つぎに、ソース領域７およびドレイン領域８の活性化およびアニールするための酸化を兼ねた熱処理を行う。
【００２１】
この熱処理により浮遊ゲート電極３は酸化されるが、保護酸化膜６の膜厚がトンネル酸化膜１と同程度の膜厚であるため、図３に示すように、トンネル酸化膜２上の浮遊ゲート電極３の側面の下端３ａと保護酸化膜６の表面との間の最短距離ａと、浮遊ゲート電極３の側面の中央部から上端にかけての部分３ｂと保護酸化膜６の表面との間の最短距離ｂとが、ほぼ等しくなる。
【００２２】
このため、トンネル酸化膜２上の浮遊ゲート電極３の下端３ａと浮遊ゲート電極３の側面の中央部から上端にかけての部分３ｂとはほぼ等しい膜厚だけ酸化されることになる。その結果、トンネル酸化膜２上の浮遊ゲート電極３の下端３ａは加工直後と同等のほぼ直角に形成され、従来例のような尖った形状になることはない。このことにより浮遊ゲート電極３の下端３ａで、電界集中が起きず、浮遊ゲート電極３に蓄積された電荷の保持特性を向上させることができる。
【００２３】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置の製造方法によれば、トンネル酸化膜上の浮遊ゲート電極の側面の下端は尖った形状とならず、ここで電界集中が起こらないらため、浮遊ゲート電極に蓄積された電荷の保持特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における製造工程を示す工程順断面図である。
【図２】従来技術による不揮発性半導体記憶装置の製造方法における製造工程を示す工程順断面図である。
【図３】本発明の実施の形態による不揮発性半導体記憶装置の要部の拡大断面図である。
【図４】従来技術による不揮発性半導体記憶装置の要部の拡大断面図である。
【符号の説明】
１ 半導体基板
２ トンネル酸化膜
３ 浮遊ゲート電極
４ 層間絶縁膜
５ 制御ゲート電極
６ 保護酸化膜
７ ソース領域
８ ドレイン領域
Claims (2)
- 半導体基板上に下層より順にトンネル酸化膜、浮遊ゲート電極、層間絶縁膜および制御ゲート電極からなる積層電極を形成する工程と、
ついで前記積層電極表面を含む前記半導体基板上を覆うように、前記トンネル酸化膜とほぼ同程度の膜厚の保護酸化膜を形成する工程と、
ついで前記積層電極の両側の前記半導体基板中にソース領域およびドレイン領域を形成する工程と、
ついで前記半導体基板に対して酸化を伴う熱処理を行う工程とを含む不揮発性半導体記憶装置の製造方法。 - 保護酸化膜はＣＶＤ法を用いて形成する請求項１記載の不揮発性半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2003012547A JP2004228232A (ja) | 2003-01-21 | 2003-01-21 | 不揮発性半導体記憶装置の製造方法 |
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| JP2003012547A JP2004228232A (ja) | 2003-01-21 | 2003-01-21 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004228232A true JP2004228232A (ja) | 2004-08-12 |
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|---|---|---|---|
| JP2003012547A Pending JP2004228232A (ja) | 2003-01-21 | 2003-01-21 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
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2003
- 2003-01-21 JP JP2003012547A patent/JP2004228232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4651457B2 (ja) * | 2005-06-02 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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