JP2004222377A - 共振制御装置及び共振デバイスの制御方法 - Google Patents

Abstract

【課題】共振デバイスの共振周波数を得るまでの時間が短く、ＩＣへの集積化が容易であり、回路規模を小さくできる共振制御装置を提供する。
【解決手段】本発明の共振制御装置１００は、所定の周波数を持つ基準信号を生成するＶＣＯ１０と、この基準信号の周波数を分周して、所定の周波数の信号を出力する分周器２０と、分周された信号の位相を所定の間隔だけ遅延させる位相基準形成部５０と、ピエゾ負荷３の駆動に同期してピエゾ負荷３の駆動状態を検出するピエゾセンサ２の出力信号の電圧値と所定の電圧値とを比較する電圧比較器４０と、電圧比較器４０から出力される信号の位相と位相基準形成部５０から出力される信号の位相とを比較する位相比較器６０と、ＶＣＯ１０から出力される基準信号に基づいて、ピエゾ負荷３に供給する駆動信号のデューティ比を制御するデューティ制御部３０とから構成される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ピエゾ効果を利用した共振デバイスを駆動制御する共振制御装置及び共振デバイスの制御方法に関する。
【０００２】
【従来の技術】
圧電素子のピエゾ効果を利用した駆動装置（超音波モータ（例えば、特許文献１や特許文献２）などを含む）、ピエゾ効果を利用した表示装置などの共振制御装置では、駆動効率が最大となる共振周波数を得るには、ピエゾ特性、温度特性、周辺メカ構造特性などにより、共振周波数の共振点が変動してしまう。
そのため、従来の共振制御装置は、ピエゾセンサを用いて負荷の駆動状態を電位（電圧値）として検出し、ＣＰＵ（プロセッサ）を用いてこのピエゾセンサの出力信号を積分演算し、この演算結果（電位の積分量）が最大付近に至るまで駆動周波数を上下させ、演算結果が最大となるときの周波数を共振周波数として利用していた。
【０００３】
ここで、図１１を参照して、従来の共振制御装置の構成を説明する。図１１は、従来の共振制御装置２００の主要部を概略的に示すブロック図である。この図１１において、従来の共振制御装置２００は、ＣＰＵ１と、ＡＭＰ部４と、ＧＡＩＮ調整ＡＭＰ部５と、電圧制御発振器であるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０と、アナログ／デジタルコンバータであるＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）６と、２つのデジタル／アナログコンバータであるＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）７、８とを備えており、ＡＭＰ部４及びＧＡＩＮ調整ＡＭＰ部５を介してピエゾセンサ２及びピエゾ素子３に接続される。
【０００４】
上述のように、ピエゾセンサ２から出力されたピエゾ負荷３の駆動状態の電圧値（電位データ）は、ＡＭＰ部４により増幅され、ＡＤＣ６によりデジタルデータに変換されてからＣＰＵ１に入力される。ＣＰＵ１は、このように入力された電圧値（電位）を積分演算し、ピエゾセンサ２の共振周波数領域に電圧値が達するまでピエゾ負荷３への駆動信号の周波数を上昇させる（後述の図３参照）。この駆動信号の周波数の上昇中、ＣＰＵ１は、ＤＡＣ７を介して瞬間的な電圧値データをＶＣＯ１０に出力し、ＶＣＯ１０は、その入力される電圧値データに応じて、所定の周波数を持つピエゾ負荷３の駆動信号を生成して、ＧＡＩＮ調整ＡＭＰ部５に出力する。
【０００５】
ＧＡＩＮ調整ＡＭＰ部５は、ＤＡＣ８を介してＣＰＵ１から入力される遅延（ＤＥＬＡＹ）制御信号に基づいて、ＶＣＯ１０で生成された駆動信号のＧＡＩＮ（利得）を調整するとともに、ピエゾセンサ２から出力される検出信号の位相とこの駆動信号の位相が同期するように、駆動信号の位相を遅延させ（遅延処理）、その位相を遅延させた駆動信号をピエゾ負荷３に出力する。
【０００６】
そして、ＣＰＵ１は、上記駆動信号の周波数を上下させることによって、所定の周波数において上記電圧値を積分演算した値が最大付近であると判断すると、その所定の周波数が共振点である、すなわち、上記駆動信号の周波数がピエゾ負荷３の共振周波数に到達したと判定し（周波数判断処理）、ＤＡＣ７を介してＶＣＯ１０にそのときの電圧値を出力する。ＶＣＯ１０は、その電圧値に対応する周波数（共振周波数）を有する駆動信号を出力し、ＧＡＩＮ調整ＡＭＰ部５においてＧＡＩＮ調整及び位相遅延処理を行った後、その駆動信号によってピエゾ負荷３を出力する。共振周波数が得られてからは、従来の共振制御装置２００は、その共振周波数を有する駆動信号によってピエゾ負荷３を駆動制御する。
【０００７】
【特許文献１】
特開平３−２４３１８３号公報
【特許文献２】
特開平３−２８９３７５号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の共振制御装置２００では、例えば、姿勢制御などの急速な駆動を実現させる場合には、上述のように駆動信号の周波数を徐々に上昇させてピエゾ負荷３の共振周波数を得るまでの時間がＣＰＵ１（プロセッサ）の演算処理を用いているために相当かかってしまい、制御の不安定期間、すなわち、ＣＰＵ１の演算処理中の期間が長く発生してしまうという問題があった。
【０００９】
また、従来の共振制御装置２００は、ＡＤＣ６やＤＡＣ７、８などを用いているように、アナログ周辺回路が多く存在するために、デジタルによるＩＣチップへの集積化が困難であるという問題もあった。
さらに、従来の共振制御装置２００は、ＣＰＵ１（プロセッサ）を用いているために、ＣＰＵ１による演算処理などを行うためのシステムとして大掛かりなものとなってしまい、回路規模のスケールダウンを行う（回路規模を小さくする）のが困難であるという問題もあった。
【００１０】
したがって、上記課題を解決するために、本発明の目的は、共振デバイスの共振周波数を得るまでの時間が短く、それにより、姿勢制御の対象物の静止・動作を瞬時に制御でき（デューティ比を制御でき）、ＩＣへの集積化が容易であり、回路規模を小さくすることができる共振制御装置及び共振デバイスの制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の一態様において、本発明の共振制御装置は、
共振特性を有する共振デバイスを駆動するための共振制御装置であって、
入力される電圧信号に応じて、所定の周波数を持つ基準信号を生成する基準信号生成手段と、
前記基準信号生成手段によって生成された基準信号の周波数を分周して、所定の周波数の信号を出力する分周器と、
前記分周器から出力される信号の位相を所定の間隔だけ遅延させる位相基準形成部と、
前記共振デバイスの駆動に同期して前記共振デバイスの駆動状態を検出する共振センサの出力信号の電圧値と所定の電圧値とを比較する電圧比較器と、
前記電圧比較器から出力される信号の位相と前記位相基準形成部から出力される信号の位相とを比較する位相比較器と、
前記基準信号生成手段から出力される基準信号に基づいて、前記共振デバイスに供給する駆動信号のデューティ比を制御するデューティ制御手段と、
を備えることを特徴とする。
【００１２】
本発明の共振制御装置によれば、共振センサの出力信号を帰還値として、共振デバイスの駆動信号の周波数を自己調整してこの共振デバイスを駆動している。したがって、本発明の共振制御装置によって、共振デバイスの共振周波数を得るまでの時間を短縮することができ、それにより、姿勢制御の対象物の静止・動作を瞬時に制御できるとともに（デューティ比を制御できるとともに）、本発明の共振制御装置のＩＣへの集積化を容易とし、それによって、本発明の共振制御装置の回路規模をスケールダウンすることができる。
【００１３】
ここで、好ましくは、本発明の共振制御装置は、前記位相比較器の出力信号の高域成分をカットするローパスフィルタを更に備え、
前記基準信号生成手段に入力される前記電圧信号は、前記ローパスフィルタの出力信号であってもよい。
好ましくは、前記位相基準形成部は、前記デューティ制御手段によって制御される前記駆動信号のデューティ比に基づいて、前記位相比較器において位相を比較する際に前記位相基準形成部で遅延された信号の立ち上がりと立ち下がりのいずれを用いるかを選択可能である。
【００１４】
また、好ましくは、前記デューティ制御手段は、１０〜５０％乃至は５０〜９０％のいずれかの範囲のデューティ比において前記共振デバイスを駆動制御するように構成される。
ここで、好ましくは、前記共振センサの出力信号は、前記共振デバイスの共振周波数に対応し、前記デューティ制御手段から出力される前記駆動信号の周波数と前記共振周波数とが等しくなるように制御する。
【００１５】
また、本発明の共振制御装置は、前記デューティ制御手段によって制御される前記駆動信号のデューティ比に基づいて、前記共振デバイスをＰＷＭ制御するように構成されてもよい。
この場合において、好ましくは、前記ＰＷＭ制御は、前記共振デバイスの共振周波数を維持するように実行される。
【００１６】
また、本発明の共振制御装置は、前記電圧比較器と前記位相比較器との間に配置され、前記電圧比較器から出力される信号の位相を補正して、該位相を補正された信号を前記位相比較器に出力する第１の位相補正手段を更に備えてもよい。
さらに、本発明の共振制御装置は、前記共振デバイスの共振周波数の位相に応じて、前記デューティ制御手段の出力信号の位相を補正する第２の位相補正手段を更に備えてもよい。
【００１７】
ここで、本発明の別の実施形態では、本発明の共振制御装置は、前記デューティ制御手段と並列に、前記デューティ制御手段と同様の機能を有するデューティ制御手段を更にもう一つ備え、
これら２つのデューティ制御手段のそれぞれは、前記共振デバイスの正駆動及び逆駆動にそれぞれ対応し、独立してデューティ比を制御可能であるように構成されてもよい。
【００１８】
また、本発明の別の実施形態において、本発明の共振制御装置は、前記デューティ制御手段と並列に、前記デューティ制御手段と同様の機能を有するデューティ制御手段を更に少なくとももう一つ備え、
これら少なくとも２つのデューティ制御手段は、いずれも前記共振デバイスの正駆動に対応し、独立してあるいは協動してデューティ比を制御可能であるように構成されてもよい。
【００１９】
なお、本発明の共振制御装置は、共振特性を有する共振デバイスを駆動する共振制御装置であって、前記共振デバイスの駆動と同期した共振センサからの出力信号を帰還値として、前記共振デバイスの駆動信号の位相と前記帰還値である出力信号の位相とを位相比較し、その位相差成分に応じて、前記共振デバイスに前記駆動信号を出力することを特徴とする。
【００２０】
また、本発明の別の態様では、本発明の共振デバイスの制御方法は、入力される電圧値に応じて、所定の周波数を持つ基準信号を生成し、この生成された基準信号の周波数を分周して、所定の周波数の信号を出力し、この信号の位相を所定の間隔だけ遅延させるとともに、共振デバイスの駆動に同期して該共振デバイスの駆動状態を検出する共振センサの出力信号の電圧値と所定の電圧値とを比較して電圧比較信号を出力し、前記遅延された信号の位相と前記電圧比較信号の位相とを比較して位相比較信号を出力し、この位相比較信号が前記入力される電圧値に対応することを特徴とする。
ここで、本発明の共振デバイスの制御方法は、好ましくは、前記基準信号に基づいて、前記共振デバイスに供給する駆動信号のデューティ比を制御し、このデューティ比を用いて前記共振デバイスをＰＷＭ制御してもよい。
【００２１】
また、好ましくは、本発明の共振デバイスの制御方法は、前記基準信号に基づいて、前記共振デバイスに供給する正駆動用と逆駆動用の２種類の駆動信号のデューティ比をそれぞれ制御し、これらのデューティ比を用いて前記共振デバイスをＰＷＭ制御してもよい。
さらに、好ましくは、本発明の共振デバイスの制御方法は、前記基準信号に基づいて、前記共振デバイスに供給する正駆動用の少なくとも２つの駆動信号のデューティ比をそれぞれあるいは一括して制御し、これらのデューティ比を用いて前記共振デバイスをＰＷＭ制御してもよい。
【００２２】
【発明の実施の形態】
以下、図１〜図１０を参照して本発明に係る共振制御装置及び共振デバイスの制御方法の好適な実施形態を詳細に説明する。なお、この実施形態は例示として挙げるものであり、これにより本発明の内容を限定的に解釈すべきではない。
まず、本発明の共振制御装置１００の構成を説明する。図１は、本発明の共振制御装置１００の主要部（回路構成図）を示す概略的なブロック図である。この図１において、本発明の共振制御装置１００は、ＶＣＯ（基準信号生成手段）１０と、分周器２０と、デューティ制御部（デューティ制御手段）３０と、電圧比較器４０と、位相基準形成部５０と、第１の位相補正手段（位相補正Ａ）５１と、第２の位相補正手段（位相補正Ｂ）５２と、位相比較器６０と、ローパスフィルタ（ＬＰＦ）７０と、ドライバ（駆動回路）８０と、電圧比較器４０の基準電圧となる電圧値を設定する基準電圧設定手段９０とを備えている。なお、本発明の共振制御装置１００が駆動制御するピエゾ負荷（共振デバイス）３は、ドライバ８０に接続され、このピエゾ負荷３の駆動に同期してピエゾ負荷３の駆動状態を検出しているピエゾセンサ２は、電圧比較器４０の一方の入力端子に接続される。以下、各構成要素について説明する。なお、ＣＰＵ１は、図１に示すように、分周器２０と、デューティ制御部３０と、位相基準形成部５０と、第１の位相補正手段５１と、第２の位相補正手段５２とを制御するためのものである。
【００２３】
ＶＣＯ１０は、ＬＰＦ７０によって高域除去された後述する位相比較器６０の出力信号（電圧信号）に基づいて、所定の周波数を持つ基準信号を生成して出力する。ＶＣＯ１０の出力信号は、分周器２０と、デューティ制御部３０と、位相基準形成部５０と、第１の位相補正手段５１とに入力される。
分周器２０は、ＶＣＯ１０の出力信号である基準信号の周波数を所定倍の周波数を持つ信号に分周するものであり、分周された信号（分周器２０の出力信号）は、位相基準形成部５０と、第２の位相補正手段５２とに入力される。なお、分周器２０の分周率は、ＣＰＵ１によって設定制御される。
【００２４】
デューティ制御部３０は、ＣＰＵ１の制御によって、ピエゾ負荷３の駆動信号のデューティ比を制御するものである。デューティ制御部３０の出力信号は、第２の位相補正手段５２に入力される。第２の位相補正手段５２は、デューティ制御部３０から入力された制御信号に基づいて、分周器２０の出力信号のデューティ比を設定制御し、その信号（駆動信号）をドライバ８０に出力する。ドライバ８０は、駆動信号をピエゾ負荷３に入力するものであり、駆動信号に基づいて、ピエゾ負荷３を駆動制御する。なお、ピエゾ負荷３（ピエゾ素子）のデューティ比と駆動ベクトル特性については後述する（図４参照）。
【００２５】
ピエゾセンサ２は、ピエゾ負荷３の駆動に同期してピエゾ負荷３の駆動状態を検出し、ピエゾセンサ２の出力信号である検出信号（電圧信号）は、電圧比較器４０の一方の入力端子に入力される。また、電圧比較器４０の比較基準となる電圧信号は、基準電圧設定手段９０によって設定され、電圧比較器４０の他方の入力端子に入力される。なお、基準電圧設定手段９０は、図示のように、２つの抵抗あるいは可変抵抗と、定電圧源とから構成され、基準電圧信号の電圧値をマニュアル（手動）で設定し、あるいは設定できないものであるが、本発明はこれに限定されず、例えば、ＣＰＵ１によって設定制御可能なものでもよい。この基準電圧信号の電圧値（所定の電圧値（しきい値））は、利用されるピエゾ負荷３の共振周波数特性によって予め設定されているものであるが、詳細については後述する。
【００２６】
電圧比較器４０は、入力された基準電圧信号とピエゾセンサ２の出力信号（検出信号）との電圧値の大小を比較し、ピエゾセンサ２の出力信号の振幅が基準電圧信号の電圧値よりも大きいときにＨｉｇｈレベルの信号を、また、小さいときにＬｏｗレベルの信号を第１の位相補正手段５１に出力する。すなわち、電圧比較器４０は、ピエゾセンサ２の出力信号を二値化して、その二値化信号（Ｈｉｇｈ又はＬｏｗレベルの信号）を第１の位相補正手段５１に出力するものである。
【００２７】
位相基準形成部５０は、分周器２０の出力信号の位相を所定の間隔（時間）だけ遅延させるとともに、ＣＰＵ１及びデューティ制御部３０によって設定制御される駆動信号のデューティ比に基づいて、この遅延させた信号の立ち上がりのタイミング及び立ち下がりのタイミングのいずれを用いるかを選択するものである。位相基準形成部５０から出力される遅延された信号は、位相比較器６０の一方の入力端子に入力される。なお、位相基準形成部５０の動作については後述する。
【００２８】
第１の位相補正手段５１は、ＣＰＵ１の制御によって、電圧比較器４０から入力された電圧比較信号の位相を遅延させるものである。第１の位相補正手段５１から出力される遅延された信号は、位相比較器６０の他方の入力端子に入力される。このように、本発明の共振制御装置１００は、位相基準形成部５０及び第１の位相補正手段５１によって、位相比較器６０の２つの入力端子に入力されるそれぞれの信号の位相を遅延させることができるので、位相基準形成部５０から入力される信号を見かけ上進ませているように調整することができる。
【００２９】
位相比較器６０は、位相基準形成部５０から入力された信号の位相と、第１の位相補正手段５１から入力された信号の位相とを位相比較する。そして、位相比較器６０は、位相基準形成部５０の出力信号の位相位置（適正位相位置）に対して第１の位相補正手段の出力信号の位相位置（時間軸上での立ち上がりの位置）が遅い場合には、Ｈｉｇｈレベルの信号をＬＰＦ７０に出力し、反対に遅い場合には、Ｌｏｗレベルの信号をＬＰＦ７０に出力する。なお、位相比較器６０に入力される２つの信号がともにＨｉｇｈレベルである場合（Ｈｉ−Ｚ）、位相比較器６０は、０レベルに対応する信号を出力する。すなわち、位相比較器６０は、位相基準形成部５０及び第１の位相補正手段５１から入力される２つの信号に基づいて、ＬＰＦ７０に三値化信号（電圧信号）を出力するものである。
【００３０】
ＬＰＦ７０は、位相比較器６０から入力された位相比較信号（三値化信号）の高域成分を除去し、この高域除去した電圧信号をＶＣＯ１０に出力する。このように、本発明の共振制御装置１００は、ピエゾセンサ２によって検出されたピエゾ負荷３の駆動状態を基準信号生成手段であるＶＣＯ１０に帰還して、駆動信号の周波数（共振周波数）を制御している。
なお、電圧比較器４０の出力信号（すなわち、ピエゾセンサ２の検出信号）を源発振器（源周波数発生部）が出力する基準信号と見立てると、ＶＣＯ（基準信号生成手段）１０と、分周器２０と、電圧比較器４０と、位相比較器６０と、ＬＰＦ７０とによってＰＬＬ回路のようなものが構成される（一般的なＰＬＬ回路では発振器（源周波数発生部）から発生（生成）する基準信号の周波数は変動しないが、この回路ではピエゾセンサ２から出力される検出信号を基準信号としているので基準信号が変動的であるという点で、一般的なＰＬＬ回路とは異なっている）。このように、本発明の共振制御装置１００は、装置内部にＰＬＬ回路のようなもの（ＰＬＬ回路の機能に類似した機能を有する回路）を構成したことにより、ピエゾ負荷３の駆動信号の周波数（駆動周波数）に対して位相をロック（フェーズロック）したＮ倍の周波数（「Ｎ」はＣＰＵ１によって任意に設定可能）を持つ基準信号を形成（生成）することができる。
【００３１】
次に、図２のタイミングチャートを用いて、本発明の共振制御装置１００の動作を説明する。図２は、図１に示す本発明の共振制御装置１００の各構成要素の出力波形を示すタイミングチャートである。図２（Ａ）は、基準信号となるＶＣＯ１０の出力信号の波形であり、この出力信号を分周器２０によって分周したもの、すなわち、分周器２０の出力信号の波形が図２（Ｂ）に示される。この分周器２０の出力信号の立ち上がりの位置（立ち上がりタイミング）は、位相基準形成部５０によって適正位相位置まで遅延される。位相基準形成部５０の出力信号の波形は、図２（Ｅ）に示される。
【００３２】
ピエゾセンサ２の出力信号の波形（センサ出力波形）は、図２（Ｃ）に示すように、ピエゾ負荷３の駆動信号の周波数の上昇に応じて、その振幅を徐々に大きくしていく。図２（Ｃ）に示す所定のしきい値（図では、「電圧比較部」として記載している）は、電圧比較部４０の一端に入力される基準電圧設定手段９０によって設定された電圧値である。この所定のしきい値よりもピエゾセンサ２の出力信号の波形が大きくなったとき、図２（Ｄ）に示すように、電圧比較器４０の出力信号は、Ｈｉｇｈレベルとなる。
【００３３】
そして、位相比較器６０は、図２（Ｄ）に示す電圧比較器４０の出力信号の位相と、図２（Ｅ）に示す位相基準形成部５０の出力信号の位相（基準）とを比較する。なお、このタイミングチャートでは、第１の位相補正手段５１によって電圧比較器４０の出力信号の位相を遅延させていない場合を示している。図２（Ｆ）に示すように、位相比較器６０は、位相基準形成部５０の出力信号の立ち上がり位置が電圧比較器４０の出力信号の立ち上がり位置よりも速い場合にはＨｉｇｈレベルの信号を出力し、その逆の場合はＬｏｗレベルの信号を出力している。
【００３４】
図２（Ｄ）及び図２（Ｅ）を用いて、図２（Ｆ）に示す位相比較器６０の動作を具体的に説明する。まず、ピエゾセンサ２の出力信号の波形が電圧比較部４０において引っ掛からない場合、すなわち、ピエゾセンサ２の出力信号の振幅が基準電圧設定手段９０によって設定される基準電圧よりも小さい場合には、位相基準形成部５０の出力信号の波形にかかわらず、位相比較器６０は、Ｈｉｇｈレベルの信号を出力する。最初に電圧比較器４０の出力信号がＨｉｇｈレベルになると、それに対応して位相比較器６０の出力信号は０（Ｈｉ−Ｚ）になる。続いて、位相基準形成部５０の出力信号が立ち上がると、位相比較器６０の出力信号はＨｉｇｈレベルになる。その後、電圧比較器４０の出力信号が立ち上がると、位相比較器６０の出力信号は０になる。図２（Ｆ）ではこの状態（パルスが立ち上がる状態）が２度発生している。その後、今度は、位相基準形成部５０の出力信号の立ち上がりよりも先に電圧比較器４０の出力信号が立ち上がると、逆に、位相比較器６０の出力信号はＬｏｗレベルとなる。次に位相基準形成部５０の出力信号が立ち上がると、位相比較器６０の出力信号はまた０になる。以降、同様の処理を繰り返す。なお、このタイミングチャートでは、デューティ比＞５０％の場合を示しているので、位相比較器６０は、位相基準形成部５０の出力信号の立ち上がり位置を用いて位相比較をしている。
【００３５】
ＬＰＦ７０の出力信号（電圧信号）の波形は、図２（Ｇ）に示すように、位相比較器６０の出力信号の波形に対応しており、位相比較器６０の出力信号がＨｉｇｈレベルの間、ＬＰＦ７０の出力信号は上昇し、位相比較器６０の出力信号が０レベルの間、ＬＰＦ７０の出力信号は一定レベルで保持され、位相比較器６０の出力信号がＬｏｗレベルの間、ＬＰＦ７０の出力信号は下降する。したがって、位相基準形成部５０の出力信号の立ち上がり位置（立ち上がりタイミング）に対して、電圧比較器４０の出力信号の立ち上がり位置（立ち上がりタイミング）が遅い場合には、ＶＣＯ１０の出力信号の周波数を高くするために、ＬＰＦ７０の出力信号の電圧値は上昇し、反対に、位相基準形成部５０の出力信号の立ち上がり位置（立ち上がりタイミング）に対して、電圧比較器４０の出力信号の立ち上がり位置（立ち上がりタイミング）が早い場合には、ＶＣＯ１０の出力信号の周波数を低くするために、ＬＰＦ７０の出力信号の電圧値は下降する。
【００３６】
このように、本発明の共振制御装置１００では、駆動信号に対するピエゾ負荷３の駆動状態をピエゾセンサ２によって検出し、その検出信号に基づいて、ピエゾ負荷３の駆動信号の周波数を自己補正するので、従来のＣＰＵ（プロセッサ）を用いる共振制御装置に比べて、ピエゾ負荷３の共振周波数を得るまでの時間を短縮することができ、姿勢制御などの急速な駆動を実現させるようなピエゾ駆動周波数にも十分に耐え得るものとなる。
【００３７】
次に、ピエゾ効果を利用するピエゾ負荷を用いる場合における共振周波数特性について説明する。図３は、ピエゾ負荷の共振周波数特性を示すグラフである。ピエゾ負荷３は、図３に示すような共振周波数特性を持つことが知られており、ピーク点（図の斜線部分）が共振周波数領域（ピエゾ素子は共振周波数ｆｃの共振点を有する）となる。この共振点は、物理的（物性的）に決まるものであり、共振周波数が常に変動するようなピエゾ負荷を用いた駆動装置などでは、ロータの形状や摩耗状態、湿度、あるいは負荷特性などによって変動してしまう。このように、ピエゾ負荷３は、共振周波数（共振点）において最大の電圧（エネルギー）を得ることができるが、従来の共振制御装置のように、周波数を徐々に上昇させて共振点を得るのでは時間がかかってしまう。そのため、本発明の共振制御装置１００は、電圧比較器６０によってピエゾセンサ２の出力信号を所定の電圧値と電圧比較することにより、図３の共振周波数領域よりも低い周波数領域を無視して（飛び越して）、電圧比較器６０のしきい値を超える範囲において位相比較器６０により位相比較を行って位相点（共振点）に向けて周波数を収束させ、共振周波数（共振点）を得るように構成されている。したがって、本発明の共振制御装置１００によって、共振周波数（共振点）を得るまでの時間を大幅に短縮することができる。
【００３８】
次に、ピエゾ負荷のピエゾ応答速度特性について説明する。図４は、駆動信号のデューティ比と駆動ベクトル比の関係を概略的に示すグラフである。図４に示すように、ピエゾ負荷３の駆動ベクトル比は、デューティ比が５０％のときに最大（１００％）となり、１０％及び９０％のときに０％となっている。そして、デューティ比が１０％〜５０％、あるいは５０％〜９０％において、駆動ベクトル比は、概ねリニア（線形的）に推移している。そのため、このような領域のデューティ比でＰＷＭ制御をすることにより、アナログ的な駆動ベクトル制御をすることができる。また、図４から分かるように、ピエゾ応答速度特性のグラフは、デューティ比５０％のラインに対して線対称となっている（例えば、デューティ比が８０％における電圧値とデューティ比が２０％における電圧値は概ね等しくなっている）。
【００３９】
したがって、この特性を利用して、ピエゾ負荷３をＰＷＭ制御することが期待できる。すなわち、駆動信号のデューティ比が１０％〜５０％の範囲か、あるいは５０％〜９０％の範囲のいずれかを用いることによって、ピエゾ負荷３を駆動するための出力を０％〜１００％の間で適宜変動させることができる。このことは、従来のモータなどのＰＷＭ制御のように、駆動信号のデューティ比にしたがってアクチュエータなどをオン／オフしなくてもよいことを意味する。負荷としてピエゾ素子を用いる場合、アクチュエータなどをオフした後にオンする際に再度共振周波数（共振点）を得るための処理を実行しなければならなかったが、本発明の共振制御装置１００では、ピエゾ応答速度特性を利用してＰＷＭ制御をすることによって、駆動信号の周波数をピエゾ負荷３の共振周波数に維持したまま駆動ベクトル比を制御することが可能となる。なお、「駆動ベクトル比」とは、駆動信号のデューティ比が５０％のときの駆動ベクトル（出力）を１００％とした場合における各デューティ比に対する駆動ベクトルの割合を意味する。
【００４０】
次に、デューティ制御における位相比較位置特性を説明する。図５は、デューティ制御部３０によって制御されるデューティ比と位相基準形成部５０において決定される位相比較位置との関係を示す図である。図５（Ａ）は、分周器２０の出力信号、すなわち、駆動信号のデューティ比が５０％未満の場合における各構成要素の出力信号を示しており、図５（Ｂ）は、駆動信号のデューティ比が５０％より大きい場合における各構成要素の出力信号を示している。
【００４１】
この図５において位相比較位置として示しているように、デューティ比が５０％未満の場合では、位相基準形成部５０は、その出力信号の立ち上がり位置を、後段の位相比較器６０における位相比較位置として決定し、逆に、デューティ比が５０％よりも大きい場合には、位相基準形成部５０は、その出力信号の立ち下がり位置を位相比較位置として決定している。位相基準形成部５０が位相比較位置をデューティ比によって設定変更するのは、ピエゾセンサ２から出力される検出信号が電圧比較器４０において電圧比較されて出力される電圧比較信号、すなわち、図５（Ａ）、（Ｂ）における第１の位相補正手段の出力信号の波形（上から３番目の波形）において、デューティ比が０％（デューティ比＜５０％の場合）、５０％（デューティ比＞５０％の場合）の位置が位相ロックされているためである。すなわち、デューティ比＜５０％でＰＷＭ制御をしているとき、位相基準形成部５０の出力信号の波形の立ち上がり位置を位相比較位置とした場合には、デューティ制御部３０の制御によって出力信号の波形が変動する位置を基準に位相比較器６０において位相比較していることとなり、制御が安定しないこととなる。デューティ比＞５０％の場合も同様である。したがって、本発明の共振制御装置１００では、位相基準形成部５０は、分周器２０の出力信号の位相を遅延（補正）させるとともに、位相比較位置を設定（決定）可能に構成されている。
【００４２】
次に、ピエゾ負荷（ピエゾ素子）３を駆動する駆動回路（ドライバ）８０について説明する。図６は、図１のドライバ８０の回路構成の一例を概略的に示す図である。この図６に示すように、ドライバ８０は、４つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４と、電圧源と、１つの論理否定回路（ＮＯＴ回路）ＮＯＴ１とから構成される。
【００４３】
駆動信号としてデューティ制御された矩形波がドライバ８０に入力されると、駆動信号のＨｉｇｈレベルのとき、そのＨｉｇｈレベルの信号によってトランジスタＴｒ２がオンするとともに、ＮＯＴ回路ＮＯＴ１を介して反転されたＬｏｗレベルの信号によってＴｒ３がオンして、図６に示す電流Ｉｂがその矢印の方向にピエゾ負荷３を流れる。逆に、駆動信号がＬｏｗレベルのとき、２つのトランジスタＴｒ１、Ｔｒ４がオンして、図６に示す電流Ｉａがその矢印の方向にピエゾ負荷３を流れる。本発明の共振制御装置１００では、このように構成されたドライバ８０によって、ピエゾ負荷３に交流電流に類似した駆動電流を供給することができる。
【００４４】
ここで、ピエゾ負荷３を駆動するために供給する駆動アナログ制御信号が一定の出力（電圧値）まで所定の割合（傾き）で上昇するような信号である場合における、各信号の波形を図７に示す。基準信号（図７（Ｂ））として所定の周波数を持つ信号が分周器２０から出力されると、デューティ制御部３０は、図７（Ａ）に示す駆動アナログ制御信号の変化（変動）に対応するように、ピエゾ負荷３に入力される駆動信号のデューティ比を設定する。そして、図７（Ｃ）に示す駆動信号がドライバ８０に入力されると、ピエゾ負荷３間には図７（Ｄ）の波形を持つ入力信号が供給される。
【００４５】
なお、この図７では、図４に示すピエゾ負荷３のピエゾ応答速度特性において、デューティ制御部３０が１０％〜５０％の範囲でデューティ比を設定する場合を示している。ここで、一定の出力をピエゾ負荷３の駆動ベクトル比が１００％として設定しているので、駆動アナログ制御信号の出力（電圧値）が一定値に収束したときの、駆動信号及びピエゾ負荷間に供給される信号のデューティ比は、図７に示すように、５０％となっている。
【００４６】
次に、本発明の共振制御装置１００のもう一つの実施形態を説明する。本実施形態では、共振制御装置１００を用いて、ピエゾ負荷３を正逆駆動制御あるいは正二重駆動制御する場合（応用例）について示す。図８は、本発明の共振制御装置１００により駆動制御されるピエゾ負荷３を含む振動体８１及び／又は８２によってロータ３００を回転させる場合の構成例を示す。図８（Ａ）は、ロータ３００を正駆動用振動体８１と逆駆動用振動体８２とによって回転する場合を示し、図８（Ｂ）は、ロータ３００を２つの正駆動用振動体８１によって回転する場合を示す。
【００４７】
このように、図８（Ａ）に示す構成では、正逆駆動用の振動体８１、８２を１つのロータ３００に用いる（適用する）ことにより、ロータ３００を両方向に回転制御することができる。また、図８（Ｂ）に示す構成では、２つの正駆動用の振動体８１を１つのロータ３００に用いる（適用する）ことにより、ロータ３００を回転させる駆動力を理論的に０％〜２００％の範囲で設定変更することが可能となる。
【００４８】
なお、１つのロータ３００に適用される振動体８１又は８２の数量は、この図８に示すような２つに限定されず、本発明では１つのロータ３００に対して振動体８１及び／又は８２をいくつ用いてもよい。また、図８（Ａ）に示す構成において、正駆動用振動体８１と逆駆動用振動体８２は、好ましくは、それぞれ別々の２つのデューティ制御部３０によって駆動制御されるが、図８（Ｂ）に示す構成においては、２つの正駆動用振動体８１は、それぞれ別々に２つのデューティ制御部３０によって、あるいは１つのデューティ制御部３０によって協動して駆動制御されてもよい。
【００４９】
図８（Ａ）に示す正逆駆動用の振動体８１、８２（すなわち、正駆動用のピエゾ負荷３と逆駆動用のピエゾ負荷３）を用いる場合のドライバの構成を図９に、そのドライバを駆動する駆動信号の波形を図１０に示す。図９は、図８（Ａ）に示すピエゾ負荷を正逆駆動制御する場合の本発明の共振制御装置１００の一部の構成を示す図である。
【００５０】
この図９に示すように、正駆動用のピエゾ負荷３ａ及び逆駆動用のピエゾ負荷３ｂを駆動制御する本発明の共振制御装置１００は、図１のデューティ制御部３０の代わりに、正駆動用デューティ制御部３１と、逆駆動用デューティ制御部３２とを備えている。また、共振制御装置１００は、ドライバ８０の代わりに、正駆動用ドライバ８０ａと、逆駆動用ドライバ８０ｂとを備えている。ＣＰＵ１は、正駆動用デューティ制御部３１及び逆駆動用デューティ制御部３２をそれぞれ制御し、それによって、正駆動用デューティ制御部３１は、分周器２０から出力される基準信号に基づいて、正駆動用のピエゾ負荷３ａを駆動するための正駆動信号のデューティ比を設定し、逆駆動用デューティ制御部３２は、逆駆動用のピエゾ負荷３ｂを駆動するための逆駆動信号のデューティ比を設定する。
【００５１】
なお、図示していないが、正駆動用ピエゾ負荷３ａの駆動と同期する正駆動用ピエゾセンサがこの正駆動用ピエゾ負荷３ａと接して配置されており、同様に、逆駆動用ピエゾ負荷３ｂの駆動と同期する逆駆動用ピエゾセンサがこの逆駆動用ピエゾ負荷３ｂと接して配置されている。これらのピエゾセンサの検出信号（出力信号）を上述のように処理することによって、正駆動用ピエゾ負荷３ａと逆駆動用ピエゾ負荷３ｂを独立して駆動制御することができる。
【００５２】
図１０は、基準信号に対する、正駆動用デューティ制御部及び逆駆動用デューティ制御部によって制御される正逆駆動用の駆動信号の波形を示す図である。共振制御装置１００の分周器２０から出力された基準信号（図１０（Ａ））に基づいて、正駆動用デューティ制御部３１及び逆駆動用デューティ制御部３２によって設定制御された正駆動用駆動信号（図１０（Ｂ））及び逆駆動用駆動信号（図１０（Ｄ））が、正駆動用ドライバ８０ａ及び逆駆動用ドライバ８０ｂに入力される。正駆動用ピエゾ負荷３ａ間には、図１０（Ｃ）に示す駆動信号が入力され、逆駆動用ピエゾ負荷３ｂ間には、図１０（Ｅ）に示す駆動信号が入力される。
【００５３】
このように、本実施形態における共振制御装置１００では、図８（Ａ）に示すような２つのピエゾ負荷３を正駆動制御及び逆駆動制御をすることができる。図１０に示す駆動信号により２つの振動体８１、８２を駆動制御したとき、始めに正駆動用の振動体８１が出力１００％で駆動され、図のＸ方向にロータ３００は回転駆動される。続いて、図１０（Ｅ）に示す期間Ｌの間、正駆動用の振動体８１及び逆駆動用の振動体８２のいずれも出力０％となり、ロータ３００は停止する。そして、今度は、逆駆動用の振動体８２が出力１００％で駆動され、図のＹ方向にロータ３００は回転駆動される。なお、この図１０のピエゾ負荷３ａ及び３ｂへの入力信号においても、図７に示した場合と同様に、１０％〜５０％の範囲のデューティ比を用いている。しかしながら、本発明の共振制御装置１００は、上述のように、５０％〜９０％の範囲のデューティ比を利用して駆動信号を生成した場合でも同様の駆動（作動）を実現することができる。
【００５４】
以上のように、本発明の一実施形態における共振制御装置１００は、基準信号生成手段であるＶＣＯ１０から出力される基準信号を分周器２０によって分周して得られた所定の周波数を持つ信号を位相基準形成部５０によって位相遅延して得られた信号と、ピエゾセンサ２から出力される検出信号を電圧比較器４０によって所定の電圧値と電圧比較し、電圧比較器４０の出力信号（電圧比較信号）を必要に応じて第１の位相補正手段５１によって位相遅延して得られた信号とを、位相比較器６０において位相比較し、位相比較器６０の出力信号（位相比較信号）をＬＰＦ７０によって高域成分除去してＶＣＯ１０に帰還（フィードバック）するように構成している。
【００５５】
本発明の共振制御装置１００及び共振デバイスの制御方法によれば、駆動制御するピエゾ負荷３の駆動状態をピエゾセンサ２によって検出し、予め設定された所定の電圧値と検出信号の波形を電圧比較することによって、ピエゾ負荷３の共振周波数領域まで駆動信号の周波数を一時に高めてフィードバックし、ピエゾ負荷３の共振点を得て、その共振点でピエゾ負荷３を駆動制御している。
【００５６】
したがって、本発明の共振制御装置１００及び共振デバイスの制御方法によって、姿勢制御などの急速な駆動を実現させるような駆動制御においても共振周波数を得るまでの時間が十分に短く、そのため、姿勢制御の対象物の静止・動作を瞬時に制御できるので（デューティ比を制御できるので）、ピエゾ負荷３を駆動制御するのに十分に耐えることができる。
【００５７】
また、本発明の共振制御装置１００は、アナログ信号であるピエゾセンサ２からの検出信号を電圧比較することにより矩形波としているので、電圧比較信号以降の制御をデジタル制御とすることができ、それによって回路全体にデジタルによる制御部（構成要素）が多くなり、ＩＣによる集積化を容易に実現することができる。さらに、ＣＰＵ１によって積分や周波数判断などの処理を行うことなくピエゾ負荷３を駆動制御できるので、共振制御装置１００の回路規模を小さく抑える（スケールダウンする）ことが可能である。
【００５８】
なお、本実施形態では、駆動信号のデューティ比が１０％〜５０％の範囲のときのピエゾ負荷３の駆動制御について説明したが、上述のように、本発明は、デューティ比がこのような範囲にある場合に限らず、駆動信号のデューティ比が５０％〜９０％までの範囲の駆動信号を用いてもよい。
【００５９】
以上、本発明の共振制御装置を図示の各実施形態に基づいて説明したが、本発明は、これに限定されるものではなく、共振制御部を構成する各部は、同様の機能を発揮し得る任意の構成のものと置換することができる。また、本発明の共振制御装置に、任意の構成物が付加されていてもよい。
【図面の簡単な説明】
【図１】本発明の共振制御装置の主要部（回路構成図）を示す概略的なブロック図である。
【図２】図１に示す共振制御装置の各構成要素の出力波形を示すタイミングチャートである。
【図３】ピエゾ負荷の共振周波数特性を示すグラフである。
【図４】駆動信号のデューティ比と駆動ベクトル比の関係を概略的に示すグラフである。
【図５】デューティ制御部によって制御されるデューティ比と位相基準形成部において決定される位相比較位置との関係を示す図である。
【図６】図１のドライバの回路構成の一例を概略的に示す図である。
【図７】ピエゾ負荷を駆動するために供給する駆動アナログ制御信号が一定出力まで所定の割合で上昇するような信号である場合の各信号の波形を概略的に示す図である。
【図８】本発明の共振制御装置を用いて駆動制御するピエゾ負荷を含む振動体によってロータを回転させる場合の構成を示す図である。
【図９】図８（Ａ）に示すピエゾ負荷を正逆駆動制御する場合の本発明の共振制御装置の一部の構成を示す図である。
【図１０】基準信号に対する、正駆動用デューティ制御部及び逆駆動用デューティ制御部によって制御される正逆駆動用の駆動信号の波形を示す図である。
【図１１】従来の共振制御装置の主要部を概略的に示すブロック図である。
【符号の説明】
１００……本発明の共振制御装置、１０……ＶＣＯ、２０……分周器、３０……デューティ制御部、３１……正駆動用デューティ制御部、３２……逆駆動用デューティ制御部、４０……電圧比較器、５０……位相基準形成部、５１……第１の位相補正手段、５２……第２の位相補正手段、６０……位相比較器、７０……ローパスフィルタ（ＬＰＦ）、８０……ドライバ、８０ａ……正駆動用ドライバ、８０ｂ……逆駆動用ドライバ、８１……正駆動用振動体、８２……逆駆動用振動体、９０……基準電圧設定手段、１……ＣＰＵ、２……ピエゾセンサ、３……ピエゾ負荷、３ａ……正駆動用ピエゾ負荷、３ｂ……逆駆動用ピエゾ負荷、３００……ロータ、Ｔｒ１〜Ｔｒ４……トランジスタ、Ｔｒ１１〜Ｔｒ２４……トランジスタ、２００……従来の共振制御装置、４……ＡＭＰ部、５……ＧＡＩＮ調整ＡＭＰ部、６……ＡＤＣ、７……ＤＡＣ、８……ＤＡＣ

Claims (16)

1. 共振特性を有する共振デバイスを駆動するための共振制御装置であって、
   入力される電圧信号に応じて、所定の周波数を持つ基準信号を生成する基準信号生成手段と、
   前記基準信号生成手段によって生成された基準信号の周波数を分周して、所定の周波数の信号を出力する分周器と、
   前記分周器から出力される信号の位相を所定の間隔だけ遅延させる位相基準形成部と、
   前記共振デバイスの駆動に同期して前記共振デバイスの駆動状態を検出する共振センサの出力信号の電圧値と所定の電圧値とを比較する電圧比較器と、
   前記電圧比較器から出力される信号の位相と前記位相基準形成部から出力される信号の位相とを比較する位相比較器と、
   前記基準信号生成手段から出力される基準信号に基づいて、前記共振デバイスに供給する駆動信号のデューティ比を制御するデューティ制御手段と、
   を備えることを特徴とする共振制御装置。
2. 前記位相比較器の出力信号の高域成分をカットするローパスフィルタを更に備え、
   前記基準信号生成手段に入力される前記電圧信号は、前記ローパスフィルタの出力信号である請求項１に記載の共振制御装置。
3. 前記位相基準形成部は、前記デューティ制御手段によって制御される前記駆動信号のデューティ比に基づいて、前記位相比較器において位相を比較する際に前記位相基準形成部で遅延された信号の立ち上がりと立ち下がりのいずれを用いるかを選択可能である請求項１又は２に記載の共振制御装置。
4. 前記デューティ制御手段は、１０〜５０％乃至は５０〜９０％のいずれかの範囲のデューティ比において前記共振デバイスを駆動制御する請求項１乃至３のいずれかに記載の共振制御装置。
5. 前記共振センサの出力信号は、前記共振デバイスの共振周波数に対応し、前記デューティ制御手段から出力される前記駆動信号の周波数と前記共振周波数とが等しくなるように制御する請求項１乃至４のいずれかに記載の共振制御装置。
6. 前記デューティ制御手段によって制御される前記駆動信号のデューティ比に基づいて、前記共振デバイスをＰＷＭ制御する請求項１乃至５のいずれかに記載の共振制御装置。
7. 前記ＰＷＭ制御は、前記共振デバイスの共振周波数を維持するように実行される請求項６に記載の共振制御装置。
8. 前記電圧比較器と前記位相比較器との間に配置され、前記電圧比較器から出力される信号の位相を補正して、該位相を補正された信号を前記位相比較器に出力する第１の位相補正手段を更に備える請求項１乃至７のいずれかに記載の共振制御装置。
9. 前記共振デバイスの共振周波数の位相に応じて、前記デューティ制御手段の出力信号の位相を補正する第２の位相補正手段を更に備える請求項１乃至８のいずれかに記載の共振制御装置。
10. 前記デューティ制御手段と並列に、前記デューティ制御手段と同様の機能を有するデューティ制御手段を更にもう一つ備え、
    これら２つのデューティ制御手段のそれぞれは、前記共振デバイスの正駆動及び逆駆動にそれぞれ対応し、独立してデューティ比を制御可能である請求項１乃至９のいずれかに記載の共振制御装置。
11. 前記デューティ制御手段と並列に、前記デューティ制御手段と同様の機能を有するデューティ制御手段を更に少なくとももう一つ備え、
    これら少なくとも２つのデューティ制御手段は、いずれも前記共振デバイスの正駆動に対応し、独立してあるいは協動してデューティ比を制御可能である請求項１乃至９のいずれかに記載の共振制御装置。
12. 共振特性を有する共振デバイスを駆動する共振制御装置であって、前記共振デバイスの駆動と同期した共振センサからの出力信号を帰還値として、前記共振デバイスの駆動信号の位相と前記帰還値である出力信号の位相とを位相比較し、その位相差成分に応じて、前記共振デバイスに前記駆動信号を出力することを特徴とする共振制御装置。
13. 入力される電圧値に応じて、所定の周波数を持つ基準信号を生成し、この生成された基準信号の周波数を分周して、所定の周波数の信号を出力し、この信号の位相を所定の間隔だけ遅延させるとともに、共振デバイスの駆動に同期して該共振デバイスの駆動状態を検出する共振センサの出力信号の電圧値と所定の電圧値とを比較して電圧比較信号を出力し、前記遅延された信号の位相と前記電圧比較信号の位相とを比較して位相比較信号を出力し、この位相比較信号が前記入力される電圧値に対応することを特徴とする共振デバイスの制御方法。
14. 前記基準信号に基づいて、前記共振デバイスに供給する駆動信号のデューティ比を制御し、このデューティ比を用いて前記共振デバイスをＰＷＭ制御する請求項１３に記載の共振デバイスの制御方法。
15. 前記基準信号に基づいて、前記共振デバイスに供給する正駆動用と逆駆動用の２種類の駆動信号のデューティ比をそれぞれ制御し、これらのデューティ比を用いて前記共振デバイスをＰＷＭ制御する請求項１３に記載の共振デバイスの制御方法。
16. 前記基準信号に基づいて、前記共振デバイスに供給する正駆動用の少なくとも２つの駆動信号のデューティ比をそれぞれあるいは一括して制御し、これらのデューティ比を用いて前記共振デバイスをＰＷＭ制御する請求項１３に記載の共振デバイスの制御方法。

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