JP2004222286A5 - - Google Patents

Claims (56)

1. 複数の単位画素を具備した能動画素センサ配列と、
   前記能動画素センサ配列で少なくとも１つの行ラインを選択するための行駆動器と、
   少なくとも２つのアナログ−デジタル変換器ブロックと、
   少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変化器ブロックのうちの一つとの間の連結を設定するためのスイッチング素子とを具備し、
   前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも１つは、前記複数の単位画素の少なくとも２つの列に対して連結が設定されることを特徴とする撮像素子。
2. 前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つによって処理され、前記能動画素センサ配列のすべてのグリーン画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つによって処理されることを特徴とする請求項１に記載の撮像素子。
3. 前記少なくとも２つのアナログ−デジタル変換器ブロックにより実行される処理は、サンプリング、増幅及び変換処理を含むことを特徴とする請求項２に記載の撮像素子。
4. 前記スイッチング素子は、少なくとも２セットのスイッチを含み、前記少なくとも２セットのスイッチは、第１セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１に記載の撮像素子。
5. 前記スイッチング素子は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１に記載の撮像素子。
6. 前記少なくとも２つのアナログ−デジタル変換器ブロックの各々は、
   画像サンプルを保持するための相関二重サンプリングブロックと、
   前記画像サンプルを増幅するための増幅器と、
   入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
   前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
   選択信号に従って直列に信号を出力するためのデータ選択器とを含むことを特徴とする請求項１に記載の撮像素子。
7. 前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項６に記載の撮像素子。
8. 前記少なくとも１つの列ライン及び前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか１つの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれかの一つから提供された信号に応答して設定されることを特徴とする請求項１に記載の撮像素子。
9. 前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項８に記載の撮像素子。
10. 前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項９に記載の撮像素子。
11. 前記処理回路は、複数のトランジスタを含むことを特徴とする請求項１０に記載の撮像素子。
12. 複数の単位画素を具備した能動画素センサ配列と、
    前記能動画素センサ配列で少なくとも１つの行ラインを選択するための行駆動器と、
    少なくとも２つのアナログ−デジタル変換器ブロックと、
    少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変換器ブロックのうち一つとの間の連結を設定するスイッチング手段とを具備し、
    前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも１つは、前記複数の単位画素の少なくとも２つの列に対して連結が設定されることを特徴とする撮像素子。
13. 前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つによって処理され、前記能動画素センサ配列のすべてのグリーン画素は、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つによって処理されることを特徴とする請求項１２に記載の撮像素子。
14. 前記少なくとも２つのアナログ−デジタル変換器ブロックにより実行される処理は、サンプリング、増幅及び変換処理を含むことを特徴とする請求項１３に記載の撮像素子。
15. 前記スイッチング手段は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１２に記載の撮像素子。
16. 前記スイッチング手段は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項１２に記載の撮像素子。
17. 前記少なくとも２つのアナログ−デジタル変換器ブロックの各々は、
    画像サンプルを保持するための相関二重サンプリングブロックと、
    前記画像サンプルを増幅するための増幅器と、
    入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
    前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
    選択信号に従って直列に信号を出力するためのデータ選択器とを含むことを特徴とする請求項１２に記載の撮像素子。
18. 前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項１７に記載の撮像素子。
19. 前記少なくとも１つの列ラインと前記少なくとも２つのアナログ−デジタル変換器ブロックのうちのいずれか一つとの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項１２に記載の撮像素子。
20. 前記信号は、奇数/偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項１９に記載の撮像素子。
21. 前記複数の単位画素の各々は、光ダイオード及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光ダイオード及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項１２に記載の撮像素子。
22. 前記処理回路は、複数のトランジスタを含むことを特徴とする請求項２１に記載の撮像素子。
23. 複数の単位画素を具備する能動画素センサ配列の行ラインを選択するための行駆動器と、
    スイッチング素子とを含み、
    前記スイッチング素子は、
    選択される行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第１相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第２相関二重サンプリングブロックに連結し、
    選択される行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第２相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第１相関二重サンプリングブロックに連結することを特徴とする撮像素子。
24. 前記能動画素センサ配列のすべてのレッド及びブルー画素は、いずれか一つの相関二重サンプリングブロックによって処理され、前記能動画素センサ配列のすべてのグリーン画素は、他の一つの相関二重サンプリングブロックによって処理されることを特徴とする請求項２３に記載の撮像素子。
25. 前記第１相関二重サンプリングブロック及び前記第２相関二重サンプリングブロック以後の処理は、増幅及び変換処理を含むことを特徴とする請求項２３に記載の撮像素子。
26. 前記スイッチング素子は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項２３に記載の撮像素子。
27. 前記スイッチング素子は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項２３に記載の撮像素子。
28. 前記第１及び第２相関二重サンプリングブロックの各々は、
    画像サンプルを保持するための相関二重サンプリングブロックと、
    前記画像サンプルを増幅するための増幅器と、
    入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
    前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
    選択信号に従って直列に信号を出力するデータ選択器とを含むことを特徴とする請求項２３に記載の撮像素子。
29. 前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項２８に記載の撮像素子。
30. 前記列出力及び前記第１、第２相関二重サンプリングブロックの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項２３に記載の撮像素子。
31. 前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項３０に記載の撮像素子。
32. 前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項２３に記載の撮像素子。
33. 前記処理回路は、複数のトランジスタを含むことを特徴とする請求項３２に記載の撮像素子。
34. 複数の単位画素を具備する能動画素センサ配列と、
    前記複数の単位画素の第１サブセットを第１相関二重サンプリングブロックに連結し、前記複数の単位画素の第２サブセットを第２相関二重サンプリングブロックに連結するためのスイッチング素子とを含み、
    前記複数の単位画素の第１サブセットはブルー及びレッド画素であり、前記複数の単位画素の第２サブセットはグリーン画素であることを特徴とする撮像素子。
35. 前記第１相関二重サンプリングブロック及び第２相関二重サンプリングブロックの以後に実行される処理は、増幅及び変換処理であることを特徴とする請求項３４に記載の撮像素子。
36. 前記スイッチング素子は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項３４に記載の撮像素子。
37. 前記スイッチング素子は、少なくとも２セットのアナログマルチプレクサを含み、第１セットのアナログマルチプレクサは、前記相関二重サンプリングブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのアナログマルチプレクサは、前記相関二重サンプリングブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項３４に記載の撮像素子。
38. 前記第１及び第２相関二重サンプリングブロックは、各々、
    画像サンプルを保持するための相関二重サンプリングブロックと、
    前記画像サンプルを増幅するための増幅器と、
    入力されたアナログサンプルをデジタル信号に変換するためのアナログ−デジタル変換器と、
    前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、
    選択信号に従って直列に信号を出力するデータ選択器とを含むことを特徴とする請求項３４に記載の撮像素子。
39. 前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする請求項３８に記載の撮像素子。
40. 前記複数の単位画素及び前記相関二重サンプリングブロックの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項３４に記載の撮像素子。
41. 前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項４０に記載の撮像素子。
42. 前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項３４に記載の撮像素子。
43. 前記処理回路は、複数のトランジスタを含むことを特徴とする請求項４２に記載の撮像素子。
44. 行列に配列された複数の単位画素を具備する能動画素センサ配列と、
    少なくとも一つのアナログ−デジタル変換器を前記複数の単位画素の少なくとも２つの列に連結するスイッチング素子とを含むことを特徴とする撮像素子。
45. 前記能動画素センサ配列のすべてのレッド画素及びブルー画素は、一つのアナログ−デジタル変換器により処理され、前記能動画素センサ配列のすべてのグリーン画素は、他の一つのアナログ−デジタル変換器により処理されることを特徴とする請求項４４に記載の撮像素子。
46. 前記スイッチング素子は、少なくとも２セットのスイッチを含み、第１セットのスイッチは、前記アナログ−デジタル変換器ブロックのうちの一つを前記能動画素センサ配列に連結し、第２セットのスイッチは、前記アナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項４５に記載の撮像素子。
47. 前記スイッチング素子は、少なくとも２セットのマルチプレクサを含み、第１セットのマルチプレクサは、前記アナログ−デジタル変換器ブロックのうちのいずれか一つを前記能動画素センサ配列に連結し、第２セットのマルチプレクサは、前記アナログ−デジタル変換器ブロックのうちの他の一つを前記能動画素センサ配列に連結することを特徴とする請求項４５に記載の撮像素子。
48. 前記少なくとも１つのアナログ−デジタル変換器ブロック及び前記複数の単位画素の少なくとも２つの列の間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供された信号に応答して設定されることを特徴とする請求項４４に記載の撮像素子。
49. 前記信号は、奇数／偶数信号及び選択信号のうちのいずれか一つであることを特徴とする請求項４８に記載の撮像素子。
50. 前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路及び前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路を含むことを特徴とする請求項４４に記載の撮像素子。
51. 前記処理回路は、複数のトランジスタを具備することを特徴とする請求項５０に記載の撮像素子。
52. 複数の単位画素を具備する能動画素センサ配列から少なくとも一つの行ラインを選択し、
    少なくとも一つの列と少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも一つとの間に連結を設定することを含み、
    前記少なくとも２つのアナログ−デジタル変換器ブロックのうちの少なくとも１つは、前記複数の単位画素のうちの少なくとも２つの列に対して連結が設定されることを特徴とする固定パターン雑音低減方法。
53. 複数の単位画素を具備する能動画素センサ配列から少なくとも１つの行を選択し、
    少なくとも１つの列と少なくとも１つのアナログ−デジタル変換器ブロックとの間に連結を設定することを含み、
    前記少なくとも１つのアナログ−デジタル変換器は、前記複数の単位画素の少なくとも２つの列に対して連結が設定されることを特徴とする固定パターン雑音低減方法。
54. 複数の単位画素を具備する能動画素センサ配列を具備する撮像素子を提供し、
    前記複数の単位画素の第１サブセットを第１相関二重サンプリングブロックに連結し、前記複数の単位画素の第２サブセットを第２相関二重サンプリングブロックに連結することを含み、
    前記複数の単位画素の第１サブセットはブルー画素及びレッド画素であり、前記複数の単位画素の第２サブセットはグリーン画素であることを特徴とする固定パターン雑音低減方法。
55. 行列に配列された複数の単位画素を具備する能動画素センサ配列を具備する撮像素子を提供し、
    少なくとも一つのアナログ−デジタル変換器を前記複数の単位画素の少なくとも２つの列に連結することを含むことを特徴とする固定パターン雑音低減方法。
56. 複数の単位画素を具備する能動画素センサ配列から一つの行ラインを選択し、
    前記行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第1相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第２相関二重サンプリングブロックに連結し、
    前記行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第２相関二重サンプリングブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第１相関二重サンプリングブロックに連結し、
    前記選択された行ラインを駆動し、前記第１相関二重サンプリングブロック及び第２相関二重サンプリングブロック全部で列出力信号をサンプリングし、
    アナログ信号出力をデジタル信号に変換することを含むことを特徴とする固定パターン雑音低減方法。