JP4962923B2 - 撮像素子及び固定パターン雑音低減方法 - Google Patents

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Description

本発明は、固定パターン雑音を低減する撮像素子及びその方法に関するものであり、例えば、CMOS撮像素子における固定パターン雑音の低減に関するものである。

図1は、特許文献1(米国特許第3,971,065号公報)に開示されたベイヤ型(Bayer−type)カラーフィルタ配列を使用する通常の相補型 MOS(CMOS:Complementary Metal Oxide Semiconductor)撮像素子(image sensor)100を示す。ベイヤ型カラー画素配列は3種類の画素、すなわち、レッド120、ブルー150及びグリーン130、140を具備する。記号G130はレッド画素120と同一の行に配置されたグリーン画素を示し、記号G140はブルー画素150と同一の行に配置されたグリーン画素を示す。

各々の画素120、130、140、150から発生した各々のカラー画像信号はアナログ−デジタル変換器(ADC)180によってデジタル信号に変換される。ADC180は配列された画素の各列に連結される、各列に一つのADC180が連結される。

行(各行は複数の列にそれぞれ配置された画素を含む)から提供された画像信号は、行駆動器(driver)110により選択され、相関二重サンプリングブロック(correlated double sample block;CDS)160によりホールド及びサンプリングされ、増幅器170によって増幅された後に、各々の列に連結されたADC180によってデジタル信号に変換される。

ADC180から出力されたデジタル信号は、ラッチブロック190によってラッチされた後に、選択信号に従ってデータ選択器195によって直列に出力される。

図1に示したように、ADC180の各々は、カラーフィルタ配列の同一の側に存在する。図1のように、ADC180がカラーフィルタ配列のいずれか一方の側に配列されている場合には、CDS(またはADC)の幅が単位画素の間隔(ピッチ:pitch)と同一でなければならないので、一つの列ピッチに高性能CDS(またはADC)を配置することは難しい。

高性能のADCの配置を可能にする他のデザインが図2に示している。図2において、奇数及び偶数列の回路は、カラーフィルタ配列の対向する側部、例えば、カラーフィルタ配列の上部及び下部に配置されている。

図2のCMOS撮像素子200の動作方式は、図1のCMOS撮像素子100の動作方式と類似である。レッド画素235、G画素240、G画素245及びブルー画素250から提供された各々の電気信号は列ADCブロック207、208のうちいずれか一つに入力される。図2に示したように、奇数列の各画素により提供された信号は、画素配列の下部に配置された下部列ADCブロック208で処理される。下部列ADCブロック208は、CDSブロック232、増幅器227、ADC222、ラッチブロック217及びデータ選択器212を含む。偶数列の各画素により提供された信号は、画素配列の上部に配置された上部列ADCブロック207で処理される。上部列ADCブロック207もまた、CDSブロック230、増幅器225、ADC220、ラッチブロック215及びデータ選択器210を含む。

ADC220または222から提供されたデジタル信号がラッチブロック215または217にラッチされた後に、データ選択器210、212がラッチされたデータをマルチプレクサ(MUX)260に出力する。マルチプレクサ260は、上部及び下部列ADCブロック207、208から提供された全データを直列に並べて、直列データを図示しない画像信号処理器に出力する。

上部列ADC207及び下部列ADC208の間の空間的位置の差により固定パターン雑音(Fixed Pattern Noise :FPN)が発生する。非均一性(non−uniformity)とも呼ばれるFPNは、CMOS撮像素子200における素子及び配線変数のばらつき(すなわち、空間的な距離の差)に起因する空間的なばらつき(variation)である。図3は、入射光量(quantity of received light intensity)の増加に対するG及びG画素の間の感度(light sensitivity)差を示すグラフである。

各曲線の傾きは、各カラーの利得(gain)を意味する。レッド及びブルー画素の各々は一つの傾きを有する。しかし、グリーンカラーは、二つの傾き、すなわち上部列ADCブロック207により処理されるG画素が有する傾き及び下部列ADCブロック208により処理されるG画素が有する他の一つの傾きを有する。

図4は、レッド235及びブルー250画素の双方のための通常のデモザイク(demosaic)方法を示す。図4及びその下の関連計算に示したように、カラーフィルタ配列のレッド235及びブルー250画素において、グリーンカラー利得G及びGの間の差が画質を低下させることはない。一方、図5は、G240及びG245画素の双方のための通常のデモザイク方法を示す。図5及びその下の関連計算に示したように、カラーフィルタ配列のG240及びG245画素において、グリーンカラー利得G及びGの間に差が発生するので、これが画質を低下させる。このような差は、画像中に“チェッカパターン”を形成され、深刻な画質低下をもたらす。このような望ましくない“チェッカパターン”が図6に示している。
米国特許第3,971,065号公報

本発明の目的は、例えば、固定パターン雑音を低減する回路及びその方法を提供することにある。

上記目的を達成するためになされた本発明による撮像素子は、レッド、ブルー、及びグリーン画素を含む複数の単位画素を具備する能動画素センサ配列と、前記能動画素センサ配列の行ラインを選択するための行駆動器と、前記能動画素センサ配列を挟んでその列方向の両側に配置される第1及び第2アナログ−デジタル変化器ブロックと、少なくとも1つの列ラインと前記第1及び第2アナログ−デジタル変化器ブロックのうちの一つとの間の連結を設定するための複数のスイッチング手段とを具備し、前記第1及び第2アナログ−デジタル変化器ブロックの各々は、前記複数の単位画素の少なくとも2つの列を一対として連結が設定され、前記スイッチング手段は、選択される行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第1アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第2アナログ−デジタル変化器ブロックに連結し、選択される行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第2アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第1アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記第1及び第2アナログ−デジタル変化器ブロックのいずれか一方によって処理され、前記能動画素センサ配列のすべてのグリーン画素は、他方によって処理され、前記第1及び第2アナログ−デジタル変化器ブロックの各々は、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含み、前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする。

前記第1アナログ−デジタル変化器ブロック及び前記第2アナログ−デジタル変化器ブロック以後の処理は、増幅及び変換処理を含むことが好ましい。

前記スイッチング手段は、少なくとも2セットのスイッチを含み、第1セットのスイッチは、前記第1及び第2アナログ−デジタル変化器ブロックのうちのいずれか一つと前記能動画素センサ配列とを連結し、第2セットのスイッチは、前記第1及び第2アナログ−デジタル変化器ブロックのうちの他の一つと前記能動画素センサ配列とを連結することが好ましい。

前記スイッチング手段は、少なくとも2セットのマルチプレクサを含み、第1セットのマルチプレクサは、前記第1及び第2アナログ−デジタル変化器ブロックのうちのいずれか一つと前記能動画素センサ配列とを連結し、第2セットのマルチプレクサは、前記第1及び第2アナログ−デジタル変化器ブロックのうちの他の一つと前記能動画素センサ配列とを連結することが好ましい。

前記列出力と前記第1、第2アナログ−デジタル変化器ブロックとの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号に応答して設定されることが好ましい。
前記タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号は、奇数信号、偶数信号、及び選択信号のうちのいずれか一つであることが好ましい。

前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路と、前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路とを含むことが好ましい
前記処理回路は、複数のトランジスタを含むことが好ましい

また、上記目的を達成するためになされた本発明による撮像素子は、複数の単位画素を具備する能動画素センサ配列と、前記能動画素センサ配列を挟んでその列方向の両側に配置される第1及び第2アナログ−デジタル変化器ブロックと、前記複数の単位画素の第1サブセットと前記第1アナログ−デジタル変化器ブロックとを連結し、前記複数の単位画素の第2サブセットと前記第2アナログ−デジタル変化器ブロックとを連結するための複数のスイッチング手段とを有し、前記複数の単位画素の第1サブセットはブルー及びレッド画素であり、前記複数の単位画素の第2サブセットはグリーン画素であり、前記第1及び第2アナログ−デジタル変化器ブロックは、各々、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含み、前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする。

前記第1アナログ−デジタル変化器ブロック及び第2アナログ−デジタル変化器ブロックの以後に実行される処理は、増幅及び変換処理であることが好ましい。

前記スイッチング手段は、少なくとも2セットのスイッチを含み、第1セットのスイッチは、前記第1アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結し、第2セットのスイッチは、前記第2アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結することが好ましい。

前記スイッチング手段は、少なくとも2セットのアナログマルチプレクサを含み、第1セットのアナログマルチプレクサは、前記第1アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結し、第2セットのアナログマルチプレクサは、前記第2アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結することが好ましい。

記複数の単位画素の第1及び第2サブセットと前記第1及び第2アナログ−デジタル変化器ブロックとの間の連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号に応答して設定されることが好ましい。

前記タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号は、奇数信号、偶数信号、及び選択信号のうちのいずれか一つであることが好ましい

前記複数の単位画素の各々は、光感知器及び処理回路を含み、前記処理回路は、リセットレベル信号を発生するためのリセット回路と、前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路とを含むことが好ましい
前記処理回路は、複数のトランジスタを含むことが好ましい

上記目的を達成するためになされた本発明による固定パターン雑音低減方法は、複数の単位画素を具備する能動画素センサ配列と、前記能動画素センサ配列を挟んでその列方向の両側に配置され、その各々が、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含む第1及び第2アナログ−デジタル変化器ブロックと、前記能動画素センサ配列と第1及び第2アナログ−デジタル変化器ブロックとを連結するための複数のスイッチング手段とを有する撮像素子において、前記複数の単位画素の第1サブセットと前記第1アナログ−デジタル変化器ブロックとを連結し、前記複数の単位画素の第2サブセットと前記第2アナログ−デジタル変化器ブロックとを連結することを含み、前記複数の単位画素の第1サブセットはブルー画素及びレッド画素であり、前記複数の単位画素の第2サブセットはグリーン画素であることを特徴とする。

また、上記目的を達成するためになされた本発明による固定パターン雑音低減方法は、レッド、ブルー、及びグリーン画素を含む複数の単位画素を具備する能動画素センサ配列と、前記能動画素センサ配列の行ラインを選択するための行駆動器と、前記能動画素センサ配列を挟んでその列方向の両側に配置され、その各々が、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含む第1及び第2アナログ−デジタル変化器ブロックとを有する撮像素子において、前記複数の単位画素を具備する能動画素センサ配列から一つの行ラインを選択し、前記行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第1アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第2アナログ−デジタル変化器ブロックに連結し、前記行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第2アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第1アナログ−デジタル変化器ブロックに連結し、前記選択された行ラインを駆動し、前記第1アナログ−デジタル変化器ブロック及び第2アナログ−デジタル変化器ブロック全部で列出力信号をサンプリングし、アナログ信号出力をデジタル信号に変換することを含み、前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記第1及び第2アナログ−デジタル変化器ブロックのいずれか一方によって処理され、前記能動画素センサ配列のすべてのグリーン画素は、他方によって処理されることを特徴とする。

本発明によると、例えば、偶数列ラインから提供された信号及び奇数列ラインから提供された信号が各々互いに異なるADCブロックで同時に処理され、グリーン画素G及びGが同一のADSブロックで処理されるので、固定パターン雑音を低減することができる。したがって、良質の画像を提供することができる。

以下、添付の図面を参照して本発明の実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態としても具体化されうる。したがって、本発明の範囲が以下で説明される実施の形態に限定されるように解釈されるべきではない。むしろ、ここで挙げる実施の形態は、当業者が本発明を容易に実施することを補助するために提供されるものである。なお、明細書の全体にわたって同一の参照番号は同一の構成要素を示す。

図7は、本発明の一実施形態によるCMOS撮像素子600を示す。カラー画素配列は、3種類の画素、すなわち、レッド画素R640、ブルー画素B655並びにグリーン画素G645及びG650を有する。図7において、G645は、レッド画素R640と同一の行に配置されたグリーン画素を示し、G650は、ブルー画素B655と同一の行に配置されたグリーン画素を示す。行駆動器610は、図示しないタイミング生成器またはアドレス生成器により生成された信号に応答して行ラインを順に、例えば、上方から下方へ順次に選択する。第1行ラインが選択されれば、第1行のレッド画素R640、G画素645、...、R、Gが活性化される。第2行ラインが選択されれば、第2行のG画素650、ブルー画素B655、...、G、Bが活性化される。

CMOS撮像素子600はまた、上部ADC(Analog−Digital Converter)ブロック611、下部ADCブロック612、多数のスイッチ633、634、635、636、...、6331、6341、6351、6361及びマルチプレクサ(MUX:Multiplexer)660を含む。上部ADCブロック611は、多数の相関二重サンプリングブロック(CDS:correlated double sampling)638、...、6381、増幅器630、...、6301、ADC625、...6251、ラッチブロック620、及びデータ選択器615を具備する。下部ADCブロック612は、多数の相関二重サンプリングブロック637、...、6371、増幅器632、...、6321、ADC627、...、6271、ラッチブロック622、及びデータ選択器617を具備する。

図7のCMOS撮像素子及び図8のタイミングダイヤグラムを参照して説明すると、タイミング生成器またはアドレス生成器が発生する奇数ライン選択信号(φOdd)は、スイッチ、例えば第1列ラインのスイッチ636を下部ADCブロック612、特に、CDSブロック637、増幅器632、ADC627に連結し、スイッチ、例えば第2列ラインのスイッチ633を上部ADCブロック611、特に、CDSブロック638、増幅器630及びADC625に連結する。図8に示したように、第1期間2n+1の間、レッド画素640のデータは、スイッチ636を閉めることにより下部ADCブロック612(下部CDSブロック(Lower CDS Block)637)に提供される。これと同様に、第1期間2n+1の間、G画素645のデータは、スイッチ633を閉めることにより上部ADCブロック611(上部CDSブロック(Upper CDS Block)638)に提供される。

第2期間2(n+1)の間、G画素650のデータは、スイッチ634を閉めることにより上部ADCブロック611(上部CDSブロック(Upper CDS Block)638)に提供される。これと同様に、第2期間2(n+1)の間、ブルー画素655のデータは、スイッチ635を閉めることによって下部ADCブロック612(下部CDSブロック(Lower CDS Block)637)に提供される。

第3期間2(n+1)+1及び第4期間2(n+2)、そして、その後のすべての期間の間、このような動作が同様に発生する。

上述のように、G画素645及びG画素650は、共に、同一のADCブロック、本例では、上部ADCブロック611により処理される。また、レッド画素640及びブルー画素655も同一のADCブロック、本例では、下部ADCブロック612により処理される。

CDSブロック638に充電された電気信号は、増幅器630により増幅されて、ADCブロック625によりデジタル信号に変換された後に、ラッチブロック620にラッチされる。上述のように、上部ADCブロック611が偶数列ラインから提供された信号を処理する間、下部ADCブロック612は奇数列ラインから提供された信号を処理する。選択された行中の各列から提供されたすべての信号は同時に各々上部及び下部ADCブロックで処理されうる。

ラッチブロック620、622によってラッチされたデジタルデータは、選択信号に従って、該当するデータ選択器615、617からマルチプレクサMUX660に出力される。マルチプレクサMUXブロック660は、少なくとも2つのポートを具備する。2つのポートのうち第1ポートは上部ADCブロック611に連結され、第2ポートは下部ADCブロック612に連結される。上部ADCブロック611から提供された入力は、グリーン画素G及びGに関連したデータを含み、下部ADCブロック612から提供された入力は、レッド画素及びブルー画素と関連したデータを含む。

図9に示したように、G及びG画素から提供された信号が同一のADCブロック、本例では、上部ADCブロック611でサンプリングされ、増幅された後に、デジタル信号に変換されるので、G及びGの傾きは同一、または実質的に同一であり、空間特性ばらつき(固定パターン雑音)がほとんどないか、完全にない。

図10及び図11は、各々本発明の実施形態の例示的ないくつかの構成要素及びこれと関連したタイミングダイアグラムを示す。

図10及び図11を参照して説明すると、単位画素910は、レッド640、ブルー画素655、G画素645、またはG画素650のうちいずれかとして構成される。単位画素910は、光感知器、例えば、光ダイオードPD912とトランジスタ914、918、922、924を含む。例示的なCDSブロック930(図7のCDSブロック637)は、3つのトランジスタ928、932、936及びキャパシタ934を含む。

図10の動作例を図11を参照して説明する。以下の説明は、代表的に、画素配列の第2行及び第2列の画素にについてなさている。

行選択信号RSELi+1ラインは、行駆動器に提供された選択信号に従って第1ロジッグ状態(例えば、論理HIGH状態)になる。行選択信号RSELi+1ラインが第1ロジッグ状態になった後に、画素リセット信号Rsi+1がトグルされ、図10のノード920は、リセットレベルであるリセット信号に固定される。このリセット信号は、トランジスタ918により増幅されて、トランジスタ924を経由してトランジスタ928のドレインに提供される。単位画素910が偶数行に位置するので、偶数ライン選択信号であるPhisEven信号がトグルする時に、単位画素910から提供された前記リセット信号がキャパシタ934に充電される。

参照電圧(reference voltage)のための信号であるPhiRef信号がトグルする時に、一定の水準の参照電圧VRefがキャパシタ934の下部ターミナル(電極)に提供される。この時に、キャパシタ934の上部ターミナル(電極)の電圧はVResetであり、キャパシタ934の下部ターミナルの電圧はVRefである。

リセット信号がキャパシタ934に充電された以後に、PhiRef信号に応答してトランジスタ936はターンオフされ(VRefは、これ以上キャパシタ934の下部ターミナルに提供されない)、Tgi+1信号がトグルして、伝送ゲート(transfer gate)をターンオンさせ(トランジスタ914はターンオンされ)、フォトダイオード912の光信号は電気信号の形態(以後画像信号という)でノード920に伝送される。

ノード920における画像信号は、増幅されてトランジスタ928のドレインに伝送される。PhisEven信号が再びトグルすると、画像信号はキャパシタ934に充電される。この時に、キャパシタ934の上部ターミナルの電圧はVImage_signalであり、キャパシタ934の下部ターミナルの電圧はVRef−(VReset−Image_signal)である(ここで、VReset−Image_signalは純粋画像信号を示す信号である)。続いて、純粋画像信号は、増幅器、例えば増幅器632により増幅され、ADC、例えばADC627によりデジタル信号に変換される。

図12は、本発明の他の実施形態によるCMOS撮像素子1000を示す。図12に示す撮像素子1000では、図7のスイッチセット633、634、635、636に代えてアナログマルチプレクサMUX1042、1040が使用され、タイミング生成器またはアドレス生成器から提供された選択信号SELECTがアナログマルチプレクサMUX1042に入力される。

図13は、本発明によるフレーム画素信号読み出し過程を示す流れ図である。図13に示したように、先ず、段階1102で、新しいフレームに対する処理が始まる。段階1104では、一番目の読み出し行ラインを選択するように、行駆動器がリセットされ、段階1106では、行ラインが選択される。段階1108では、選択された行が奇数行であるか偶数行であるかが判断される。行ラインが奇数行であれば、段階1110に示したように、奇数列出力が第1CDSブロック(例えば、下部CDSブロック)に連結され、偶数列出力は他のCDSブロック(例えば、上部CDSブロック)に連結される。一方、選択された行ラインが偶数行であれば、段階1120に示したように、奇数列出力が第1CDSブロック(例えば、上部CDSブロック)に連結され、偶数列出力は他のCDSブロック(例えば、下部CDSブロック)に連結される。段階1110または段階1120で連結が設定された後に、段階1130では、上部及び下部CDSブロックが、選択された行ラインを駆動し、列出力信号をサンプリングする。段階1132では、アナログ信号がデジタル信号に変換される。段階1134では、処理された行ラインが最後のラインであるか否かを判断し、最後のラインであれば、一フレームに対する処理が終わる(段階1136)。行ラインが最後のラインではなければ、次の読み出し行ラインに変更し(段階1138)、次の行ラインを選択するために段階1106に戻る。

図7及び図12のCMOS撮像素子は、図14に例示的に示すようなシステム1200に適用されることができる。撮像素子1202は、光学レンズ1207を通じて被写体1206の光信号を受けて画面1210を提供するデジタル信号処理器DSP1208に提供される画像信号を生成する。

図14のCMOS撮像素子1202としては、図8のCMOS撮像素子または図12のCMOS撮像素子が採用されうる。一例として、CMOS撮像素子1202は、能動画素センサ配列(APS array)12022、2つのCDS&Comparator&ADCsブロック12024、12030、2つのラッチ(Latch)12026、12032、2つの列解読器(Column Decoder)12028、12036、マルチプレクサ(MUX)12050、2つのランプ発生器(Ramp Generator)12038、12044、行解読器(Row Decoder)12040、及び行駆動器(Row Driver)12042を含む。CMOS撮像素子1202はまた、制御レジスタブロック12046及び時間発生器12048を含むことができる。

先に言及したように、CMOS撮像素子1202は、画像データをデジタル信号処理器(DSP)1208に提供し、またDSP1208との間で制御情報を交換する。DSP1208は、カメラ制御器12082と画像信号処理器12084を含み、画面1210に表示される電気信号を生成するためのコンピュータインターフェースPC/I/F12086を含む。

本発明のCMOS撮像素子及び方法によれば、固定パターン雑音を低減することができる。これによって、画面に表示される光信号は、被写体(orignal)からの光学信号を正確に反映したものとなる。

図14に示したように、本発明の実施形態によるCMOS撮像素子は、被写体から受けた光信号を電気的信号に変換する。CMOS撮像素子により形成された電気信号は、例えば、信号処理及び/又は画像認識(image recognition)などの多様な技術を使用してさらに処理され、再び画面に表示されるための光信号に変換されうる。

以上、望ましい実施形態を通じて本発明が例示的に説明されたが、本発明は、種々の他の実施形態としても実施されうる。例えば、本発明は、CMOS撮像素子として例示的に説明されているが、本発明の多様な発明的概念はCMOS撮像素子以外の他の撮像素子にも適用されることができる。さらに、図7及び図12のブロックダイアグラム、図10の回路ダイアグラム、図11のタイミングダイアグラム、図13の流れ図、図14のシステムは例示的なものに過ぎず、これらと均等なブロックダイアグラム、回路ダイアグラム、タイミングダイアグラム、流れ図、システムに代替することができることは当業者において自明である。

本発明は、望ましい実施形態を中心に説明されているが、本発明が属する技術分野で通常の知識を持つ者は、本発明がその本質的な特性から逸脱しない範囲で変形された形態に具現されうることを理解することができるであろう。したがって、ここに開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。

通常のCMOS撮像素子の構成を示す図である。 他の通常のCMOS撮像素子の構成を示す図である。 通常の撮像素子における入射光量の増加に対するG及びG画素の間の感度差を示すグラフである。 レッド及びブルー画素に対する通常のデモザイク方法を示す図である。 及びG画素の双方に対する通常のデモザイク方法を示す図である。 図2の通常のCMOS撮像素子により生成された画像で発生するチェッカパターンを示す図である。 本発明の実施形態によるCMOS撮像素子の構成を示す図である。 図7のCMOS撮像素子の動作に関するタイミングダイアグラムである。 本発明の実施形態による撮像素子において、入射光量の増加に対してG及びGが実質的に同一の感度を示すことを示すグラフである。 本発明の一実施形態を示す図である。 図10の一実施形態の動作を示すタイミングダイアグラムである。 本発明の他の実施形態によるCMOS撮像素子を示す図である。 本発明の他の実施形態によるフレームの画素信号読み出し処理を説明する流れ図である。 図7または図12のCMOS撮像素子を含むシステムの構成を示す図である。

Claims (18)

  1. レッド、ブルー、及びグリーン画素を含む複数の単位画素を具備する能動画素センサ配列と、
    前記能動画素センサ配列の行ラインを選択するための行駆動器と、
    前記能動画素センサ配列を挟んでその列方向の両側に配置される第1及び第2アナログ−デジタル変化器ブロックと、
    少なくとも1つの列ラインと前記第1及び第2アナログ−デジタル変化器ブロックのうちの一つとの間の連結を設定するための複数のスイッチング手段とを具備し、
    前記第1及び第2アナログ−デジタル変化器ブロックの各々は、前記複数の単位画素の少なくとも2つの列を一対として連結が設定され、
    前記スイッチング手段は、選択される行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を第1アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を第2アナログ−デジタル変化器ブロックに連結し、
    選択される行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第2アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第1アナログ−デジタル変化器ブロックに連結し、
    前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記第1及び第2アナログ−デジタル変化器ブロックのいずれか一方によって処理され、前記能動画素センサ配列のすべてのグリーン画素は、他方によって処理され、
    前記第1及び第2アナログ−デジタル変化器ブロックの各々は、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含み、
    前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする撮像素子。
  2. 前記第1アナログ−デジタル変化器ブロック及び前記第2アナログ−デジタル変化器ブロック以後の処理は、増幅及び変換処理を含むことを特徴とする請求項1に記載の撮像素子。
  3. 前記スイッチング手段は、少なくとも2セットのスイッチを含み、第1セットのスイッチは、前記第1及び第2アナログ−デジタル変化器ブロックのうちのいずれか一つと前記能動画素センサ配列とを連結し、第2セットのスイッチは、前記第1及び第2アナログ−デジタル変化器ブロックのうちの他の一つと前記能動画素センサ配列とを連結することを特徴とする請求項1に記載の撮像素子
  4. 前記スイッチング手段は、少なくとも2セットのマルチプレクサを含み、第1セットのマルチプレクサは、前記第1及び第2アナログ−デジタル変化器ブロックのうちのいずれか一つと前記能動画素センサ配列とを連結し、第2セットのマルチプレクサは、前記第1及び第2アナログ−デジタル変化器ブロックのうちの他の一つと前記能動画素センサ配列とを連結することを特徴とする請求項1に記載の撮像素子。
  5. 前記列出力と前記第1、第2アナログ−デジタル変化器ブロックとの間の前記連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号に応答して設定されることを特徴とする請求項1に記載の撮像素子。
  6. 前記タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号は、奇数信号、偶数信号、及び選択信号のうちのいずれか一つであることを特徴とする請求項5に記載の撮像素子。
  7. 前記複数の単位画素の各々は、光感知器及び処理回路を含み、
    前記処理回路は、リセットレベル信号を発生するためのリセット回路と、前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路とを含むことを特徴とする請求項1に記載の撮像素子。
  8. 前記処理回路は、複数のトランジスタを含むことを特徴とする請求項7に記載の撮像素子。
  9. 複数の単位画素を具備する能動画素センサ配列と、
    前記能動画素センサ配列を挟んでその列方向の両側に配置される第1及び第2アナログ−デジタル変化器ブロックと、
    前記複数の単位画素の第1サブセットと前記第1アナログ−デジタル変化器ブロックとを連結し、前記複数の単位画素の第2サブセットと前記第2アナログ−デジタル変化器ブロックとを連結するための複数のスイッチング手段とを有し、
    前記複数の単位画素の第1サブセットはブルー及びレッド画素であり、前記複数の単位画素の第2サブセットはグリーン画素であり、
    前記第1及び第2アナログ−デジタル変化器ブロックは、各々、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含み、
    前記ラッチブロックから提供された信号を出力するためのマルチプレクサをさらに含むことを特徴とする撮像素子。
  10. 前記第1アナログ−デジタル変化器ブロック及び第2アナログ−デジタル変化器ブロックの以後に実行される処理は、増幅及び変換処理であることを特徴とする請求項9に記載の撮像素子。
  11. 前記スイッチング手段は、少なくとも2セットのスイッチを含み、第1セットのスイッチは、前記第1アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結し、第2セットのスイッチは、前記第2アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結することを特徴とする請求項9に記載の撮像素子。
  12. 前記スイッチング手段は、少なくとも2セットのアナログマルチプレクサを含み、第1セットのアナログマルチプレクサは、前記第1アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結し、第2セットのアナログマルチプレクサは、前記第2アナログ−デジタル変化器ブロックと前記能動画素センサ配列の単位画素の第1サブセットとを連結することを特徴とする請求項9に記載の撮像素子。
  13. 前記複数の単位画素の第1及び第2サブセットと前記第1及び第2アナログ−デジタル変化器ブロックとの間の連結は、タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号に応答して設定されることを特徴とする請求項9に記載の撮像素子。
  14. 前記タイミング発生器及びアドレス発生器のうちのいずれか一つから提供される信号は、奇数信号、偶数信号、及び選択信号のうちのいずれか一つであることを特徴とする請求項13に記載の撮像素子。
  15. 前記複数の単位画素の各々は、光感知器及び処理回路を含み、
    前記処理回路は、リセットレベル信号を発生するためのリセット回路と、前記光感知器及びリセットレベル信号から提供された信号を増幅するための増幅回路とを含むことを特徴とする請求項9に記載の撮像素子。
  16. 前記処理回路は、複数のトランジスタを含むことを特徴とする請求項15に記載の撮像素子。
  17. 複数の単位画素を具備する能動画素センサ配列と、前記能動画素センサ配列を挟んでその列方向の両側に配置され、その各々が、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含む第1及び第2アナログ−デジタル変化器ブロックと、前記能動画素センサ配列と第1及び第2アナログ−デジタル変化器ブロックとを連結するための複数のスイッチング手段とを有する撮像素子において、
    前記複数の単位画素の第1サブセットと前記第1アナログ−デジタル変化器ブロックとを連結し、
    前記複数の単位画素の第2サブセットと前記第2アナログ−デジタル変化器ブロックとを連結することを含み、
    前記複数の単位画素の第1サブセットはブルー画素及びレッド画素であり、
    前記複数の単位画素の第2サブセットはグリーン画素であることを特徴とする固定パターン雑音低減方法。
  18. レッド、ブルー、及びグリーン画素を含む複数の単位画素を具備する能動画素センサ配列と、前記能動画素センサ配列の行ラインを選択するための行駆動器と、前記能動画素センサ配列を挟んでその列方向の両側に配置され、その各々が、画像サンプルを保持するための複数の相関二重サンプリングブロックと、前記画像サンプルを増幅するための複数の増幅器と、入力されたアナログサンプルをデジタル信号に変換するための複数のアナログ−デジタル変換器と、前記アナログ−デジタル変換器から提供された前記デジタル信号をラッチするためのラッチブロックと、選択信号に従って直列に信号を出力するデータ選択器とを含む第1及び第2アナログ−デジタル変化器ブロックとを有する撮像素子において、
    前記複数の単位画素を具備する能動画素センサ配列から一つの行ラインを選択し、
    前記行ラインが奇数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第1アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第2アナログ−デジタル変化器ブロックに連結し、
    前記行ラインが偶数行であれば、前記能動画素センサ配列の奇数列ラインから提供された列出力を前記第2アナログ−デジタル変化器ブロックに連結し、前記能動画素センサ配列の偶数列ラインから提供された列出力を前記第1アナログ−デジタル変化器ブロックに連結し、
    前記選択された行ラインを駆動し、前記第1アナログ−デジタル変化器ブロック及び第2アナログ−デジタル変化器ブロック全部で列出力信号をサンプリングし、
    アナログ信号出力をデジタル信号に変換することを含み、
    前記能動画素センサ配列のすべてのレッド及びブルー画素は、前記第1及び第2アナログ−デジタル変化器ブロックのいずれか一方によって処理され、前記能動画素センサ配列のすべてのグリーン画素は、他方によって処理される
    ことを特徴とする固定パターン雑音低減方法。
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