JP2004212387A - 階層電源ノイズ監視システムおよびノイズ・アナライザ・ユニット - Google Patents
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Abstract
【解決手段】ノイズ監視デバイスをオンチップに製造してチップ上のノイズを測定する。ノイズ監視システムは、チップ中に効果的に分散された複数のオンチップ・ノイズ監視デバイスを含む。ノイズ分析アルゴリズムはノイズ監視デバイスから収集されたノイズ・データに基づいてノイズ特性を分析し、階層ノイズ監視システムは、それぞれのコアのノイズをチップ上のシステムへマップする。
【選択図】図13
Description
オンチップ・ノイズ・アナライザ・ユニット(NAU)を与えてチップ上の電源ノイズおよび接地ノイズの特性を監視する。それぞれのNAUは、さらに高いレベルの組込自己診断テスト(BIST)ユニットまたは外部テスタによって制御され、それぞれのNAUは、信号線あるいは電力バス線内のノイズを測定する。
図10は、ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズ・レベル・ラッチと、メモリ記憶装置とを備えるノイズ監視システムのハイレベル・ブロック回路図である。ノイズ・モニタ・コントローラは、ハイレベルBISTおよび外部テスタから信号を受信して制御信号を基準電圧ジェネレータと電圧モニタとへ送信する。基準電圧ジェネレータは、一組の基準電圧を電圧モニタへ供給してVDDおよびGNDのノイズ・レベルを決定する。ノイズ・データは、次にラッチされメモリに格納されスキャンされることになる。スイッチング条件およびノイズの周期性に従って、測定周期をクロック・サイクル・タイムの倍数で調整して、高周波ノイズ・データだけでなく中間周波ノイズ・データおよび低周波ノイズ・データも収集できる。
(1)チップ上のVLSI回路のための階層電源ノイズ監視システムであって、オンチップに製造され、前記チップ上のノイズを測定し、前記チップ中のマクロおよびコアの内部に効果的に分散された複数のノイズ・アナライザ・ユニット(NAU)を備え、それぞれのオンチップ・ノイズ・アナライザ・ユニット(NAU)は前記チップ上の信号線または電源電圧線または接地電圧線のノイズ特性を測定し、それぞれのNAUはより高いレベルの組込自己診断テスト(BIST)ユニットもしくは外部テスタによって制御されるシステム。
(2)それぞれのNAUは基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを有し、前記電源電圧(VDD)および接地電圧(GND)は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第1の制御信号によって制御され、出力データは第2の制御信号の受信と同時にラッチされる上記(1)記載のシステム。
(3)それぞれのNAUが前記基準電圧を供給する基準電圧ジェネレータを有する上記(2)記載のシステム。
(4)複数のNAU間で共用され、前記基準電圧を供給する外部共用基準電圧ジェネレータを有する上記(2)記載のシステム。
(5)VDDおよび接地間の電圧差が測定される上記(2)記載のシステム。
(6)それぞれのノイズ監視デバイスは、ノイズ・パルス出力NPを生成する電源ノイズ・モニタ(SNM)と、接地ノイズ・モニタ(GNM)と、2つの電圧基準レベル(Vref1およびVref2)と、2つのサンプリング・ラッチ(S/L1およびS/L2)とを有し、前記電源電圧VDDは前記SNMによって監視されて前記基準電圧Vref1と比較評価され、前記接地電圧GNDは前記GNMによって監視されて前記基準電圧Vref2と比較評価され、前記SNMによって生成された電源電圧ノイズ・パルスが前記ラッチS/L1によってサンプリングされ、前記GNMによって生成された接地ノイズ・パルスが前記ラッチS/L2によってサンプリングされる上記(2)記載のシステム。
(7)前記電源ノイズ・モニタSNMはインバータとして接続された強pMOSデバイスおよび弱nMOSデバイスを有し、前記pMOSデバイスのソースおよびボディがVref1へ接続され、前記nMOSデバイスのソースおよびボディがGNDへ接続され、前記pMOSデバイスおよびnMOSデバイスのゲートがVDDへ接続され、前記pMOSデバイスおよびnMOSデバイスのドレインが前記ノイズ・パルス出力NPへ接続され、V’ref1=Vref1−Vthp でありVthp は前記pMOSデバイスのしきい電圧であると定義することにより、前記VDD入力がV’ref1より高い場合、前記pMOSデバイスがオフになり、前記nMOSデバイスがオンになり、前記NP出力がGNDになり、VDDがV’ref1以下に降下する場合、前記pMOSデバイスが弱反転から強反転へ切り換わることによってオンになり、前記pMOSデバイスが前記nMOSデバイスに対してオーバーパワーとなるように構成されているために前記NP出力がVref1に変わる上記(6)記載のシステム。
(8)前記基準電圧Vref1のレベルが調整されるとき、NPは領域Aでは常に1(ハイ)であり、領域Cでは常に0(ロー)であり、領域Bでは0および1間を変動するという3つの異なった領域A,B,Cのうちの1つの領域において前記SNM出力NPが生成され、V’ref1=Vref1−Vthp が最大電源電圧VDDmax より大きいとき、前記出力NPは領域Aにとどまって常に1であり、V’ref1が最小電源電圧VDDmin より小さいとき、前記出力NPは領域Cにとどまって常に0であり、前記領域Aおよび領域B間の境界を通過してVref1を掃引させることによってVDDmax が確認され、前記領域Bおよび領域C間の境界を通過してVref1を掃引させることによってVDDmin が確認され、前記領域Bの幅すなわちVDDmax −VDDmin は、VDDノイズ変動の範囲を定める上記(7)記載のシステム。
(9)前記電源ノイズ・モニタSNMからのノイズ・パルス出力信号NPは前記サンプリング・ラッチS/L1への入力であり、前記サンプリング・ラッチS/L1は、前記領域A,B,およびC間の境界に達したときに書込許可信号をトリガし、前記書込許可信号は前記境界での対応するVref1レベルに基づいてメモリへVDDmax 値およびVDDmin 値を記録することを可能にする上記(8)記載のシステム。
(10)前記領域AおよびB間の境界と、前記領域BおよびC間の境界とを検出して記録するセット−リセット・サンプリング・ラッチを有し、前記電源ノイズ・モニタSNMの出力NPは2つのセット−リセット・サンプリング・ラッチSR−1,SR−2へのSET入力を構成し、前記2つのセット−リセット・サンプリング・ラッチの出力は2つのANDゲートAND1,AND2への入力であり、第1のANDゲートAND1への第2の入力は、段階的に上方へ調整される第1の基準信号であり、第2のANDゲートAND2への第2の入力は、段階的に下方へ調整される第2の基準信号であり、前記第1のANDゲートAND1はVDDmin 書込許可信号を生成し、前記第2のANDゲートAND2はVDDmax 書込許可信号を生成する上記(9)記載のシステム。
(11)VDDmax を検出するために、V’ref1>>VDDmax でありNPが領域Aで常に1である1(ハイ)へ前記基準電圧Vref1が最初にセットされ、V’ref1が段階的に下方へ調整されてVDDmax をちょうど下回るときに最初の0パルスが前記出力NP上に現れ、0の最初の出現は、ラッチイネーブル信号をトリガして前記領域AおよびB間の境界に対応するVref1b_max すなわちV’ref1b_max +Vthp のレベルを記録し、Vref1b のステップ・サイズがΔVの場合、VDDmax が(Vref1b_max +ΔV−Vthp )と(Vref1b_max −Vthp )との平均=[Vref1b_max −Vthp +(ΔV/2)]に近似する上記(8)記載のシステム。
(12)VDDmin を検出するために、V’ref1<<VDDmin でありNPが領域Cで常に0である0(ロー)へ前記基準電圧Vref1が最初にセットされ、V’ref1が段階的に上方へ調整されてVDDmin をちょうど上回るとき、最初の1パルスが前記出力ノードNP上に現れ、1の最初の出現はラッチイネーブル信号をトリガして前記領域BおよびC間の境界に対応するVref1b_min すなわちV’ref1b_min +Vthp のレベルを記録し、Vref1のステップ・サイズがΔVの場合、VDDmin は(Vref1b_min −ΔV−Vthp )と(Vref1b_min −Vthp )との平均=[Vref1b_min −Vthp −(ΔV/2)]に近似する上記(8)記載のシステム。
(13)前記接地ノイズ・モニタGNMはインバータとして接続された強nMOSデバイスおよび弱pMOSデバイスを有し、前記pMOSデバイスのソースおよびボディがVDDへ接続され、前記nMOSデバイスのソースおよびボディがVref2へ接続され、前記pMOSデバイスおよびnMOSデバイスのゲートがGNDへ接続され、前記pMOSデバイスおよびnMOSデバイスのドレインがノイズ・パルス出力NPへ接続され、前記nMOSデバイスは前記pMOSデバイスより強い駆動電力を有するよう構成され、V’ref2=Vref2+Vthn でありVthn は前記nMOSデバイスのしきい電圧であると定義することにより、前記GND入力がV’ref2より低い場合、前記nMOSデバイスがオフになり、前記pMOSデバイスがオンになり、前記NP出力がVDDになり、GNDがV’ref2を超える場合、前記nMOSデバイスが弱反転から強反転へ切り換わることによってオンになり、前記nMOSデバイスが前記pMOSデバイスに対してオーバーパワーになるように構成されているために前記NP出力がVref2に変わる上記(6)記載のシステム。
(14)前記基準電圧Vref2のレベルが調整されるとき、NPは領域Aでは常に1(ハイ)であり、領域Cでは常に0(ロー)であり、領域Bでは0および1間を変動するという3つの異なった領域A,B,Cのうちの1つの領域において前記GNM出力NPが生成され、V’ref2=Vref2+Vthn が最大接地電圧GNDmax より大きいとき、前記出力NPは領域Aにとどまって1であり、V’ref2が最小接地電圧GNDmin より小さいとき、前記出力NPは領域Cにとどまって0であり、前記領域Aおよび領域B間の境界を通過してVref2を掃引させることによってGNDmax が確認され、前記領域Bおよび領域C間の境界を通過してVref2を掃引させることによってGNDmin が確認され、前記領域Bの幅すなわちGNDmax −GNDmin は、GNDノイズ変動の範囲を定める上記(13)記載のシステム。
(15)GNDmax を検出するために、V’ref2>>GNDmax でありNPが領域Aで常に1である1(ハイ)へ前記基準電圧Vref2が最初にセットされ、V’ref2が段階的に下方へ調整されてGNDmax をちょうど下回るときに最初の0パルスが前記出力ノードNP上に現れ、0の最初の出現は、ラッチイネーブル信号をトリガして前記領域AおよびB間の境界に対応するVref2b_max すなわちV’ref2b_max −Vthn のレベルを記録し、Vref2のステップ・サイズがΔVの場合、GNDmax が(Vref2b_max +ΔV+Vthn )と(Vref2b_max +Vthn )との平均=[Vref2b_max +Vthn +(ΔV/2)]に近似する上記(14)記載のシステム。
(16)GNDmin を検出するために、V’ref2<<GNDmin でありNPが領域Cで常に0である0(ロー)へ前記基準電圧Vref2が最初にセットされ、V’ref2が段階的に上方へ調整されてGNDmin をちょうど上回るとき、最初の1パルスが前記出力ノードNP上に現れ、1の最初の出現はラッチイネーブル信号をトリガして前記領域BおよびC間の境界に対応するVref2b_min すなわちV’ref2b_min −Vthn のレベルを記録し、Vref2のステップ・サイズがΔVの場合、GNDmin は(Vref2b_min −ΔV+Vthn )と(Vref2b_min +Vthn )との平均=[Vref2b_min +Vthn −(ΔV/2)]に近似する上記(14)記載のシステム。
(17)ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズレベル・ラッチと、メモリとをさらに備え、前記ノイズ・モニタ・コントローラはハイレベルBISTまたは外部テスタから信号を受信して制御信号を前記基準電圧ジェネレータおよび前記電圧モニタへ送り、前記基準電圧ジェネレータは一組の基準電圧を前記電圧モニタへ供給してVDDおよびGNDのノイズ・レベルを決定し、ノイズ・データがラッチされて前記メモリへ格納される上記(1)記載のシステム。
(18)測定周期がクロック・サイクル・タイムの倍数で調整されて中間周波ノイズ・データおよび低周波ノイズ・データを収集する上記(17)記載のシステム。
(19)制御線およびデータ線がコア内のそれぞれのNAUへ経路指定され、測定されたノイズ・データがそれぞれのNAUにラッチされて順次スキャンされる上記(1)記載のシステム。
(20)複数のNAUがローカル電源ノイズを測定し、基準電圧がローカル組込自己診断テスト・ユニットLBISTによって生成される、コアのためのメモリ内ノイズ監視システムを含む上記(1)記載のシステム。
(21)オンチップに製造され、前記チップのマクロまたはコア内部の前記チップ上のノイズを測定する、前記チップ上のVLSI回路のためのノイズ・アナライザ・ユニット(NAU)であって、前記オンチップ・ノイズ・アナライザ・ユニット(NAU)は、前記チップ上の信号線または電源電圧線または接地電圧線のノイズ特性を測定し、より高いレベルの組込自己診断テスト(BIST)ユニットもしくは外部テスタによって制御され、
基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを備え、前記電源電圧(VDD)および接地電圧(GND)は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第1の制御信号によって制御され、出力データは第2の制御信号の受信と同時にラッチされるノイズ・アナライザ・ユニット。
(22)前記基準電圧を供給する基準電圧ジェネレータをさらに備える上記(21)記載のノイズ・アナライザ・ユニット。
(23)前記NAUはVDDおよび接地間の電圧差を測定する上記(21)記載のノイズ・アナライザ・ユニット。
(24)前記ノイズ監視デバイスは、ノイズ・パルス出力NPを生成する電源ノイズ・モニタ(SNM)と、接地ノイズ・モニタ(GNM)と、2つの電圧基準レベル(Vref1およびVref2)と、2つのサンプリング・ラッチ(S/L1およびS/L2)とを有し、前記電源電圧VDDは前記SNMによって監視されて前記基準電圧Vref1と比較評価され、前記接地電圧GNDは前記GNMによって監視されて前記基準電圧Vref2と比較評価され、前記SNMによって生成された電源電圧ノイズ・パルスが前記ラッチS/L1によってサンプリングされ、前記GNMによって生成された接地ノイズ・パルスが前記ラッチS/L2によってサンプリングされる上記(21)記載のノイズ・アナライザ・ユニット。
12 基準電圧ジェネレータ
14 ノイズ監視デバイス
16 ノイズ・データ・ラッチ
18 調整電源
32 pMOSデバイス
34 nMOSデバイス
300,400 SOCノイズ・アナライザ・プロトコル
310,410 データ線
320,420 制御線
330,430 グローバルBISTユニットGBIST
340 メモリ・バッファ
350,450 ローカル組込自己診断テスト・ユニットLBIST
460 メモリ・コア
Claims (24)
- チップ上のVLSI回路のための階層電源ノイズ監視システムであって、
オンチップに製造され、前記チップ上のノイズを測定し、前記チップ中のマクロおよびコアの内部に効果的に分散された複数のノイズ・アナライザ・ユニット(NAU)を備え、
それぞれのオンチップ・ノイズ・アナライザ・ユニット(NAU)は前記チップ上の信号線または電源電圧線または接地電圧のノイズ特性を測定し、それぞれのNAUはより高いレベルの組込自己診断テスト(BIST)ユニットもしくは外部テスタによって制御されるシステム。 - それぞれのNAUは基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを有し、前記電源電圧(VDD)および接地電圧(GND)は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第1の制御信号によって制御され、出力データは第2の制御信号の受信と同時にラッチされる請求項1記載のシステム。
- それぞれのNAUが前記基準電圧を供給する基準電圧ジェネレータを有する請求項2記載のシステム。
- 複数のNAU間で共用され、前記基準電圧を供給する外部共用基準電圧ジェネレータを有する請求項2記載のシステム。
- VDDおよび接地間の電圧差が測定される請求項2記載のシステム。
- それぞれのノイズ監視デバイスは、ノイズ・パルス出力NPを生成する電源ノイズ・モニタ(SNM)と、接地ノイズ・モニタ(GNM)と、2つの電圧基準レベル(Vref1およびVref2)と、2つのサンプリング・ラッチ(S/L1およびS/L2)とを有し、前記電源電圧VDDは前記SNMによって監視されて前記基準電圧Vref1と比較評価され、前記接地電圧GNDは前記GNMによって監視されて前記基準電圧Vref2と比較評価され、前記SNMによって生成された電源電圧ノイズ・パルスが前記ラッチS/L1によってサンプリングされ、前記GNMによって生成された接地ノイズ・パルスが前記ラッチS/L2によってサンプリングされる請求項2記載のシステム。
- 前記電源ノイズ・モニタSNMはインバータとして接続された強pMOSデバイスおよび弱nMOSデバイスを有し、前記pMOSデバイスのソースおよびボディがVref1へ接続され、前記nMOSデバイスのソースおよびボディがGNDへ接続され、前記pMOSデバイスおよびnMOSデバイスのゲートがVDDへ接続され、前記pMOSデバイスおよびnMOSデバイスのドレインが前記ノイズ・パルス出力NPへ接続され、V’ref1=Vref1−Vthp でありVthp は前記pMOSデバイスのしきい電圧であると定義することにより、前記VDD入力がV’ref1より高い場合、前記pMOSデバイスがオフになり、前記nMOSデバイスがオンになり、前記NP出力がGNDになり、VDDがV’ref1以下に降下する場合、前記pMOSデバイスが弱反転から強反転へ切り換わることによってオンになり、前記pMOSデバイスが前記nMOSデバイスに対してオーバーパワーとなるように構成されているために前記NP出力がVref1に変わる請求項6記載のシステム。
- 前記基準電圧Vref1のレベルが調整されるとき、NPは領域Aでは常に1(ハイ)であり、領域Cでは常に0(ロー)であり、領域Bでは0および1間を変動するという3つの異なった領域A,B,Cのうちの1つの領域において前記SNM出力NPが生成され、V’ref1=Vref1−Vthp が最大電源電圧VDDmax より大きいとき、前記出力NPは領域Aにとどまって常に1であり、V’ref1が最小電源電圧VDDmin より小さいとき、前記出力NPは領域Cにとどまって常に0であり、前記領域Aおよび領域B間の境界を通過してVref1を掃引させることによってVDDmax が確認され、前記領域Bおよび領域C間の境界を通過してVref1を掃引させることによってVDDmin が確認され、前記領域Bの幅すなわちVDDmax −VDDmin は、VDDノイズ変動の範囲を定める請求項7記載のシステム。
- 前記電源ノイズ・モニタSNMからのノイズ・パルス出力信号NPは前記サンプリング・ラッチS/L1への入力であり、前記サンプリング・ラッチS/L1は、前記領域A,B,およびC間の境界に達したときに書込許可信号をトリガし、前記書込許可信号は前記境界での対応するVref1レベルに基づいてメモリへVDDmax 値およびVDDmin 値を記録することを可能にする請求項8記載のシステム。
- 前記領域AおよびB間の境界と、前記領域BおよびC間の境界とを検出して記録するセット−リセット・サンプリング・ラッチを有し、前記電源ノイズ・モニタSNMの出力NPは2つのセット−リセット・サンプリング・ラッチSR−1,SR−2へのSET入力を構成し、前記2つのセット−リセット・サンプリング・ラッチの出力は2つのANDゲートAND1,AND2への入力であり、第1のANDゲートAND1への第2の入力は、段階的に上方へ調整される第1の基準信号であり、第2のANDゲートAND2への第2の入力は、段階的に下方へ調整される第2の基準信号であり、前記第1のANDゲートAND1はVDDmin 書込許可信号を生成し、前記第2のANDゲートAND2はVDDmax 書込許可信号を生成する請求項9記載のシステム。
- VDDmax を検出するために、V’ref1>>VDDmax でありNPが領域Aで常に1である1(ハイ)へ前記基準電圧Vref1が最初にセットされ、V’ref1が段階的に下方へ調整されてVDDmax をちょうど下回るときに最初の0パルスが前記出力NP上に現れ、0の最初の出現は、ラッチイネーブル信号をトリガして前記領域AおよびB間の境界に対応するVref1b_max すなわちV’ref1b_max +Vthp のレベルを記録し、Vref1b のステップ・サイズがΔVの場合、VDDmax が(Vref1b_max +ΔV−Vthp )と(Vref1b_max −Vthp )との平均=[Vref1b_max −Vthp +(ΔV/2)]に近似する請求項8記載のシステム。
- VDDmin を検出するために、V’ref1<<VDDmin でありNPが領域Cで常に0である0(ロー)へ前記基準電圧Vref1が最初にセットされ、V’ref1が段階的に上方へ調整されてVDDmin をちょうど上回るとき、最初の1パルスが前記出力ノードNP上に現れ、1の最初の出現はラッチイネーブル信号をトリガして前記領域BおよびC間の境界に対応するVref1b_min すなわちV’ref1b_min +Vthp のレベルを記録し、Vref1のステップ・サイズがΔVの場合、VDDmin は(Vref1b_min −ΔV−Vthp )と(Vref1b_min −Vthp )との平均=[Vref1b_min −Vthp −(ΔV/2)]に近似する請求項8記載のシステム。
- 前記接地ノイズ・モニタGNMはインバータとして接続された強nMOSデバイスおよび弱pMOSデバイスを有し、前記pMOSデバイスのソースおよびボディがVDDへ接続され、前記nMOSデバイスのソースおよびボディがVref2へ接続され、前記pMOSデバイスおよびnMOSデバイスのゲートがGNDへ接続され、前記pMOSデバイスおよびnMOSデバイスのドレインがノイズ・パルス出力NPへ接続され、前記nMOSデバイスは前記pMOSデバイスより強い駆動電力を有するよう構成され、V’ref2=Vref2+Vthn でありVthn は前記nMOSデバイスのしきい電圧であると定義することにより、前記GND入力がV’ref2より低い場合、前記nMOSデバイスがオフになり、前記pMOSデバイスがオンになり、前記NP出力がVDDになり、GNDがV’ref2を超える場合、前記nMOSデバイスが弱反転から強反転へ切り換わることによってオンになり、前記nMOSデバイスが前記pMOSデバイスに対してオーバーパワーになるように構成されているために前記NP出力がVref2に変わる請求項6記載のシステム。
- 前記基準電圧Vref2のレベルが調整されるとき、NPは領域Aでは常に1(ハイ)であり、領域Cでは常に0(ロー)であり、領域Bでは0および1間を変動するという3つの異なった領域A,B,Cのうちの1つの領域において前記GNM出力NPが生成され、V’ref2=Vref2+Vthn が最大接地電圧GNDmax より大きいとき、前記出力NPは領域Aにとどまって1であり、V’ref2が最小接地電圧GNDmin より小さいとき、前記出力NPは領域Cにとどまって0であり、前記領域Aおよび領域B間の境界を通過してVref2を掃引させることによってGNDmax が確認され、前記領域Bおよび領域C間の境界を通過してVref2を掃引させることによってGNDmin が確認され、前記領域Bの幅すなわちGNDmax −GNDmin は、GNDノイズ変動の範囲を定める請求項13記載のシステム。
- GNDmax を検出するために、V’ref2>>GNDmax でありNPが領域Aで常に1である1(ハイ)へ前記基準電圧Vref2が最初にセットされ、V’ref2が段階的に下方へ調整されてGNDmax をちょうど下回るときに最初の0パルスが前記出力ノードNP上に現れ、0の最初の出現は、ラッチイネーブル信号をトリガして前記領域AおよびB間の境界に対応するVref2b_max すなわちV’ref2b_max −Vthn のレベルを記録し、Vref2のステップ・サイズがΔVの場合、GNDmax が(Vref2b_max +ΔV+Vthn )と(Vref2b_max +Vthn )との平均=[Vref2b_max +Vthn +(ΔV/2)]に近似する請求項14記載のシステム。
- GNDmin を検出するために、V’ref2<<GNDmin でありNPが領域Cで常に0である0(ロー)へ前記基準電圧Vref2が最初にセットされ、V’ref2が段階的に上方へ調整されてGNDmin をちょうど上回るとき、最初の1パルスが前記出力ノードNP上に現れ、1の最初の出現はラッチイネーブル信号をトリガして前記領域BおよびC間の境界に対応するVref2b_min すなわちV’ref2b_min −Vthn のレベルを記録し、Vref2のステップ・サイズがΔVの場合、GNDmin は(Vref2b_min −ΔV+Vthn )と(Vref2b_min +Vthn )との平均=[Vref2b_min +Vthn −(ΔV/2)]に近似する請求項14記載のシステム。
- ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズレベル・ラッチと、メモリとをさらに備え、前記ノイズ・モニタ・コントローラはハイレベルBISTまたは外部テスタから信号を受信して制御信号を前記基準電圧ジェネレータおよび前記電圧モニタへ送り、前記基準電圧ジェネレータは一組の基準電圧を前記電圧モニタへ供給してVDDおよびGNDのノイズ・レベルを決定し、ノイズ・データがラッチされて前記メモリへ格納される請求項1記載のシステム。
- 測定周期がクロック・サイクル・タイムの倍数で調整されて中間周波ノイズ・データおよび低周波ノイズ・データを収集する請求項17記載のシステム。
- 制御線およびデータ線がコア内のそれぞれのNAUへ経路指定され、測定されたノイズ・データがそれぞれのNAUにラッチされて順次スキャンされる請求項1記載のシステム。
- 複数のNAUがローカル電源ノイズを測定し、基準電圧がローカル組込自己診断テスト・ユニットLBISTによって生成される、コアのためのメモリ内ノイズ監視システムを含む請求項1記載のシステム。
- オンチップに製造され、前記チップのマクロまたはコア内部の前記チップ上のノイズを測定する、前記チップ上のVLSI回路のためのノイズ・アナライザ・ユニット(NAU)であって、
前記オンチップ・ノイズ・アナライザ・ユニット(NAU)は、前記チップ上の信号線または電源電圧線または接地電圧のノイズ特性を測定し、より高いレベルの組込自己診断テスト(BIST)ユニットもしくは外部テスタによって制御され、
基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを備え、前記電源電圧(VDD)および接地電圧(GND)は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第1の制御信号によって制御され、出力データは第2の制御信号の受信と同時にラッチされるノイズ・アナライザ・ユニット。 - 前記基準電圧を供給する基準電圧ジェネレータをさらに備える請求項21記載のノイズ・アナライザ・ユニット。
- 前記NAUはVDDおよび接地間の電圧差を測定する請求項21記載のノイズ・アナライザ・ユニット。
- 前記ノイズ監視デバイスは、ノイズ・パルス出力NPを生成する電源ノイズ・モニタ(SNM)と、接地ノイズ・モニタ(GNM)と、2つの電圧基準レベル(Vref1およびVref2)と、2つのサンプリング・ラッチ(S/L1およびS/L2)とを有し、前記電源電圧VDDは前記SNMによって監視されて前記基準電圧Vref1と比較評価され、前記接地電圧GNDは前記GNMによって監視されて前記基準電圧Vref2と比較評価され、前記SNMによって生成された電源電圧ノイズ・パルスが前記ラッチS/L1によってサンプリングされ、前記GNMによって生成された接地ノイズ・パルスが前記ラッチS/L2によってサンプリングされる請求項21記載のノイズ・アナライザ・ユニット。
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