JP2004172538A - 半導体装置 - Google Patents
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Abstract
【課題】縮小化された逆阻止MOSFET構造を有する半導体装置を提供する。
【解決手段】SOI基板34に設けられたP−形層33と、このP−形層33に離間して設けられたN形領域35a,35bと、これらN形領域35a,35b間に該N形領域35a,35bからそれぞれ間隔をあけてP−形層33に設けられたP形領域36と、N形領域35a,35b内上部にそれぞれ設けられたN+形領域37a,37bと、P形領域36内上部に設けられたN+形領域38と、N形領域35aの一部分の上及びN+形領域38の一方側の一部分の上及び両領域35a,38間のP−形層33及びP形領域36の上に配置されたゲート40aと、N形領域35bの一部分の上及びN+形領域38の他方側の一部分の上及び両領域35b,38間のP−形層33及びP形領域36の上に配置されたゲート40bとを備える。
【選択図】 図1
【解決手段】SOI基板34に設けられたP−形層33と、このP−形層33に離間して設けられたN形領域35a,35bと、これらN形領域35a,35b間に該N形領域35a,35bからそれぞれ間隔をあけてP−形層33に設けられたP形領域36と、N形領域35a,35b内上部にそれぞれ設けられたN+形領域37a,37bと、P形領域36内上部に設けられたN+形領域38と、N形領域35aの一部分の上及びN+形領域38の一方側の一部分の上及び両領域35a,38間のP−形層33及びP形領域36の上に配置されたゲート40aと、N形領域35bの一部分の上及びN+形領域38の他方側の一部分の上及び両領域35b,38間のP−形層33及びP形領域36の上に配置されたゲート40bとを備える。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、逆阻止MOSFET構造を有する半導体装置に関する。
【0002】
【従来の技術】
周知の通り、MOSFET構造は、一般的に二重拡散型MOSFET(Double Diffused MOSFET:D−MOSFET)が用いられる。このD−MOSFETの構造は、図7に断面図を示すようになっている。図7において、1はD−MOSFETで、N+形層上にN−形層が成層されたドレインとなる半導体基板2によって形成され、3は半導体基板2のN−形層上部に形成されたP形ウェル、4はP形ウェル2に形成されたN形領域である。また、5はゲート酸化膜、6はゲート、7はゲート電極であり、8はソース電極であり、9は絶縁膜である。
【0003】
また、MOSFETは、図8に回路図を示すように、ドレイン−ソース間では耐圧(Vdss)が得られるが、逆のソース−ドレイン間では寄生ダイオードDiによって耐圧はなくなってしまう。なお、Sはソース、Dはドレイン、Gはゲートを示す。
【0004】
このため、双方向に耐圧を持たせるためには、図9に回路図を示すように、2個のMOSFETを用い、ドレインDa、ソースSa、ゲートGaとする一方のMOSFETと、ドレインDb、ソースSb、ゲートGbとする他方のMOSFETのソースSa、ソースSbを接続する。これにより、ドレインDaとドレインDbの間にて双方向の耐圧が得られ、逆阻止形のものとなる。
【0005】
そして、上記のような構成で、ゲートGaとゲートGbとを接続し、ゲートGa,GbとソースSa,Sb間に印加する電圧を制御することによって、ドレインDaとドレインDbの間を、ソースSa,Sbを介して流す電流のON、OFF制御を行うことができる装置となる。また、こうした双方向に耐圧を持った逆阻止形構造を実現するためには、図7に示すチップの全裏面がドレインDとなっているD−MOSFET1では、2個のチップを単純に2個並べて配置しなければならず、このように構成することは、装置を小型化する上で不向きであった。
【0006】
一方、横型二重拡散方式のMOSFET(Lateral Double Diffused MOSFET:LD−MOSFET)においても、2個のチップを単純に平面的に並べる構成では小型化が容易でないため、1チップ化が考えられ、図10に示すように、SOI(Sillicon On Insulator)基板を用いてLD−MOSFETを左右対称に2個並べ、1チップを構成することが考えられていた。
【0007】
すなわち、図10において、10は2個のLD−MOSFET10a,10bを1チップ化してなる逆阻止形の半導体装置であり、これは、図中に示すA−A線を対称軸として左右対称に形成されており、11は、SiO2層12の上にP−形層13が成層されたSOI基板である。以下、一方のLD−MOSFET10aについて説明すると、14aはN形領域、15aはP形領域で、それぞれP−形層13内に形成されており、さらにP−形層13内にはP形領域15aに隣接してP+形領域16aが形成されている。
【0008】
また、17aはN形領域14a内の上部に形成されたドレインDのN+形領域、18aはP形領域15a内の上部に形成されたソースSのN+形領域であり、さらに離間配置された両N+形領域17a,18aの相対する片側の上面及びP−形層13、N形領域14a、P形領域15aの両N+形領域17a,18a間の上面に接するようにゲート酸化膜19aが設けられ、ゲート酸化膜19a上にはゲート20aが設けられている。
【0009】
またさらに、N+形領域17aの他側の上面にはドレイン電極21aが導通するように設けられ、またN+形領域18aの他側の上面及びP+形領域16aの上面には、ソース電極22が同じく導通するように設けられている。なお、ゲート20aの一部上面には、外部からの電圧印加を可能にする2個のLD−MOSFET10a,10b共通の図示しないゲート電極が、導通するように設けられている。また、23は層間絶縁膜、24は素子分離膜である。
【0010】
このように構成されたものは、ゲート電極とソース電極22間に印加する電圧を制御することによってON、OFF制御される、LD−MOSFET10aのドレイン電極21aとLD−MOSFET10bのドレイン電極21b(図示せず)の間を流れる電流が、ソース電極22を介して流れることになる。また、単に2個のLD−MOSFET10a,10bを左右対称に2個並べて1チップ化したものであるから、例えば図中に示すB−B線長さを5単位の長さとすると、2個のLD−MOSFET10a,10bのそれぞれの大きさが20単位の大きさとなり、半導体装置10全体としては40単位の大きさとなる。このため、1チップ化した状態でも、チップの大きさがより縮小したものとなるよう、さらなるチップ縮小化が要望されていた。
【0011】
また、上記構成と同様のものとして、ソース領域に対し、1個の接触体を用いたものがある(例えば、特許文献1参照。)。
【0012】
【特許文献1】
特開平8−97410号公報(第3−4頁、図1)
【0013】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは縮小化された逆阻止MOSFET構造を有する半導体装置を提供することにある。
【0014】
【課題を解決するための手段】
本発明の半導体装置は、第1導電形の半導体層と、この半導体層に離間して設けられた第2導電形の第1、第2の領域と、これら第1、第2の領域間に該第1、第2の領域からそれぞれ間隔をあけて前記半導体層に設けられた該半導体層より不純物の高い第1導電形の第3の領域と、前記第1、第2の領域内上部にそれぞれ設けられた該第1、第2の領域より不純物の高い第2導電形の第4、第5の領域と、前記第3の領域内上部に設けられた第2導電形の第6の領域と、前記第1の領域の一部分の上及び前記第6の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第1のゲートと、前記第2の領域の一部分の上及び前記第6の領域の他方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第2のゲートとを具備することを特徴とするものであり、
また、第1導電形の半導体層と、この半導体層に離間して設けられた第2導電形の第1、第2の領域と、これら第1、第2の領域間に該第1、第2の領域からそれぞれ間隔をあけ且つ互いに離間して前記半導体層に設けられた該半導体層より不純物の高い第1導電形の第3の領域と、前記第1、第2の領域内上部にそれぞれ設けられた該第1、第2の領域より不純物の高い第2導電形の第4、第5の領域と、前記第3の領域内上部に互いに離間して設けられた第2導電形の第7、第8の領域と、前記第1の領域の一部分の上及び前記第7の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第1のゲートと、前記第2の領域の一部分の上及び前記第8の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第2のゲートと、前記第7の領域の他方側の一部分の上及び前記第8の領域の他方側の一部分の上及び両領域間の前記第3の領域の上に配置された導電性を有する接続体とを具備することを特徴とするものであり、
さらに、前記第3の領域の一部に、該第3の領域を所定電位とするよう外部から電圧が印加可能となっていることを特徴とするものであり、
さらに、前記半導体層が、SOI基板に設けられていることを特徴とするものである。
【0015】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【0016】
先ず第1の実施形態を図1乃至図4により説明する。図1は図3におけるX−X矢方向視の断面図であり、図2は回路図であり、図3は要部の平面図であり、図4は変形形態の断面図である。
【0017】
図1乃至図4において、31は半導体装置で、SiO2層32の上に、例えばシリコンにP形不純物を添加してなるP−形層33が成層されたSOI基板34を用い、後述する各層、膜等が図1の紙面に直交する方向に図3に示す略縦縞状のパターンをなすように形成されている。そして、P−形層33内には、N形不純物を注入することによりN形領域35a,35bが、左右対称に離間してSiO2層32上面に達する深さまで形成されている。さらに、N形領域35a,35b間のP−形層33内には、両領域35a,35bから間隔をあけてP形不純物を注入することによりバックゲートBGのP形領域36が、層上部に所定深さまで形成されている。
【0018】
また、N形領域35a,35b内には、さらにN形不純物を注入することによりドレインDa,DbのN+形領域37a,37bが、N形領域35a,35bのP形領域36側の上面を一部表出させるようにして、層上部に所定深さまで形成されている。一方、P形領域36内には、N形不純物を注入することによりN+形領域38が、P形領域36の側部上面を一部表出させるようにして、層上部中央部分に所定深さまで形成されている。
【0019】
また、P−形層33のN形領域35aとP形領域36の間に表出する上面、N形領域35aの表出上面及びN+形領域37aのP形領域36側の上面、P形領域36のN形領域35a側に表出する上面及びN+形領域38の右方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39aが設けられている。さらにゲート酸化膜39a上には、ポリシリコンを成層してなる一方のゲートGaであるゲート40aが設けられている。
【0020】
一方、P−形層33のN形領域35bとP形領域36の間に表出する上面、N形領域35bの表出上面及びN+形領域37bのP形領域36側の上面、P形領域36のN形領域35b側の表出する上面及びN+形領域38の左方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39bが設けられている。さらにゲート酸化膜39b上には、ポリシリコンを成層してなる他方のゲートGbであるゲート40bが設けられている。
【0021】
そして、N+形領域37a,37b及びN+形領域38、ゲート酸化膜39a,39b、ゲート40a,40bの上には、例えばSiO2でなる第1、第2の絶縁膜41,42、BPSG膜(Boron−doped Phospho−Silicate Glass膜)等、複数の絶縁膜を積層してなる層間絶縁膜44が設けられている。なお、45は層間絶縁膜44の両側方に側辺に沿って設けられた素子分離膜である。
【0022】
また、N+形領域38の上方に設けられた層間絶縁膜44の一部には、層間絶縁膜44を一部削設し、内底面にP形領域36が一部露出するよう形成した開口46が設けられており、開口46には、これを埋め込むと共にN+形領域38に導通し、バックゲートBGであるP形領域36への外部からの電圧印加を可能にするアルミニウム等のメタル材料でなるバックゲート電極47が設けられている。同様に、図示しないがゲート40a,40bの上方に設けられた層間絶縁膜44の一部には、層間絶縁膜44を一部削設し、内底面にゲート40a,40bがそれぞれ一部露出するよう形成した開口が設けられており、これらの開口には、これらをそれぞれ埋め込み内底面のゲート40a,40bに導通し、また両ゲート40a,40bを接続したゲートGに外部からの電圧印加を可能にするようアルミニウム等のメタル材料でなるゲート電極が設けられている。
【0023】
また、N+形領域37aの他側の上面及びN+形領域37bの他側の上面には、層間絶縁膜44の側辺に沿った部分を削設することによって形成した開口48a,48bを埋め込むようにして、ドレインDa,Dbと外部回路を接続するためのアルミニウム等のメタル材料でなるドレイン電極49a,49bが導通するように設けられている。
【0024】
そして、このように構成されたものは、図2に回路図を示すようなDGRB(Double Gate Reverse Blocking)MOSFETと称し得る形態の逆阻止MOSFET構造を有するものとなり、ゲート電極とバックゲート電極47間、すなわちゲート40a,40bとP形領域36間に印加する電圧を制御することによって、ドレイン電極49a,49b間を流れる電流がON、OFF制御できることになる。またこの時、ドレイン電極49a,49b間を流れる電流は、従来のようにソース電極を経由することなく流れるから、ソース電極を設ける必要がなく、装置自体を小型化することができる。ちなみに、従来と各部分の寸法を同一寸法とし、図中に示すB−B線長さを5単位の長さとした場合には、1チップ化した状態の半導体装置31全体としては25単位の大きさとなり、従来の62.5%と大幅なチップ縮小化を行うことができる。この結果、半導体装置31を搭載する機器等の大幅な小型化を実現することができる。
【0025】
また、上記第1の実施形態は、SOI基板34を用いて構成したが、図4に示す変形形態のように構成しても、上記第1の実施形態と同様の効果を得ることができる。すなわち、図4において、50は半導体装置で、N形のシリコン半導体基板51上にエピタキシャル成長方法によって成長させたP−形層33が積層されており、P−形層33には、その上部にN形不純物を左右対称に離間して所定深さまで注入することによって、略縦縞状のパターンをなすN形領域35a,35bが形成されている。そして半導体装置50は、その他の部位が上記第1の実施形態と同様に構成されており、逆阻止MOSFET構造を有するものとなっている。
【0026】
次に、第2の実施形態を図5及び図6により説明する。図5は断面図であり、図6は変形形態の断面図である。なお、第1の実施形態と同一部分には同一符号を付して説明を省略し、第1の実施形態と異なる本実施形態の構成について説明する。
【0027】
図5及び図6において、61は半導体装置で、SiO2層32の上にP−形層33が成層されたSOI基板62を用い、後述する各層、膜等が図5の紙面に直交する方向に略縦縞状のパターンをなすように形成されている。そして、P−形層33内には、左右対称に離間してSiO2層32上面に達する深さまで形成されたN形領域35a,35bが設けられており、さらに、N形領域35a,35b間のP−形層33内には、両領域35a,35bから間隔をあけてバックゲートBGのP形領域36が、層上部に所定深さまで形成されている。
【0028】
また、N形領域35a,35b内には、ドレインDa,DbのN+形領域37a,37bが、N形領域35a,35bのP形領域36側の上面を一部表出させるようにして、層上部に所定深さまで形成されている。一方、P形領域36内には、N形不純物を注入することによりN+形領域63a,63bが、左右対称に離間し、P形領域36の側部上面を一部表出させるようにして、層上部に所定深さまで形成されている。
【0029】
また、P−形層33のN形領域35aとP形領域36の間に表出する上面、N形領域35aの表出上面及びN+形領域37aのP形領域36側の上面、P形領域36のN形領域35a側に表出する上面及びN+形領域63aの右方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39aが設けられている。同様に、P−形層33のN形領域35bとP形領域36の間に表出する上面、N形領域35bの表出上面及びN+形領域37bのP形領域36側の上面、P形領域36のN形領域35b側の表出する上面及びN+形領域63bの左方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39bが設けられている。
【0030】
また、ゲート酸化膜39a,39上には、ポリシリコンを成層してなるゲートGa,Gbであるゲート40a,40bが設けられている。さらに、P形領域36のN+形領域63a,63b間に表出する上面と、N+形領域63aの左方側の上面及びN+形領域63bの右方側の上面に、それぞれ接するように、例えばポリシリコンあるいはアルミニウム等のメタル材料などの導電材料でなる接続体64が設けられている。
【0031】
そして、N+形領域37a,37b及びN+形領域63a,63b、ゲート酸化膜39a,39b、ゲート40a,40b、接続体64の上には、例えばSiO2でなる第1、第2の絶縁膜41,42、BPSG膜等、複数の絶縁膜を積層してなる層間絶縁膜44が設けられている。なお、45は層間絶縁膜44の両側方に側辺に沿って設けられた素子分離膜である。
【0032】
また、接続体64の上方に設けられた層間絶縁膜44の一部には、層間絶縁膜44を一部削設して図示しない開口が形成されており、この開口には接続体64に導通し、バックゲートBGであるP形領域36への外部からの電圧印加を可能にするアルミニウム等のメタル材料でなる図示しないバックゲート電極が設けられている。同様に、図示しないがゲート40a,40bの上方に設けられた層間絶縁膜44の一部には、内底面にゲート40a,40bがそれぞれ一部露出する開口が形成されており、これらの開口には、これらをそれぞれ埋め込み内底面のゲート40a,40bに導通し、また両ゲート40a,40bを接続したゲートGに外部からの電圧印加を可能にするようアルミニウム等のメタル材料でなるゲート電極が設けられている。
【0033】
また、N+形領域37aの他側の上面及びN+形領域37bの他側の上面には、層間絶縁膜44の側辺部分に形成した開口48a,48bを埋め込むようにして、ドレインDa,Dbと外部回路を接続するためのアルミニウム等のメタル材料でなるドレイン電極49a,49bが導通するように設けられている。
【0034】
そして、このように構成されたものでは、ゲート電極とバックゲート電極間、すなわちゲート40a,40bと接続体64を通じてP形領域36間に印加する電圧を制御することによって、ドレイン電極49a,49b間を流れる電流がON、OFF制御できることになり、接続体64については、その主体部分を層間絶縁膜44下に設け、従来のソース電極のように、特に大きくする必要がなくなり、装置自体を小型化することができる。ちなみに、従来と各部分の寸法を同一寸法とし、図中に示すB−B線長さを5単位の長さとした場合には、1チップ化した状態の半導体装置61全体としては30単位の大きさとなり、従来の75%と大幅なチップ縮小化を行うことができる。この結果、半導体装置61を搭載する機器等の大幅な小型化を実現することができる。
【0035】
また、上記第2の実施形態は、SOI基板62を用いて構成したが、図6に示す変形形態のように構成しても、上記第2の実施形態と同様の効果を得ることができる。すなわち、図6において、65は半導体装置で、N形のシリコン半導体基板66上にエピタキシャル成長方法によって成長させたP−形層33が積層されており、P−形層33には、その上部にN形不純物を左右対称に離間して所定深さまで注入することによって、略縦縞状のパターンをなすN形領域35a,35bが形成されている。そして半導体装置65は、その他の部位が上記第2の実施形態と同様に構成されている。
【0036】
なお、本発明は上記の各実施形態に限るものでなく、上記の各実施形態の各層等膜の導電形を、反対の導電形としてもよい。
【0037】
【発明の効果】
以上の説明から明らかなように、本発明によれば、逆阻止MOSFET構造を有する1チップ化した状態のものを、大幅に縮少化することができ、搭載機器の小型化を実現できる等の効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す断面図である。
【図2】本発明の第1の実施形態を示す回路図である。
【図3】本発明の第1の実施形態における要部の平面図である。
【図4】本発明の第1の実施形態に係る変形形態の断面図である。
【図5】本発明の第2の実施形態を示す断面図である。
【図6】本発明の第2の実施形態に係る変形形態の断面図である。
【図7】従来技術を説明するために示すD−MOSFETの断面図である。
【図8】従来技術を説明するために示すMOSFETの回路図である。
【図9】従来技術における2個のMOSFETを接続した状態の回路図である。
【図10】従来技術における1チップ化した2個のLD−MOSFETの断面図である。
【符号の説明】
33…P−形層
34,62…SOI基板
35a,35b…N形領域
36…P形領域
37a,37b,38,63a,63b…N+形領域
40a,40b…ゲート
64…接続体
【発明の属する技術分野】
本発明は、逆阻止MOSFET構造を有する半導体装置に関する。
【0002】
【従来の技術】
周知の通り、MOSFET構造は、一般的に二重拡散型MOSFET(Double Diffused MOSFET:D−MOSFET)が用いられる。このD−MOSFETの構造は、図7に断面図を示すようになっている。図7において、1はD−MOSFETで、N+形層上にN−形層が成層されたドレインとなる半導体基板2によって形成され、3は半導体基板2のN−形層上部に形成されたP形ウェル、4はP形ウェル2に形成されたN形領域である。また、5はゲート酸化膜、6はゲート、7はゲート電極であり、8はソース電極であり、9は絶縁膜である。
【0003】
また、MOSFETは、図8に回路図を示すように、ドレイン−ソース間では耐圧(Vdss)が得られるが、逆のソース−ドレイン間では寄生ダイオードDiによって耐圧はなくなってしまう。なお、Sはソース、Dはドレイン、Gはゲートを示す。
【0004】
このため、双方向に耐圧を持たせるためには、図9に回路図を示すように、2個のMOSFETを用い、ドレインDa、ソースSa、ゲートGaとする一方のMOSFETと、ドレインDb、ソースSb、ゲートGbとする他方のMOSFETのソースSa、ソースSbを接続する。これにより、ドレインDaとドレインDbの間にて双方向の耐圧が得られ、逆阻止形のものとなる。
【0005】
そして、上記のような構成で、ゲートGaとゲートGbとを接続し、ゲートGa,GbとソースSa,Sb間に印加する電圧を制御することによって、ドレインDaとドレインDbの間を、ソースSa,Sbを介して流す電流のON、OFF制御を行うことができる装置となる。また、こうした双方向に耐圧を持った逆阻止形構造を実現するためには、図7に示すチップの全裏面がドレインDとなっているD−MOSFET1では、2個のチップを単純に2個並べて配置しなければならず、このように構成することは、装置を小型化する上で不向きであった。
【0006】
一方、横型二重拡散方式のMOSFET(Lateral Double Diffused MOSFET:LD−MOSFET)においても、2個のチップを単純に平面的に並べる構成では小型化が容易でないため、1チップ化が考えられ、図10に示すように、SOI(Sillicon On Insulator)基板を用いてLD−MOSFETを左右対称に2個並べ、1チップを構成することが考えられていた。
【0007】
すなわち、図10において、10は2個のLD−MOSFET10a,10bを1チップ化してなる逆阻止形の半導体装置であり、これは、図中に示すA−A線を対称軸として左右対称に形成されており、11は、SiO2層12の上にP−形層13が成層されたSOI基板である。以下、一方のLD−MOSFET10aについて説明すると、14aはN形領域、15aはP形領域で、それぞれP−形層13内に形成されており、さらにP−形層13内にはP形領域15aに隣接してP+形領域16aが形成されている。
【0008】
また、17aはN形領域14a内の上部に形成されたドレインDのN+形領域、18aはP形領域15a内の上部に形成されたソースSのN+形領域であり、さらに離間配置された両N+形領域17a,18aの相対する片側の上面及びP−形層13、N形領域14a、P形領域15aの両N+形領域17a,18a間の上面に接するようにゲート酸化膜19aが設けられ、ゲート酸化膜19a上にはゲート20aが設けられている。
【0009】
またさらに、N+形領域17aの他側の上面にはドレイン電極21aが導通するように設けられ、またN+形領域18aの他側の上面及びP+形領域16aの上面には、ソース電極22が同じく導通するように設けられている。なお、ゲート20aの一部上面には、外部からの電圧印加を可能にする2個のLD−MOSFET10a,10b共通の図示しないゲート電極が、導通するように設けられている。また、23は層間絶縁膜、24は素子分離膜である。
【0010】
このように構成されたものは、ゲート電極とソース電極22間に印加する電圧を制御することによってON、OFF制御される、LD−MOSFET10aのドレイン電極21aとLD−MOSFET10bのドレイン電極21b(図示せず)の間を流れる電流が、ソース電極22を介して流れることになる。また、単に2個のLD−MOSFET10a,10bを左右対称に2個並べて1チップ化したものであるから、例えば図中に示すB−B線長さを5単位の長さとすると、2個のLD−MOSFET10a,10bのそれぞれの大きさが20単位の大きさとなり、半導体装置10全体としては40単位の大きさとなる。このため、1チップ化した状態でも、チップの大きさがより縮小したものとなるよう、さらなるチップ縮小化が要望されていた。
【0011】
また、上記構成と同様のものとして、ソース領域に対し、1個の接触体を用いたものがある(例えば、特許文献1参照。)。
【0012】
【特許文献1】
特開平8−97410号公報(第3−4頁、図1)
【0013】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは縮小化された逆阻止MOSFET構造を有する半導体装置を提供することにある。
【0014】
【課題を解決するための手段】
本発明の半導体装置は、第1導電形の半導体層と、この半導体層に離間して設けられた第2導電形の第1、第2の領域と、これら第1、第2の領域間に該第1、第2の領域からそれぞれ間隔をあけて前記半導体層に設けられた該半導体層より不純物の高い第1導電形の第3の領域と、前記第1、第2の領域内上部にそれぞれ設けられた該第1、第2の領域より不純物の高い第2導電形の第4、第5の領域と、前記第3の領域内上部に設けられた第2導電形の第6の領域と、前記第1の領域の一部分の上及び前記第6の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第1のゲートと、前記第2の領域の一部分の上及び前記第6の領域の他方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第2のゲートとを具備することを特徴とするものであり、
また、第1導電形の半導体層と、この半導体層に離間して設けられた第2導電形の第1、第2の領域と、これら第1、第2の領域間に該第1、第2の領域からそれぞれ間隔をあけ且つ互いに離間して前記半導体層に設けられた該半導体層より不純物の高い第1導電形の第3の領域と、前記第1、第2の領域内上部にそれぞれ設けられた該第1、第2の領域より不純物の高い第2導電形の第4、第5の領域と、前記第3の領域内上部に互いに離間して設けられた第2導電形の第7、第8の領域と、前記第1の領域の一部分の上及び前記第7の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第1のゲートと、前記第2の領域の一部分の上及び前記第8の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第2のゲートと、前記第7の領域の他方側の一部分の上及び前記第8の領域の他方側の一部分の上及び両領域間の前記第3の領域の上に配置された導電性を有する接続体とを具備することを特徴とするものであり、
さらに、前記第3の領域の一部に、該第3の領域を所定電位とするよう外部から電圧が印加可能となっていることを特徴とするものであり、
さらに、前記半導体層が、SOI基板に設けられていることを特徴とするものである。
【0015】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【0016】
先ず第1の実施形態を図1乃至図4により説明する。図1は図3におけるX−X矢方向視の断面図であり、図2は回路図であり、図3は要部の平面図であり、図4は変形形態の断面図である。
【0017】
図1乃至図4において、31は半導体装置で、SiO2層32の上に、例えばシリコンにP形不純物を添加してなるP−形層33が成層されたSOI基板34を用い、後述する各層、膜等が図1の紙面に直交する方向に図3に示す略縦縞状のパターンをなすように形成されている。そして、P−形層33内には、N形不純物を注入することによりN形領域35a,35bが、左右対称に離間してSiO2層32上面に達する深さまで形成されている。さらに、N形領域35a,35b間のP−形層33内には、両領域35a,35bから間隔をあけてP形不純物を注入することによりバックゲートBGのP形領域36が、層上部に所定深さまで形成されている。
【0018】
また、N形領域35a,35b内には、さらにN形不純物を注入することによりドレインDa,DbのN+形領域37a,37bが、N形領域35a,35bのP形領域36側の上面を一部表出させるようにして、層上部に所定深さまで形成されている。一方、P形領域36内には、N形不純物を注入することによりN+形領域38が、P形領域36の側部上面を一部表出させるようにして、層上部中央部分に所定深さまで形成されている。
【0019】
また、P−形層33のN形領域35aとP形領域36の間に表出する上面、N形領域35aの表出上面及びN+形領域37aのP形領域36側の上面、P形領域36のN形領域35a側に表出する上面及びN+形領域38の右方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39aが設けられている。さらにゲート酸化膜39a上には、ポリシリコンを成層してなる一方のゲートGaであるゲート40aが設けられている。
【0020】
一方、P−形層33のN形領域35bとP形領域36の間に表出する上面、N形領域35bの表出上面及びN+形領域37bのP形領域36側の上面、P形領域36のN形領域35b側の表出する上面及びN+形領域38の左方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39bが設けられている。さらにゲート酸化膜39b上には、ポリシリコンを成層してなる他方のゲートGbであるゲート40bが設けられている。
【0021】
そして、N+形領域37a,37b及びN+形領域38、ゲート酸化膜39a,39b、ゲート40a,40bの上には、例えばSiO2でなる第1、第2の絶縁膜41,42、BPSG膜(Boron−doped Phospho−Silicate Glass膜)等、複数の絶縁膜を積層してなる層間絶縁膜44が設けられている。なお、45は層間絶縁膜44の両側方に側辺に沿って設けられた素子分離膜である。
【0022】
また、N+形領域38の上方に設けられた層間絶縁膜44の一部には、層間絶縁膜44を一部削設し、内底面にP形領域36が一部露出するよう形成した開口46が設けられており、開口46には、これを埋め込むと共にN+形領域38に導通し、バックゲートBGであるP形領域36への外部からの電圧印加を可能にするアルミニウム等のメタル材料でなるバックゲート電極47が設けられている。同様に、図示しないがゲート40a,40bの上方に設けられた層間絶縁膜44の一部には、層間絶縁膜44を一部削設し、内底面にゲート40a,40bがそれぞれ一部露出するよう形成した開口が設けられており、これらの開口には、これらをそれぞれ埋め込み内底面のゲート40a,40bに導通し、また両ゲート40a,40bを接続したゲートGに外部からの電圧印加を可能にするようアルミニウム等のメタル材料でなるゲート電極が設けられている。
【0023】
また、N+形領域37aの他側の上面及びN+形領域37bの他側の上面には、層間絶縁膜44の側辺に沿った部分を削設することによって形成した開口48a,48bを埋め込むようにして、ドレインDa,Dbと外部回路を接続するためのアルミニウム等のメタル材料でなるドレイン電極49a,49bが導通するように設けられている。
【0024】
そして、このように構成されたものは、図2に回路図を示すようなDGRB(Double Gate Reverse Blocking)MOSFETと称し得る形態の逆阻止MOSFET構造を有するものとなり、ゲート電極とバックゲート電極47間、すなわちゲート40a,40bとP形領域36間に印加する電圧を制御することによって、ドレイン電極49a,49b間を流れる電流がON、OFF制御できることになる。またこの時、ドレイン電極49a,49b間を流れる電流は、従来のようにソース電極を経由することなく流れるから、ソース電極を設ける必要がなく、装置自体を小型化することができる。ちなみに、従来と各部分の寸法を同一寸法とし、図中に示すB−B線長さを5単位の長さとした場合には、1チップ化した状態の半導体装置31全体としては25単位の大きさとなり、従来の62.5%と大幅なチップ縮小化を行うことができる。この結果、半導体装置31を搭載する機器等の大幅な小型化を実現することができる。
【0025】
また、上記第1の実施形態は、SOI基板34を用いて構成したが、図4に示す変形形態のように構成しても、上記第1の実施形態と同様の効果を得ることができる。すなわち、図4において、50は半導体装置で、N形のシリコン半導体基板51上にエピタキシャル成長方法によって成長させたP−形層33が積層されており、P−形層33には、その上部にN形不純物を左右対称に離間して所定深さまで注入することによって、略縦縞状のパターンをなすN形領域35a,35bが形成されている。そして半導体装置50は、その他の部位が上記第1の実施形態と同様に構成されており、逆阻止MOSFET構造を有するものとなっている。
【0026】
次に、第2の実施形態を図5及び図6により説明する。図5は断面図であり、図6は変形形態の断面図である。なお、第1の実施形態と同一部分には同一符号を付して説明を省略し、第1の実施形態と異なる本実施形態の構成について説明する。
【0027】
図5及び図6において、61は半導体装置で、SiO2層32の上にP−形層33が成層されたSOI基板62を用い、後述する各層、膜等が図5の紙面に直交する方向に略縦縞状のパターンをなすように形成されている。そして、P−形層33内には、左右対称に離間してSiO2層32上面に達する深さまで形成されたN形領域35a,35bが設けられており、さらに、N形領域35a,35b間のP−形層33内には、両領域35a,35bから間隔をあけてバックゲートBGのP形領域36が、層上部に所定深さまで形成されている。
【0028】
また、N形領域35a,35b内には、ドレインDa,DbのN+形領域37a,37bが、N形領域35a,35bのP形領域36側の上面を一部表出させるようにして、層上部に所定深さまで形成されている。一方、P形領域36内には、N形不純物を注入することによりN+形領域63a,63bが、左右対称に離間し、P形領域36の側部上面を一部表出させるようにして、層上部に所定深さまで形成されている。
【0029】
また、P−形層33のN形領域35aとP形領域36の間に表出する上面、N形領域35aの表出上面及びN+形領域37aのP形領域36側の上面、P形領域36のN形領域35a側に表出する上面及びN+形領域63aの右方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39aが設けられている。同様に、P−形層33のN形領域35bとP形領域36の間に表出する上面、N形領域35bの表出上面及びN+形領域37bのP形領域36側の上面、P形領域36のN形領域35b側の表出する上面及びN+形領域63bの左方側の上面に、それぞれ接するようにSiO2でなるゲート酸化膜39bが設けられている。
【0030】
また、ゲート酸化膜39a,39上には、ポリシリコンを成層してなるゲートGa,Gbであるゲート40a,40bが設けられている。さらに、P形領域36のN+形領域63a,63b間に表出する上面と、N+形領域63aの左方側の上面及びN+形領域63bの右方側の上面に、それぞれ接するように、例えばポリシリコンあるいはアルミニウム等のメタル材料などの導電材料でなる接続体64が設けられている。
【0031】
そして、N+形領域37a,37b及びN+形領域63a,63b、ゲート酸化膜39a,39b、ゲート40a,40b、接続体64の上には、例えばSiO2でなる第1、第2の絶縁膜41,42、BPSG膜等、複数の絶縁膜を積層してなる層間絶縁膜44が設けられている。なお、45は層間絶縁膜44の両側方に側辺に沿って設けられた素子分離膜である。
【0032】
また、接続体64の上方に設けられた層間絶縁膜44の一部には、層間絶縁膜44を一部削設して図示しない開口が形成されており、この開口には接続体64に導通し、バックゲートBGであるP形領域36への外部からの電圧印加を可能にするアルミニウム等のメタル材料でなる図示しないバックゲート電極が設けられている。同様に、図示しないがゲート40a,40bの上方に設けられた層間絶縁膜44の一部には、内底面にゲート40a,40bがそれぞれ一部露出する開口が形成されており、これらの開口には、これらをそれぞれ埋め込み内底面のゲート40a,40bに導通し、また両ゲート40a,40bを接続したゲートGに外部からの電圧印加を可能にするようアルミニウム等のメタル材料でなるゲート電極が設けられている。
【0033】
また、N+形領域37aの他側の上面及びN+形領域37bの他側の上面には、層間絶縁膜44の側辺部分に形成した開口48a,48bを埋め込むようにして、ドレインDa,Dbと外部回路を接続するためのアルミニウム等のメタル材料でなるドレイン電極49a,49bが導通するように設けられている。
【0034】
そして、このように構成されたものでは、ゲート電極とバックゲート電極間、すなわちゲート40a,40bと接続体64を通じてP形領域36間に印加する電圧を制御することによって、ドレイン電極49a,49b間を流れる電流がON、OFF制御できることになり、接続体64については、その主体部分を層間絶縁膜44下に設け、従来のソース電極のように、特に大きくする必要がなくなり、装置自体を小型化することができる。ちなみに、従来と各部分の寸法を同一寸法とし、図中に示すB−B線長さを5単位の長さとした場合には、1チップ化した状態の半導体装置61全体としては30単位の大きさとなり、従来の75%と大幅なチップ縮小化を行うことができる。この結果、半導体装置61を搭載する機器等の大幅な小型化を実現することができる。
【0035】
また、上記第2の実施形態は、SOI基板62を用いて構成したが、図6に示す変形形態のように構成しても、上記第2の実施形態と同様の効果を得ることができる。すなわち、図6において、65は半導体装置で、N形のシリコン半導体基板66上にエピタキシャル成長方法によって成長させたP−形層33が積層されており、P−形層33には、その上部にN形不純物を左右対称に離間して所定深さまで注入することによって、略縦縞状のパターンをなすN形領域35a,35bが形成されている。そして半導体装置65は、その他の部位が上記第2の実施形態と同様に構成されている。
【0036】
なお、本発明は上記の各実施形態に限るものでなく、上記の各実施形態の各層等膜の導電形を、反対の導電形としてもよい。
【0037】
【発明の効果】
以上の説明から明らかなように、本発明によれば、逆阻止MOSFET構造を有する1チップ化した状態のものを、大幅に縮少化することができ、搭載機器の小型化を実現できる等の効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す断面図である。
【図2】本発明の第1の実施形態を示す回路図である。
【図3】本発明の第1の実施形態における要部の平面図である。
【図4】本発明の第1の実施形態に係る変形形態の断面図である。
【図5】本発明の第2の実施形態を示す断面図である。
【図6】本発明の第2の実施形態に係る変形形態の断面図である。
【図7】従来技術を説明するために示すD−MOSFETの断面図である。
【図8】従来技術を説明するために示すMOSFETの回路図である。
【図9】従来技術における2個のMOSFETを接続した状態の回路図である。
【図10】従来技術における1チップ化した2個のLD−MOSFETの断面図である。
【符号の説明】
33…P−形層
34,62…SOI基板
35a,35b…N形領域
36…P形領域
37a,37b,38,63a,63b…N+形領域
40a,40b…ゲート
64…接続体
Claims (4)
- 第1導電形の半導体層と、この半導体層に離間して設けられた第2導電形の第1、第2の領域と、これら第1、第2の領域間に該第1、第2の領域からそれぞれ間隔をあけて前記半導体層に設けられた該半導体層より不純物の高い第1導電形の第3の領域と、前記第1、第2の領域内上部にそれぞれ設けられた該第1、第2の領域より不純物の高い第2導電形の第4、第5の領域と、前記第3の領域内上部に設けられた第2導電形の第6の領域と、前記第1の領域の一部分の上及び前記第6の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第1のゲートと、前記第2の領域の一部分の上及び前記第6の領域の他方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第2のゲートとを具備することを特徴とする半導体装置。
- 第1導電形の半導体層と、この半導体層に離間して設けられた第2導電形の第1、第2の領域と、これら第1、第2の領域間に該第1、第2の領域からそれぞれ間隔をあけ且つ互いに離間して前記半導体層に設けられた該半導体層より不純物の高い第1導電形の第3の領域と、前記第1、第2の領域内上部にそれぞれ設けられた該第1、第2の領域より不純物の高い第2導電形の第4、第5の領域と、前記第3の領域内上部に互いに離間して設けられた第2導電形の第7、第8の領域と、前記第1の領域の一部分の上及び前記第7の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第1のゲートと、前記第2の領域の一部分の上及び前記第8の領域の一方側の一部分の上及び両領域間の前記半導体層及び第3の領域の上に配置された第2のゲートと、前記第7の領域の他方側の一部分の上及び前記第8の領域の他方側の一部分の上及び両領域間の前記第3の領域の上に配置された導電性を有する接続体とを具備することを特徴とする半導体装置。
- 前記第3の領域の一部に、該第3の領域を所定電位とするよう外部から電圧が印加可能となっていることを特徴とする請求項1または請求項2記載の半導体装置。
- 前記半導体層が、SOI基板に設けられていることを特徴とする請求項1または請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002339279A JP2004172538A (ja) | 2002-11-22 | 2002-11-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002339279A JP2004172538A (ja) | 2002-11-22 | 2002-11-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004172538A true JP2004172538A (ja) | 2004-06-17 |
Family
ID=32702266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002339279A Pending JP2004172538A (ja) | 2002-11-22 | 2002-11-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004172538A (ja) |
-
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