JP2004119836A - 半導体装置基板 - Google Patents
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Abstract
【課題】基板本体に配置される成形ブロック間の配置間隔によって、製造装置の有する送り機構により製造可能な装置が限定されてしまうことのないようにした半導体装置基板を提供する。
【解決手段】長尺の基板本体１２上に、その長手方向に成形ブロック３を複数配置し、さらに各成形ブロック３にパッケージ４１１，４１２，…，４ｍｎを基板長手方向に複数配するようにしてマトリックス状に有すると共に、各パッケージ４１１，４１２，…，４ｍｎが基板本体１２を長手方向に送りながら順次成形されるもので、成形ブロック３相互の配置間隔Ｘ１が、各成形ブロック３に形成されるパッケージ４１１，４１２，…，４ｍｎの基板長手方向の配列ピッチＹの正の整数倍である。
【選択図】 図１
【解決手段】長尺の基板本体１２上に、その長手方向に成形ブロック３を複数配置し、さらに各成形ブロック３にパッケージ４１１，４１２，…，４ｍｎを基板長手方向に複数配するようにしてマトリックス状に有すると共に、各パッケージ４１１，４１２，…，４ｍｎが基板本体１２を長手方向に送りながら順次成形されるもので、成形ブロック３相互の配置間隔Ｘ１が、各成形ブロック３に形成されるパッケージ４１１，４１２，…，４ｍｎの基板長手方向の配列ピッチＹの正の整数倍である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えばマトリックスタイプのＢＧＡ等に用いられる半導体装置基板に関する。
【０００２】
【従来の技術】
従来技術を、図２を参照して説明する。図２は長尺の基板本体にパッケージを成形した状態を示す平面図である。
【０００３】
図２において、１は半導体装置基板で、例えばポリイミド樹脂等のフィルムでなる長尺の基板本体２により形成されている。そして、その基板本体２の長手方向には成形ブロック３が、隣接する成形ブロック３間に、それぞれ所定の配置間隔Ｘａを設けて配置されている。また、各成形ブロック３には、図示しない半導体チップが複数マトリックス状に搭載されており、さらに各成形ブロック３の各半導体チップは、基板本体２を長手方向に所定ピッチＹで送りながら成形することによって合成樹脂製のパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎが形成され、封止されている。
【０００４】
そして、各成形ブロック３の半導体チップをパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎにより封止して半導体装置基板１を形成した後、基板本体２を切断することにより、個々に半導体チップを封止するパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは切り離され、例えば図示しない実装基板に実装される。
【０００５】
しかしながら上記の従来技術においては、各成形ブロック３が、隣接する成形ブロック３との間に所定の配置間隔Ｘａを設けるようにして基板本体２に配置されているが、基板本体２内への収納数を向上させるために、配置間隔Ｘａはより小寸法となるように考慮がなされ、例えばパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの基板長手方向の配列ピッチをＹとした時、 Ｘａ＜Ｙ となるように形成されていたりする。また逆に、図示しないが、各成形ブロック３の間の基板本体２を利用するよう、例えば不良品識別等の認識マークや位置決め用孔が設けられるような大寸法にして、配置間隔Ｘｂを広く、 Ｘｂ＜Ｙ となるように形成することが通常の形態であった。
【０００６】
しかし、このように半導体装置基板は種々の形態を有するので、配置間隔Ｘａを設けて成形ブロック３が配置されている基板本体２にパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎを形成する場合は、先ず基板短手方向に並ぶパッケージ４１１，４２１，…，４ｍ１が成形され、続いて、基板本体２が配列ピッチＹだけ基板長手方向に送られ、次に基板短手方向に並ぶパッケージ４１２，４２２，…，４ｍ２が成形され、さらに基板本体２の配列ピッチＹの送りと成形が順次行なわれ、パッケージ４１ｎ，４２ｎ，…，４ｍｎが成形されると、次の成形ブロック３での成形を行うために、基板本体２は配置間隔Ｘａだけ送られることになる。
【０００７】
また、成形ブロック３が配置間隔Ｘｂを設けて配置されている基板本体２の場合には、各成形ブロック３でのパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの成形は、基板本体２を配列ピッチＹだけ送って行なわれるが、１つの成形ブロック３から次の成形ブロック３に移行する際には、基板本体２は配置間隔Ｘｂだけ送られることになる。
【０００８】
このため、半導体装置を製造するにあたって、種々の形態を有する半導体装置基板を扱う場合には、配置間隔Ｘａ，Ｘｂに応じた送りが製造装置に必要となり、製造装置の有する送り機構によって、製造可能な装置が限定されてしまうことになる不都合が生じる。
【０００９】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは、基板本体に配置される成形ブロック間の配置間隔を適正なものとして、製造装置の有する送り機構によって製造可能な装置が限定されてしまうことのないようにした半導体装置基板を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置基板は、長尺の基板本体上に、その長手方向に成形ブロックを複数配置し、さらに前記各成形ブロックにパッケージを基板長手方向に複数配するようにしてマトリックス状に有すると共に、前記各パッケージが前記基板本体を長手方向に送りながら順次成形される半導体装置基板において、前記成形ブロック相互の配置間隔が、各成形ブロックに形成される前記パッケージの基板長手方向の配列ピッチの正の整数倍であることを特徴とするものであり、
さらに、配列ピッチが、パッケージの基板長手方向の長さに等しいことを特徴とするものであり、
さらに、各成形ブロック間の基板本体に、不良品識別等の認識マークまたは位置決め用孔が形成されていることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下本発明の一実施形態を、図１を参照して説明する。図１は長尺の基板本体にパッケージを成形した状態を示す平面図である。なお、従来と同一部分には同一符号を付して説明を省略し、従来と異なる本発明の構成について説明する。
【００１２】
図１において、１１は半導体装置基板で、例えばポリイミド樹脂等のフィルムでなる長尺の基板本体１２により形成されている。そして、その基板本体１２の長手方向には成形ブロック３が、隣接する成形ブロック３間に、それぞれ所定の配置間隔Ｘ１を設けるようにして、繰り返し配置されている。なお、成形ブロック３間の配置間隔Ｘ１は、各成形ブロック３に基板長手方向及び短手方向に所定ピッチＹ，Ｚで複数マトリックス状に搭載された図示しない半導体チップの基板長手方向の配列ピッチＹに等しく、 Ｘ１＝Ｙ となるように形成されている。
【００１３】
そして、各成形ブロック３にマトリックス状に搭載された各半導体チップは、図示しないが、基板本体１２を長手方向に、半導体チップの基板長手方向の配列ピッチＹに等しい所定ピッチＹで送りながら、成形装置で成形することによって合成樹脂製のパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎが形成され、封止されている。なお、パッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは、それぞれ同形状の略直方体状のもので、基板長手方向の長さ寸法が半導体チップの同方向の配列ピッチＹに等しく、Ｙであり、基板短手方向の幅寸法が同じく半導体チップの同方向の配列ピッチＺに等しく、Ｚとなっている。
【００１４】
すなわち、成形装置での成形は、先ず、最初の成形ブロック３において、基板短手方向に並ぶパッケージ４１１，４２１，…，４ｍ１が成形され、続いて、基板本体１２が配列ピッチＹだけ基板長手方向に成形装置の送り機構によって送られ、次に基板短手方向に並ぶパッケージ４１２，４２２，…，４ｍ２が成形され、さらに基板本体１２の配列ピッチＹだけの基板長手方向への送りと成形が順次行なわれ、パッケージ４１ｎ，４２ｎ，…，４ｍｎが成形されると、次の成形ブロック３での成形を行うために、基板本体１２は配置間隔Ｘ１ （Ｘ１＝Ｙ）だけ基板長手方向に送られる。
【００１５】
そして、再び次の成形ブロック３でのパッケージ４１１，４１２，…，４１ｎの成形、パッケージ４２１，４２２，…，４２ｎの成形、さらに、それ以降の成形が順次行われ、パッケージ４ｍ１，４ｍ２，…，４ｍｎの成形が行なわれて、その成形ブロック３での成形を終わる。これが繰り返されることで、基板本体１２に搭載された半導体チップの封止が終了する。
【００１６】
このようにして、各成形ブロック３の半導体チップをパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎにより封止して半導体装置基板１１を形成した後、図示しない切断装置によって基板本体１２を切断することにより、個々に半導体チップを封止するパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは切り離され、例えば図示しない実装基板に実装される。
【００１７】
また、図示しないが、基板本体１２の成形ブロック３間に、その間の基板本体１２を利用するよう、例えば不良品識別等の認識マークや位置決め用孔を設けて半導体装置基板を構成する場合には、成形ブロック３間を広いものとし、その基板長手方向の配置間隔Ｘ２を Ｘ２＝ｉ×Ｙ （ｉ：２以上の正の整数）となるようにする。
【００１８】
このように、成形ブロック３間が所定の配置間隔Ｘ２となっている半導体装置基板では、その基板本体１２に半導体チップが、各成形ブロック３に基板長手方向に所定の配列ピッチＹで搭載されている。そして、半導体チップが所定の配列ピッチＹで配列されている各成形ブロック３への成形装置によるパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの成形は、次のようの行なわれる。
【００１９】
先ず、最初の成形ブロック３において、基板短手方向に並ぶパッケージ４１１，４２１，…，４ｍ１が成形され、続いて、基板本体１２が配列ピッチＹだけ基板長手方向に成形装置の送り機構によって送られ、次に基板短手方向に並ぶパッケージ４１２，４２２，…，４ｍ２が成形され、さらに基板本体１２の配列ピッチＹだけの基板長手方向への送りと成形が順次行なわれ、パッケージ４１ｎ，４２ｎ，…，４ｍｎが成形されると、次の成形ブロック３での成形を行うために、基板本体２は配置間隔Ｘ２ （Ｘ２＝ｉ×Ｙ）だけ基板長手方向に送られる。
【００２０】
この時、例えば配置間隔Ｘ２が、Ｘ２＝２×Ｙ （ｉ＝２）であるとすると、基板本体１２が基板長手方向に成形装置の送り機構によって、パッケージ成形時と同様に、配列ピッチＹと同じ送り量の送りを、２回行う。すなわち、基板本体１２の成形ブロック３間での成形装置の送り機構による送りは、配置間隔Ｘ２の配列ピッチＹに対する整数倍数に応じ、その倍数の値の回数だけ配列ピッチＹと同じ送り量で送るようにして行う。
【００２１】
そして、再び次の成形ブロック３でのパッケージ４１１，４１２，…，４１ｎの成形、パッケージ４２１，４２２，…，４２ｎの成形、さらに、それ以降の成形が順次行われ、パッケージ４ｍ１，４ｍ２，…，４ｍｎの成形が行なわれて、その成形ブロック３での成形を終わる。これが繰り返されることで、基板本体１２に搭載された半導体チップの封止が終了する。
【００２２】
また、このようにして各成形ブロック３の半導体チップをパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎにより封止して半導体装置基板を形成した後、同様に、図示しない切断装置によって基板本体１２を切断することにより、個々に半導体チップを封止するパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは切り離され、例えば図示しない実装基板に実装される。
【００２３】
以上の通り、基板本体１２の各成形ブロック３間の配置間隔Ｘ１，Ｘ２を、半導体チップの配列ピッチＹと同じにする （Ｘ１＝Ｙ）、または半導体チップの配列ピッチＹの２以上の正の整数倍にする （Ｘ２＝ｉ×Ｙ 但し、ｉ：２以上の正の整数）ことで、基板本体１２の送りは、半導体チップの配列ピッチＹに統一されることになり、パッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎを成形する成形装置を始めとして、パッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの切り離しを行う切断装置等、半導体装置基板に係る製造装置の送り機構を単純なものとすることができる。
【００２４】
この結果、半導体装置を製造するにあたって、扱う半導体装置基板は、配置間隔が半導体チップの配列ピッチＹの正の整数倍に統一された寸法となり、製造装置の有する送り機構を単純化でき、製造装置の有する送り機構によって、製造可能な装置が限定されてしまうと言った不都合がなくなる。
【００２５】
なお、上記の実施形態においては、パッケージの基板長手方向の長さ寸法を半導体チップの配列ピッチＹと等しいものとしたが、異なるものであってもよい。
【００２６】
【発明の効果】
以上の説明から明らかなように、本発明によれば、基板本体に配置される成形ブロック間の配置間隔を、各成形ブロックに搭載される半導体チップの基板長手方向の配列ピッチの正の整数倍にして、製造装置との関係を単純化し、製造装置の有する送り機構によって製造可能な装置が限定されてしまうといった不都合が生じない等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態における長尺の基板本体にパッケージを成形した状態を示す平面図である。
【図２】従来例における長尺の基板本体にパッケージを成形した状態を示す平面図である。
【符号の説明】
３…成形ブロック
４１１，４１２，…，４ｍｎ…パッケージ
１２…基板本体
Ｘ１，Ｘ２…配置間隔
Ｙ…配列ピッチ
【発明の属する技術分野】
本発明は、例えばマトリックスタイプのＢＧＡ等に用いられる半導体装置基板に関する。
【０００２】
【従来の技術】
従来技術を、図２を参照して説明する。図２は長尺の基板本体にパッケージを成形した状態を示す平面図である。
【０００３】
図２において、１は半導体装置基板で、例えばポリイミド樹脂等のフィルムでなる長尺の基板本体２により形成されている。そして、その基板本体２の長手方向には成形ブロック３が、隣接する成形ブロック３間に、それぞれ所定の配置間隔Ｘａを設けて配置されている。また、各成形ブロック３には、図示しない半導体チップが複数マトリックス状に搭載されており、さらに各成形ブロック３の各半導体チップは、基板本体２を長手方向に所定ピッチＹで送りながら成形することによって合成樹脂製のパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎが形成され、封止されている。
【０００４】
そして、各成形ブロック３の半導体チップをパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎにより封止して半導体装置基板１を形成した後、基板本体２を切断することにより、個々に半導体チップを封止するパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは切り離され、例えば図示しない実装基板に実装される。
【０００５】
しかしながら上記の従来技術においては、各成形ブロック３が、隣接する成形ブロック３との間に所定の配置間隔Ｘａを設けるようにして基板本体２に配置されているが、基板本体２内への収納数を向上させるために、配置間隔Ｘａはより小寸法となるように考慮がなされ、例えばパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの基板長手方向の配列ピッチをＹとした時、 Ｘａ＜Ｙ となるように形成されていたりする。また逆に、図示しないが、各成形ブロック３の間の基板本体２を利用するよう、例えば不良品識別等の認識マークや位置決め用孔が設けられるような大寸法にして、配置間隔Ｘｂを広く、 Ｘｂ＜Ｙ となるように形成することが通常の形態であった。
【０００６】
しかし、このように半導体装置基板は種々の形態を有するので、配置間隔Ｘａを設けて成形ブロック３が配置されている基板本体２にパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎを形成する場合は、先ず基板短手方向に並ぶパッケージ４１１，４２１，…，４ｍ１が成形され、続いて、基板本体２が配列ピッチＹだけ基板長手方向に送られ、次に基板短手方向に並ぶパッケージ４１２，４２２，…，４ｍ２が成形され、さらに基板本体２の配列ピッチＹの送りと成形が順次行なわれ、パッケージ４１ｎ，４２ｎ，…，４ｍｎが成形されると、次の成形ブロック３での成形を行うために、基板本体２は配置間隔Ｘａだけ送られることになる。
【０００７】
また、成形ブロック３が配置間隔Ｘｂを設けて配置されている基板本体２の場合には、各成形ブロック３でのパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの成形は、基板本体２を配列ピッチＹだけ送って行なわれるが、１つの成形ブロック３から次の成形ブロック３に移行する際には、基板本体２は配置間隔Ｘｂだけ送られることになる。
【０００８】
このため、半導体装置を製造するにあたって、種々の形態を有する半導体装置基板を扱う場合には、配置間隔Ｘａ，Ｘｂに応じた送りが製造装置に必要となり、製造装置の有する送り機構によって、製造可能な装置が限定されてしまうことになる不都合が生じる。
【０００９】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは、基板本体に配置される成形ブロック間の配置間隔を適正なものとして、製造装置の有する送り機構によって製造可能な装置が限定されてしまうことのないようにした半導体装置基板を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置基板は、長尺の基板本体上に、その長手方向に成形ブロックを複数配置し、さらに前記各成形ブロックにパッケージを基板長手方向に複数配するようにしてマトリックス状に有すると共に、前記各パッケージが前記基板本体を長手方向に送りながら順次成形される半導体装置基板において、前記成形ブロック相互の配置間隔が、各成形ブロックに形成される前記パッケージの基板長手方向の配列ピッチの正の整数倍であることを特徴とするものであり、
さらに、配列ピッチが、パッケージの基板長手方向の長さに等しいことを特徴とするものであり、
さらに、各成形ブロック間の基板本体に、不良品識別等の認識マークまたは位置決め用孔が形成されていることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下本発明の一実施形態を、図１を参照して説明する。図１は長尺の基板本体にパッケージを成形した状態を示す平面図である。なお、従来と同一部分には同一符号を付して説明を省略し、従来と異なる本発明の構成について説明する。
【００１２】
図１において、１１は半導体装置基板で、例えばポリイミド樹脂等のフィルムでなる長尺の基板本体１２により形成されている。そして、その基板本体１２の長手方向には成形ブロック３が、隣接する成形ブロック３間に、それぞれ所定の配置間隔Ｘ１を設けるようにして、繰り返し配置されている。なお、成形ブロック３間の配置間隔Ｘ１は、各成形ブロック３に基板長手方向及び短手方向に所定ピッチＹ，Ｚで複数マトリックス状に搭載された図示しない半導体チップの基板長手方向の配列ピッチＹに等しく、 Ｘ１＝Ｙ となるように形成されている。
【００１３】
そして、各成形ブロック３にマトリックス状に搭載された各半導体チップは、図示しないが、基板本体１２を長手方向に、半導体チップの基板長手方向の配列ピッチＹに等しい所定ピッチＹで送りながら、成形装置で成形することによって合成樹脂製のパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎが形成され、封止されている。なお、パッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは、それぞれ同形状の略直方体状のもので、基板長手方向の長さ寸法が半導体チップの同方向の配列ピッチＹに等しく、Ｙであり、基板短手方向の幅寸法が同じく半導体チップの同方向の配列ピッチＺに等しく、Ｚとなっている。
【００１４】
すなわち、成形装置での成形は、先ず、最初の成形ブロック３において、基板短手方向に並ぶパッケージ４１１，４２１，…，４ｍ１が成形され、続いて、基板本体１２が配列ピッチＹだけ基板長手方向に成形装置の送り機構によって送られ、次に基板短手方向に並ぶパッケージ４１２，４２２，…，４ｍ２が成形され、さらに基板本体１２の配列ピッチＹだけの基板長手方向への送りと成形が順次行なわれ、パッケージ４１ｎ，４２ｎ，…，４ｍｎが成形されると、次の成形ブロック３での成形を行うために、基板本体１２は配置間隔Ｘ１ （Ｘ１＝Ｙ）だけ基板長手方向に送られる。
【００１５】
そして、再び次の成形ブロック３でのパッケージ４１１，４１２，…，４１ｎの成形、パッケージ４２１，４２２，…，４２ｎの成形、さらに、それ以降の成形が順次行われ、パッケージ４ｍ１，４ｍ２，…，４ｍｎの成形が行なわれて、その成形ブロック３での成形を終わる。これが繰り返されることで、基板本体１２に搭載された半導体チップの封止が終了する。
【００１６】
このようにして、各成形ブロック３の半導体チップをパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎにより封止して半導体装置基板１１を形成した後、図示しない切断装置によって基板本体１２を切断することにより、個々に半導体チップを封止するパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは切り離され、例えば図示しない実装基板に実装される。
【００１７】
また、図示しないが、基板本体１２の成形ブロック３間に、その間の基板本体１２を利用するよう、例えば不良品識別等の認識マークや位置決め用孔を設けて半導体装置基板を構成する場合には、成形ブロック３間を広いものとし、その基板長手方向の配置間隔Ｘ２を Ｘ２＝ｉ×Ｙ （ｉ：２以上の正の整数）となるようにする。
【００１８】
このように、成形ブロック３間が所定の配置間隔Ｘ２となっている半導体装置基板では、その基板本体１２に半導体チップが、各成形ブロック３に基板長手方向に所定の配列ピッチＹで搭載されている。そして、半導体チップが所定の配列ピッチＹで配列されている各成形ブロック３への成形装置によるパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの成形は、次のようの行なわれる。
【００１９】
先ず、最初の成形ブロック３において、基板短手方向に並ぶパッケージ４１１，４２１，…，４ｍ１が成形され、続いて、基板本体１２が配列ピッチＹだけ基板長手方向に成形装置の送り機構によって送られ、次に基板短手方向に並ぶパッケージ４１２，４２２，…，４ｍ２が成形され、さらに基板本体１２の配列ピッチＹだけの基板長手方向への送りと成形が順次行なわれ、パッケージ４１ｎ，４２ｎ，…，４ｍｎが成形されると、次の成形ブロック３での成形を行うために、基板本体２は配置間隔Ｘ２ （Ｘ２＝ｉ×Ｙ）だけ基板長手方向に送られる。
【００２０】
この時、例えば配置間隔Ｘ２が、Ｘ２＝２×Ｙ （ｉ＝２）であるとすると、基板本体１２が基板長手方向に成形装置の送り機構によって、パッケージ成形時と同様に、配列ピッチＹと同じ送り量の送りを、２回行う。すなわち、基板本体１２の成形ブロック３間での成形装置の送り機構による送りは、配置間隔Ｘ２の配列ピッチＹに対する整数倍数に応じ、その倍数の値の回数だけ配列ピッチＹと同じ送り量で送るようにして行う。
【００２１】
そして、再び次の成形ブロック３でのパッケージ４１１，４１２，…，４１ｎの成形、パッケージ４２１，４２２，…，４２ｎの成形、さらに、それ以降の成形が順次行われ、パッケージ４ｍ１，４ｍ２，…，４ｍｎの成形が行なわれて、その成形ブロック３での成形を終わる。これが繰り返されることで、基板本体１２に搭載された半導体チップの封止が終了する。
【００２２】
また、このようにして各成形ブロック３の半導体チップをパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎにより封止して半導体装置基板を形成した後、同様に、図示しない切断装置によって基板本体１２を切断することにより、個々に半導体チップを封止するパッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎは切り離され、例えば図示しない実装基板に実装される。
【００２３】
以上の通り、基板本体１２の各成形ブロック３間の配置間隔Ｘ１，Ｘ２を、半導体チップの配列ピッチＹと同じにする （Ｘ１＝Ｙ）、または半導体チップの配列ピッチＹの２以上の正の整数倍にする （Ｘ２＝ｉ×Ｙ 但し、ｉ：２以上の正の整数）ことで、基板本体１２の送りは、半導体チップの配列ピッチＹに統一されることになり、パッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎを成形する成形装置を始めとして、パッケージ４１１，４１２，…，４１ｎ，４２１，４２２，…，４２ｎ，４ｍ１，４ｍ２，…，４ｍｎの切り離しを行う切断装置等、半導体装置基板に係る製造装置の送り機構を単純なものとすることができる。
【００２４】
この結果、半導体装置を製造するにあたって、扱う半導体装置基板は、配置間隔が半導体チップの配列ピッチＹの正の整数倍に統一された寸法となり、製造装置の有する送り機構を単純化でき、製造装置の有する送り機構によって、製造可能な装置が限定されてしまうと言った不都合がなくなる。
【００２５】
なお、上記の実施形態においては、パッケージの基板長手方向の長さ寸法を半導体チップの配列ピッチＹと等しいものとしたが、異なるものであってもよい。
【００２６】
【発明の効果】
以上の説明から明らかなように、本発明によれば、基板本体に配置される成形ブロック間の配置間隔を、各成形ブロックに搭載される半導体チップの基板長手方向の配列ピッチの正の整数倍にして、製造装置との関係を単純化し、製造装置の有する送り機構によって製造可能な装置が限定されてしまうといった不都合が生じない等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態における長尺の基板本体にパッケージを成形した状態を示す平面図である。
【図２】従来例における長尺の基板本体にパッケージを成形した状態を示す平面図である。
【符号の説明】
３…成形ブロック
４１１，４１２，…，４ｍｎ…パッケージ
１２…基板本体
Ｘ１，Ｘ２…配置間隔
Ｙ…配列ピッチ
Claims (3)
- 長尺の基板本体上に、その長手方向に成形ブロックを複数配置し、さらに前記各成形ブロックにパッケージを基板長手方向に複数配するようにしてマトリックス状に有すると共に、前記各パッケージが前記基板本体を長手方向に送りながら順次成形される半導体装置基板において、前記成形ブロック相互の配置間隔が、各成形ブロックに形成される前記パッケージの基板長手方向の配列ピッチの正の整数倍であることを特徴とする半導体装置基板。
- 配列ピッチが、パッケージの基板長手方向の長さに等しいことを特徴とする請求項１記載の半導体装置基板。
- 各成形ブロック間の基板本体に、不良品識別等の認識マークまたは位置決め用孔が形成されていることを特徴とする請求項１記載の半導体装置基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002283574A JP2004119836A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002283574A JP2004119836A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004119836A true JP2004119836A (ja) | 2004-04-15 |
Family
ID=32277396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002283574A Pending JP2004119836A (ja) | 2002-09-27 | 2002-09-27 | 半導体装置基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004119836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728989B1 (ko) | 2006-06-30 | 2007-06-15 | 주식회사 하이닉스반도체 | Ｆｂｇａ 패키지 제조용 기판 |
-
2002
- 2002-09-27 JP JP2002283574A patent/JP2004119836A/ja active Pending
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