JP2004095179A

JP2004095179A - 画像用半導体メモリ装置

Info

Publication number: JP2004095179A
Application number: JP2003374083A
Authority: JP
Inventors: ▲高▼杉　敦; Atsushi Takasugi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-11-04
Filing date: 2003-11-04
Publication date: 2004-03-25

Abstract

【目的】汎用メモリに容量の余裕をもたせ、汎用のメモリコントローラのみで構成でき経済性に優れたビデオカメラシステムを構築する。
【構成】デジタルの画像データを画像用半導体メモリ回路Ｇに入力し、この画像用半導体メモリ回路Ｇに記憶されたデジタルデータを制御回路Ｈによって読み出す。画像用半導体メモリ回路Ｇはリード転送またはライト転送をしている間制御信号ＷＡＩＴを出力する制御信号発生装置Ｎと、汎用半導体メモリの制御信号ｅを受け取る汎用メモリインターフェイス装置Ｍとを有する。制御回路Ｈは制御信号ＷＡＩＴが出力されていないときに、汎用半導体メモリの制御信号ｅによって画像用半導体メモリ回路Ｇにアクセスする。
【選択図】　図１

Description

　この発明は、画像用半導体メモリ装置、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を利用した画像用半導体メモリ装置に関するものである。

　従来、ＤＲＡＭが代表するような国際規格を有する汎用メモリにおいては、そのコントロールの仕方が世界共通であるため、必ずそのメモリをコントロールする汎用コントローラが存在する。また、一般的なＭＰＵは標準的になっている汎用メモリのコントローラを内蔵している場合が多い。一方、汎用でないメモリを使うためには、汎用コントローラが存在しないため、カスタムコントローラをユーザが独自に開発するしかない。

　従来の汎用的でないメモリは、汎用メモリでは達成できなかった要求を満たすため開発されている。その機能を有しつつ、そのメモリのメモリ内蓄積情報を一方では汎用ＤＲＡＭコントローラ或は汎用ＤＲＡＭコントローラを有するＭＰＵから直接アクセスができれば非常に便利となる用途がある。汎用的でないメモリでも基本的には汎用メモリを用いて設計されている。従い、汎用ＤＲＡＭと似通ったコントロール入力信号に設計改良できる。しかし、完全に同一コントロールにする事はできない場合がある。

　ＤＲＡＭコントローラから発生するＤＲＡＭのコントロール信号のタイミングやメモリ出力をラッチするタイミングは固定であり、前期汎用ＤＲＡＭに似通ったコントロールに改良したメモリのコントロールは通常困難である。そこで、メモリの側からメモリコントローラ或はＭＰＵに信号を出し、それらの動作を制御してやろうというのが本発明の基本適考え方である。

　従来方式を使ったシステムの具体的な例について説明する。パーソナルコンピュータ（以下ＰＣ）のヒューマンインターフェースとしてキーボード、マウスがあるが。近年、第３のヒューマンインターフェースとしてディジタルビデオカメラが脚光を浴びている。カメラで取ったディジタル画像をＰＣに転送する事が可能である。ディジタルビデオカメラには通常フィールドメモリ（以下ＦＲＡＭ）という専用メモリが使われる（動作は後述）。ディジタル画像をＰＣに転送する事のできるビデオカメラシステムの簡単化したブロック図を図１に示す。

　つぎに、図１のビデオカメラシステムの動作について説明する。まず、ビデオカメラ部分Ａについて説明する。画像（ａ）はＣＣＤ（Ｂ）により取り込まれアナログデータ（ｂ）となる。このアナログデータ（ｂ）はアナログディジタルコンバータ（Ａ／Ｄ）（Ｃ）でアナログディジタル変換されてディジタルデータ（ｃ）になり、ＦＲＡＭ（Ｇ）に入力される。蓄積されたディジタル画像データはコントローラ（Ｄ）の制御信号（ｄ）により、時間軸補正やフィルタリング等のディジタル画像技術を駆使した加工がなされる。

　一方、ＰＣとのインターフェースを考える場合、画像データが膨大であるため、一時的に貯えるバッファが大きくなる、ＰＣに転送するのに時間がかかり過ぎる等の問題が発生する。従って、画像データを圧縮する必要が生じ、一般的にはＪＰＥＧ圧縮という手法が使われる（実際は様々な圧縮方法が有り、ＪＰＥＧ圧縮に限らないが、ここではＪＰＥＧ圧縮を使うとする）。ＪＰＥＧ圧縮には複雑な演算が必要となり、ＭＰＵが用いられる事が多い。従って、現在は、ＪＰＥＧ圧縮のために、従来のビデオカメラ部分に加え、ＭＰＵ（Ｈ）とそのＭＰＵでコントロールする汎用ＤＲＡＭ（Ｍ，Ｉ，Ｊ）が必要である。汎用ＤＲＡＭの機能としては、テンポラリバッファ（Ｍ）、圧縮用データバッファ（Ｉ）、ワークエリア（Ｊ）に別れる。

　ＭＰＵ（Ｈ）はＦＲＡＭ（Ｇ）を直接アクセスできないので、テンポラリバッファ（Ｍ）にＦＲＡＭ（Ｈ）に貯えられていた画像情報（ｅ）を前もって転送しておく必要がある。テンポラリバッファ（Ｍ）の画像情報（ｅ'）はＭＰＵ（Ｈ）により圧縮を受け、圧縮された出力データ（ｈ）は圧縮用データバッファ（Ｉ）に貯えられる。作業中ワークエリアとしてワークエリア（Ｊ）が使われる。圧縮用データバッファ（Ｉ）内に貯えられた圧縮データ（ｆ）はインターフェース（Ｋ）を介してＰＣに転送される。圧縮データ（ｆ）はビデオカメラ内で解凍されてＦＲＡＭに転送される場合もある。

　次に、汎用ではないメモリの例としてテレビ関連のシステムに広く用いられているＦＲＡＭの説明をする。図３は従来のＦＲＡＭの回路図である。メモリセル単位Ｑｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は容量とトランスファーゲートとから構成される。センスアンプＳＡｉ（ｉ＝１〜ｍ）は図３に示すようにシリアルメモリコラム単位Ａは複数のメモリセル単位が接続するビットライン対ＢＬｉ，ＢＬｉ／とビットライン対ＢＬｉ，ＢＬｉ／に接続される。ビットライン対ＢＬｉ，ＢＬｉ／（ｉ＝１〜ｍ）は一端では開閉信号ＷＴＲにより開閉される開閉手段Ｔｒｉｂ，Ｔｒｉｂ／（ｉ＝１〜ｍ）を介してライト用データレジスタ単位Ｆｉ１（ｉ＝１〜ｍ）に接続され、もう一端では開閉信号ＲＴＲで開閉される開閉手段Ｔｒｉｃ，Ｔｒｉｃ／（ｉ＝１〜ｍ）を介してリード用データレジスタ単位Ｆｉ２（ｉ＝１〜ｍ）に接続される。

　ライト用データレジスタ単位Ｆｉ１（ｉ＝１〜ｍ）はライト用Ｙデコーダ手段Ｂの出力ＷＹｉ（ｉ＝１〜ｍ）により開閉する開閉手段Ｔｒｉａ，Ｔｒｉａ／（ｉ＝１〜ｍ）を介して入力イネーブル信号ＤＩＥが入力する入力手段Ｄに接続するデータ転送手段（ライトデータバス対）ＷＤ，ＷＤ／に接続される。入力手段Ｄには入力端子ＤＩが接続されている。リード用データレジスタ単位Ｆｉ２（ｉ＝１〜ｍ）はリード用Ｙデコーダ手段Ｃの出力ＲＹｉ（ｉ＝１〜ｍ）により開閉する開閉手段Ｔｒｉｄ，Ｔｒｉｄ／（ｉ＝１〜ｍ）を介して出力イネーブル信号ＤＯＥが入力する出力手段Ｇに接続するデータ転送手段（リードデータバス対）ＲＤ、ＲＤ／に接続される。出力手段Ｇには出力端子ＤＯが接続されている。

　ワードラインＷＬｊ（ｊ＝１〜ｎ）はライト用ＸアドレスＷＸＡとリード用ＸアドレスＲＸＡ及びワードラインドライブ信号ＰＷが入力するＸデコーダ手段Ｅにより選択される。ライト用Ｙデコーダ手段Ｂにはライト用ＹアドレスＷＹＡとＹアドレスドライブ信号ＷＣＬが入力し、リード用Ｙデコーダ手段Ｃにはリード用ＹアドレスＲＹＡとリード用Ｙアドレスドライブ信号ＲＣＬが入力される。外部Ｙアドレス信号ＹＡＤが入力され、ライト用ＹアドレスＷＹＡ、及びリード用ＹアドレスＲＹＡを出力するＹアドレスバッファＰは、出力アドレスがリードかライトかを決定するコントロール信号ＳＲＷ（Ｙアドレスバッファがリード用とライト用に分離されていれば不要）とリード用アドレス取込信号ＲＡＤＥ、ライト用アドレス取込信号ＷＡＤＥによりコントロールされる。

　外部Ｘアドレス信号ＸＡＤが入力され、ライト用ＸアドレスＷＸＡ、及びリード用ＸアドレスＲＸＡを出力するＸアドレスバッファＱは、出力アドレスがリードかライトかを決定するコントロール信号ＳＲＷ（Ｘアドレスバッファがリード用とライト用に分離されていれば不要）とリード用アドレス取込信号ＲＡＤＥ、ライト用アドレス取込信号ＷＡＤＥによりコントロールされる。外部入力信号であるリードクロック信号ＲＣＬＫ、リードイネーブル信号ＲＥ、ライトクロック信号ＷＣＬＫ、ライトイネーブル信号ＷＥ、アドレス入力イネーブル信号ＡＤＥが入力するメモリコントロール信号発生手段Ｒは前記メモリコントロール信号であるリード用アドレス取込信号ＲＡＤＥ、ライト用アドレス取込信号ＷＡＤＥ、出力イネーブル信号ＤＯＥ、入力イネーブル信号ＤＩＥ、コントロール信号ＳＲＷ、ライト用Ｙアドレスドライブ信号ＷＣＬ、リード用Ｙアドレスドライブ信号ＲＣＬ、開閉信号ＲＴＲ、ＷＴＲおよびワードラインドライブ信号ＰＷを出力する。

　図３に示した従来例のＦＲＡＭの回路動作を図５、図６を用い、時間をおって説明する。
　（１）リード動作（図５を参照）
　時刻ｔ０においてリードクロック信号ＲＣＬＫに同期して信号ＸＡＥ、ＲＹＡＥがハイレベルとなり、外部アドレス信号ＸＡＤ、ＹＡＤを取込む。その後、ワードラインＷＬｎが選択されてメモリセル情報（これから読み出されようとする情報）がビットライン対ＢＬｉ、ＢＬｉ／（ｉ＝１〜ｍ）上にのる。以上の動作を以後、「リード転送」と呼ぶ。つぎに、時刻ｔ１において開閉信号ＲＴＲがハイとなりビットライン対ＢＬｉ、ＢＬｉ／（ｉ＝１〜ｍ）上の情報はリード用データレジスタ単位Ｆｉ２（ｉ＝１〜ｍ）に転送される。時刻ｔ２においては時刻ｔ１に開始した転送が完了し、ワードラインＷＬｎが立ち下がる。時刻ｔ３においてはリードイネーブル信号ＲＥがハイになり、ＤＲＡＭ部分はリセット状態に戻る。時刻ｔ４においてはリードクロック信号ＲＣＬＫに同期して信号ＹＲ１が立ち上がり、リード用データレジスタ単位Ｆ１２に蓄積された情報がリードデータバス対ＲＤ、ＲＤ／に転送され、出力手段により情報ＤＯが出力される。時刻ｔ５においては時刻ｔ４同様にリードクロック信号ＲＣＬＫに同期して信号ＹＲ２が立ち上がり、リード用データレジスタ単位Ｆ２２に蓄積された情報がリードデータバス対Ｒ　Ｄ、ＲＤ／に転送され、出力手段により情報ＤＯが出力される。時刻ｔ６まで上記動作が繰り返され、シリアル出力が実現する。

　（２）ライト動作（図６を参照）
　時刻ｔ０においてライトクロック信号ＷＣＬＫに同期して信号ＸＡＥ、ＷＹＡＥがハイレベルとなり、外部アドレス信号ＸＡＤ、ＹＡＤを取込む。次に、時刻ｔ１において入力イネーブル信号ＤＩＥがハイとなり（図６には図示せず）入力手段より入力した入力情報ＤＩはライトデータバス対ＷＤ、ＷＤ／上に転送され、ライトクロック信号ＷＣＬＫに同期して信号ＹＷ１がハイとなる事でライト用データレジスタ単位Ｆ１１に転送される。時刻ｔ２においては時刻ｔ１と同様に入力情報ＤＩはライトクロック信号ＷＣＬＫに同期して信号ＹＷ２がハイとなる事によりＦ２１に転送される。時刻ｔ３まで同様な動作が繰り返される事により入力情報ＤＩは時刻ｔ１から数えてｋ番目のライトクロック信号ＷＣＬＫの立ち上がりに同期してライト用データレジスタ単位Ｆｋ１に転送される。時刻ｔ３からある一定時間経過した後の時刻ｔ４において、ライト用データレジスタ単位Ｆｉ１（ｉ＝１〜ｍ）に転送された情報は、時刻ｔ３以後のライトイネーブル信号ＷＥの立ち下がり或は、その外の外部信号によりハイとなる開閉信号ＷＴＲによりビットライン対ＢＬｉ、ＢＬｉ／に転送され、同時期に活性化されるワードラインＷＬｎを介　してワードラインＷＬｎに接続するＤＲＡＭメモリセルに転送される。以上の動作を以後、「ライト転送」と呼ぶ。最後に、時刻ｔ５においてＤＲＡＭメモリセルに対する転送が全て完了し、ワードラインＷＬｎが立ち下がり、メモリ回路が完全にリセット状態になる。なお、本出願に関連する先行技術文献としては以下のようなものがある。
特開昭６１−２３９４９９特開平５−２１０９７０特開平４−１４６９４特開昭６２−４２３９３特開平１−１２５７９５

　従来のＦＲＡＭはＭＰＵの汎用ＤＲＡＭコントローラ部（あるいは汎用ＤＲＡＭコントローラ）から直接アクセスできないことが問題である。そのため、ＦＲＡＭのメモリセル内に貯えられている画像情報をＭＰＵのコントローラ部からコントロールできる汎用ＤＲＡＭに再度貯えなおす必要がある。また、テンポラリバッファ（Ｍ）分のメモリ容量も無駄である。ＦＲＡＭをＤＲＡＭコントローラでコントロールできればよいが従来のＦＲＡＭでは不可能である。ＦＲＡＭはＤＲＡＭを基本として設計しているため、似通ったコントロールに変更するインターフェース回路はつけられる。しかし、ＦＲＡＭ特有な回路方式のため完全に汎用ＤＲＡＭコントローラの作るコントロール信号でアクセスできないという問題が発生する。例えば、汎用ＤＲＡＭは基本的にはＲＡＳ／、ＣＡＳ／の２信号でコントロールされるが、ＭＰＵは両信号がアクティブとなった後、決まったタイミングにメモリの出力を取込もうとする。ところがＦＲＡＭはある期間出力を出せないという問題がある。

　この発明に係わる画像用半導体メモリ装置では、複数のメモリセルと、入力されるデータを一時的に保存するライト用データレジスタと、前記複数のメモリセルから読み出したデータを一時的に保存するリード用データレジスタとを有するメモリセルアレイと、
　外部から入力されるアドレスを受け取り、このアドレスに基づいて前記メモリセルを制御するアドレス回路と、
　前記ライト用データレジスタに接続される入力回路と、
　前記リード用データレジスタに接続される出力回路と、
　外部から画像用メモリコントロール信号を受け取り、前記アドレス回路、前記入力回路および前記出力回路に接続され、メモリアクセスを行うための制御信号を発生させるメモリコントロール信号発生回路と、
　このメモリコントロール信号発生回路に接続され、前記メモリセルアレイがリード転送動作またはライト転送動作期間に、外部に対して待機信号を出力する待機信号発生回路と、
　前記メモリコントロール信号発生回路に接続され、汎用メモリコントロール信号を受け取り、この汎用メモリコントロール信号に応答して前記メモリコントロール信号発生回路に制御信号を供給する汎用メモリインターフェイス回路とを備えている。

　また、この発明の画像用半導体メモリ装置によれば、メモリ自体にそのメモリコントローラにウェイトをかけるようなＷＡＩＴ信号を発生するための装置を設けたので、従来、コントロールができなかったメモリを広くかつ安価に入手できる汎用のコントローラでコントロールする事ができるようになり、経済性に優れたメモリを供給できる。特に、汎用ＤＲＡＭでは有り得ないリード転送、或はライト転送時にメモリ自体がウェイト信号を出して汎用メモリコントローラを制御することができ、ライト動作では、図８に示すようにライト転送時のｔＷＤの期間だけウエイト信号がロウとなり、リード動作では、図７に示すようにリード転送時のｔＲＤの期間だけウエイト信号がロウとなる。さらに、メモリ本体にセルフリフレッシュ機能が付属している場合、外部からはメモリがセルフリフレッシュ動作中にある事は判定ができないため、同様の考え方で内部回路がセルフリフレッシュ時にはウエイト信号がロウとなり、メモリアクセスを禁止することができる。

　まず、本発明の説明の前に発明の背景を説明する。従来のＦＲＡＭのようにデータレジスタ群（図３のＦｉ１，Ｆｉ２（ｉ＝１〜ｍ））をＤＲＡＭのメモリアレイに接続し、高速シリアルアクセスを可能とするようなメモリにおいては、動作そのものはＤＲＡＭであるため汎用ＤＲＡＭのコントロールに必要なコントロール信号のみで基本的に動作をさせる事ができる。しかし、データレジスタを介してメモリアレイに間接的にデータをアクセスする特徴上汎用ＤＲＡＭとは異なる動作をしてしまう。従って、この異なる点が災いして一般的に市場で入手できるＤＲＡＭコントローラを使いＦＲＡＭをコントロールする事はできない。例えば、ライトアクセスでは図６に示したライト転送に必要なｔＷＤが必要な点が、また、リードアクセスでは図５に示したリード転送に必要なｔＲＤが必要な点が汎用ＤＲＡＭと異なる。近年、高性能ＭＰＵが急速に普及し、汎用的に使用されるメモリのコントローラを内蔵するようになった。しかし、ＦＲＡＭは汎用メモリでないためサポートされない。特に、ディジタルスチルカメラにおいてはＦＲＡＭに貯えられた画像情報をＭＰＵでＪＰＥＧ圧縮等で圧縮する必要がある。しかし、ＦＲＡＭがＭＰＵ内蔵のＤＲＡＭコントローラでアクセスできないため、従来技術ではＦＲＡＭ内の情報を圧縮作業の為に、汎用ＤＲＡＭに転送する必要がある。ＦＲＡＭがＤＲＡＭのコントロールが可能となれば問題は解決する。

　ＦＲＡＭが一般的な汎用ＤＲＡＭと異なるのは、ライトアクセスではライト転送動作、及び、リードアクセスではリード転送動作（セルフリフレッシュがあればセルフリフレッシュ動作）である。従来の一般的ＤＲＡＭコントローラではコントロール動作上特に前記ｔＲＤの間アクセスを待つ事ができない（例えば、汎用ＤＲＡＭではアドレスが入力した直後出力データが出る事になっているため、コントローラ側はアドレス入力後出力をストローブしようとする。）また、ライト転送動作（セルフリフレッシュ機能がある場合はセルフリフレッシュ動作）はＦＲＡＭの内部動作であり、コントローラ側（即ち外部）から判別する事ができないため、（アクセス動作がかち合う可能性が有り）通常のＤＲＡＭコントローラではＦＲＡＭをコントロールできない。そこでＤＲＡＭコントローラ（もしくはＭＰＵ）にコントローラ動作を待たせるＷａｉｔ信号をライト転送信号及びリード転送信号からタイミングを取り、ＦＲＡＭ側から出してやる装置をつけるのが本発明のポイントである。

　さて、上記ポイントを具体化した代表例である本発明に係わるＦＲＡＭを図４の回路図を参照しつつ説明する。シリアルメモリアレイＨは複数のシリアルメモリコラム単位Ａから構成される。また、メモリセル単位Ｑｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は容量とトランスファーゲートとから構成される。センスアンプＳＡｉ（ｉ＝１〜ｍ）は図４に示すようにシリアルメモリコラム単位Ａは複数のメモリセル単位が接続するビットライン対ＢＬｉ，ＢＬｉ／とビットライン対ＢＬｉ，ＢＬｉ／に接続される。ビットライン対ＢＬｉ，ＢＬｉ／（ｉ＝１〜ｍ）は一端ではライトトランスファー信号ＷＴＲにより開閉される開閉手段Ｔｒｉｂ，Ｔｒｉｂ／（ｉ＝１〜ｍ）を介してライト用データレジスタ単位Ｆｉ１（ｉ＝１〜ｍ）に接続され、もう一端ではリードトランスファー信号ＲＴＲで開閉される開閉手段Ｔｒｉｃ，Ｔｒｉｃ／（ｉ＝１〜ｍ）を介してリード用データレジスタ単位Ｆｉ２（ｉ＝１〜ｍ）に接続される。

　外部Ｘアドレス信号ＸＡＤが入力され、ライト用ＸアドレスＷＸＡ、及びリード用ＸアドレスＲＸＡを出力するＸアドレスバッファＱは、出力アドレスがリードかライトかを決定するコントロール信号ＳＲＷ（Ｘアドレスバッファがリード用とライト用に分離されていれば不要）とリード用アドレス取込信号ＲＡＤＥ、ライト用アドレス取込信号ＷＡＤＥによりコントロールされる。汎用ＤＲＡＭの代表的な外部コントロール信号であるローアドレスストローブ信号ＲＡＳ／、カラムアドレスストローブ信号ＣＡＳ／、ライトイネーブル信号ＷＥ／、アウトプットイネーブル信号ＯＥ／が入力されるＤＲＡＭインターフェース装置Ｔは、汎用ＤＲＡＭの外部コントロール信号でＦＲＡＭをコントロールできるよう汎用ＤＲＡＭの外部コントロール信号をメモリコントロール信号発生装置Ｒに入力する。

　外部入力信号であるリードクロック信号ＲＣＬＫ、リードイネーブル信号ＲＥ、ライトクロック信号ＷＣＬＫ、ライトイネーブル信号ＷＥ、アドレス入力イネーブル信号ＡＤＥおよびＤＲＡＭインターフェース装置Ｔの出力信号が入力するメモリコントロール信号発生手段Ｒは前記メモリコントロール信号であるリード用アドレス取込信号ＲＡＤＥ、ライト用アドレス取込信号ＷＡＤＥ、出力イネーブル信号ＤＯＥ、入力イネーブル信号ＤＩＥ、コントロール信号ＳＲＷ、ライト用Ｙアドレスドライブ信号ＷＣＬ、リード用Ｙアドレスドライブ信号ＲＣＬ、リードトランスファー信号ＲＴＲ、ライトトランスファー信号ＷＴＲ、ワードラインドライブ信号ＰＷおよびセルフリフレッシュ機能を有する場合にはセルフリフレッシュ信号ＳＥＬＦを出力する。Ｗａｉｔ信号発生装置Ｓには、メモリコントロール信号発生装置により発生するコントロール信号（ここではワードラインのドライブ信号ＰＷ、ライトトランスファー信号ＷＴＲ、リードトランスファー信号ＲＴＲおよびセルフリフレッシュ機能を有する場合にはセルフリフレッシュ信号ＳＥＬＦ）が入力され、外部出力としてウェイト信号ＷＡＩＴを発生する。

　つぎに、図４に示した本発明に係わるＦＲＡＭの動作について説明する。
　（１）リード動作図４に示した本発明に係わるＦＲＡＭのリードの回路動作を図７を用い、時間をおって説明する。本発明に係わるＦＲＡＭは汎用ＤＲＡＭのコントロール信号でＦＲＡＭを動かしているだけなので基本的にはメモリ動作は従来のＦＲＡＭ動作と同様である。異なる点としては、汎用ＤＲＡＭのコントロール信号がコントロールに使用される点である。まず、時刻ｔ０において、ローアドレスストローブ信号ＲＡＳ／が立ち下がり、ＸアドレスＸＡＤが取込まれる。このＸアドレスＸＡＤによりワードラインＷＬＭが選択され、該当メモリセルが選択され、メモリセルからの情報はビットライン上に増幅される。時刻ｔ１においては、カラムアドレスストローブＣＡＳ／が立ち下がり、ＹアドレスＹＡＤが取込まれる。この時、ウエイト信号ＷＡＩＴ／が立ち下がる。

　時刻ｔ１以降ある時間経過した時刻ｔ２においては、リードトランスファー信号ＲＴＲが立上り、ビットライン対上に増幅されていたワードラインＷＬＭに接続するメモリセル情報はリードデータレジスタＦｉ２（ｉ＝１〜ｍ）に転送される。ある一定時間おいてＸアドレスＸＡＤ、ＹアドレスＹＡＤにより指定されるメモリ情報が出力される（これがシリアルアクセスモードの先頭ビットとなる）。つぎに時刻ｔ３においては、カラムアドレスストローブ信号ＣＡＳ／が立ち上がり、同時期にウエイト信号ＷＡＩＴ／が立ち上がる。以降、カラムアドレスストローブ信号ＣＡＳ／はクロック信号のようのロウ、ハイ、ロウのサイクルが繰り返し、図５で説明したのと同様な内部回路動作でシリアルリードが行われる。

　（２）ライト動作図４に示した本発明に係わるＦＲＡＭのライトの回路動作を図８を用い、時間をおって説明する。汎用ＤＲＡＭのコントロール信号でＦＲＡＭを動かしているだけなので基本的にはメモリ動作はリード動作同様、従来のＦＲＡＭ動作と同じである。（異なる点は汎用ＤＲＡＭのコントロール信号がコントロールに使用される点である。）
　まず時刻ｔ０において、ローアドレスストローブ信号ＲＡＳ／が立ち下がり、ＸアドレスＸＡＤが取込まれる。このＸアドレスＸＡＤによりワードラインＷＬＭが選択され、該当メモリセルが選択され、メモリセルからの情報はビットライン上に増幅される。時刻ｔ０と時刻ｔ１との間にライトイネーブル信号ＷＥ／が立ち下がりライトモードとなる。そして時刻ｔ１においては、カラムアドレスストローブ信号ＣＡＳ／が立ち下がりＹアドレスＹＡＤが取込まれる。この時、同時に図示しない入力情報ＤＩが入力手段Ｄにより取込まれる。この情報は、ライト用データレジスタＦｉ１（ｉ＝１〜ｍ）のうち、入力されたＹアドレスＹＡＤで指定されるレジスタにシリアルライトの先頭データとして転送される。

　つぎに時刻ｔ２において、カラムアドレスストローブ信号ＣＡＳ／が立ち上がり、ウエイト信号ＷＡＩＴ／はハイである。以降、カラムアドレスストローブ信号ＣＡＳ／はクロック信号のようにロウ、ハイ、ロウのサイクルが繰り返し、図６で説明したのと同様な内部回路動作でシリアルライトがライト用データレジスタＦｉ１（ｉ＝１〜ｍ）に対し行われる。時刻ｔ３においては、シリアルライトが終了し、ローアドレスストローブ信号ＲＡＳ／、カラムアドレスストローブ信号ＣＡＳ／、ライトイネーブル信号ＷＥ／が立ち上がり、ウエイト信号ＷＡＩＴ／は立ち下がる。この時点でライト用データレジスタＦｉ１（ｉ＝１〜ｍ）へのシリアルライトが完了する。しかし、ＤＲＡＭメモリアレイへの書き込みは行われてはいない。時刻ｔ３でライト用データレジスタＦｉ１（ｉ＝１〜ｍ）への書き込みが完了した後の時刻ｔ４においては、ライト用データレジスタＦｉ１（ｉ＝１〜ｍ）からＤＲＡＭメモリアレイへのデータ転送がライトトランスファー信号ＷＴＲがハイとなる事で行われる。この時、入力アドレスにより選択されたワードラインＷＬＮが立ち上がり、このワードラインに接続するメモリセルに転送データが書き込まれる。実際は、ライトトランスファー信号ＷＴＲにより転送された転送データはビットライン対ＢＬｉ、ＢＬｉ／（ｉ＝１〜ｍ）上に転送され、センスアンプによる増幅を受け、メモリセルに書き込まれる。時刻ｔ５においてライト転送が完了し、内部回路がリセット状態となり、次のメモリアクセスが可能な状態となった時、ウエイト信号ＷＡＩＴ／が立ち上がる。

　図１は図４に示したＦＲＡＭをビデオカメラシステムに応用した例である。図２と比較すればわかるように、本発明に係わるビデオカメラシステムではＤＲＡＭ部分にテンポラリバッファを設ける必要がなくなる。なぜテンポラリバッファを設ける必要がなくなったのかをビデオカメラシステムの動作とともに説明する。画像（ａ）はＣＣＤ（Ｂ）により取り込まれアナログデータ（ｂ）となる。このアナログデータ（ｂ）はアナログディジタルコンバータ（Ａ／Ｄ）（Ｃ）でアナログディジタル変換されてディジタルデータ（ｃ）になり、ＦＲＡＭ（Ｇ）に入力される。蓄積されたディジタル画像データはコントローラ（Ｄ）の制御信号（ｄ）により、時間軸補正やフィルタリング等のディジタル画像技術を駆使した加工がなされる。ここまでは従来のビデオカメラシステムと同じである。

　ＪＰＥＧ圧縮のためのＭＰＵ（Ｈ）とそのＭＰＵでコントロールする汎用ＤＲＡＭ（Ｉ、Ｊ）が必要であることも従来と同じであるが、汎用ＤＲＡＭの機能としては、圧縮用データバッファ（Ｉ）、ワークエリア（Ｊ）のみである。ＭＰＵ（Ｈ）はＦＲＡＭ（Ｇ）からウエイト信号ＷＡＩＴを受け取ると共にＦＲＡＭ（Ｈ）に貯えられていた画像情報（ｅ）も受け取る。本発明に係わるＦＲＡＭ（Ｇ）が有しているＷａｉｔ信号発生装置（Ｎ）からはウエイト信号ＷＡＩＴが出力される。このウエイト信号ＷＡＩＴは、ＦＲＡＭ（Ｇ）がライト転送やリード転送を行っている間にはＭＰＵ（Ｈ）がＦＲＡＭ（Ｇ）にアクセスするのを禁止する。また、本発明に係わるＦＲＡＭ（Ｇ）が有しているＤＲＡＭインターフェイス装置（Ｍ）は、汎用ＤＲＡＭのコントロール信号でＦＲＡＭ（Ｇ）を動かすようにしているのでＭＰＵ（Ｈ）は汎用ＤＲＡＭ（Ｉ、Ｊ）と同様にＦＲＡＭ（Ｇ）を動かすことができるのである。ＭＰＵ（Ｈ）により圧縮を受け、圧縮された出力データ（ｈ）は圧縮用データバッファ（Ｉ）に貯えられる。作業中ワークエリアとしてワークエリア（Ｊ）が使われる。圧縮用データバッファ（Ｉ）内に貯えられた圧縮データ（ｆ）はインターフェース（Ｋ）を介してＰＣに転送される。圧縮データ（ｆ）はビデオカメラ内で解凍されてＦＲＡＭに転送される場合もある。これらの動作は従来のものと同じである。

　以上本発明の概念的部分について説明したが、具体的な実施例について以下説明する。なお、以下の図においては簡単化のためコントロール信号を詳述していない。図９は本発明の第１の実施例のＦＲＡＭを示すブロック図である。この実施例では、外部からのメモリアクセスコントロールを中断させたい時に利用可能なウエイト信号を生成するＷａｉｔ信号発生装置Ｓが設けられている。このＷａｉｔ信号発生装置ＳはＦＲＡＭがライト転送やリード転送を行っている間にウエイト信号を出力する機能を有しており、メモリコントロール信号発生装置Ｒに接続されている。なお、図４で説明したＹアドレスバッファＰとＸアドレスバッファＱは、まとめてアドレス手段Ｐとして記載し、外部アドレスはＡＤＤと表記している。また、メモリコントロ信号発生装置Ｒ入力される信号はまとめてＳ１と表示している。これらの省略は以降の実施例でも同様である。第１の実施例によれば、ＦＲＡＭがライト転送やリード転送を行っている間にはウエイト信号を出力するため、ＦＲＡＭへのアクセスを禁止させるための信号としてウエイト信号を利用することができる。

　図１０は本発明の第２の実施例のＦＲＡＭを示すブロック図である。この実施例では、外部からのメモリアクセスコントロールを中断させたい時に利用可能なウエイト信号を生成するＷａｉｔ信号発生装置Ｓおよび汎用メモリのコントロール信号を受け取って、その受け取ったコントロール信号に基づいてＦＲＡＭを制御する汎用メモリインターフェース装置Ｔが設けられている。Ｗａｉｔ信号発生装置ＳはＦＲＡＭがライト転送やリード転送を行っている間にウエイト信号を出力する機能を有しており、汎用メモリインターフェース装置Ｔと共にメモリコントロール信号発生装置Ｒに接続されている。汎用メモリインターフェース装置は図４で説明したＤＲＡＭインターフェイス装置と同じ働きをするものである。詳細な動作説明等は図７および８で説明したため省略する。なお、汎用メモリインターフェース装置へ入力されるコントロール信号はまとめてＳ２と表現している。この省略は以降の実施例でも同様である。第２の実施例によれば、第１の実施例同様ＦＲＡＭがライト転送やリード転送を行っている間にはウエイト信号を出力するため、ＦＲＡＭへのアクセスを禁止させるための信号としてウエイト信号を利用することができる。また、汎用メモリインターフェイス装置によって、汎用のメモリで用いるコントロール信号でＦＲＡＭを動作させることが可能となる。

　図１１は本発明の第３の実施例のＦＲＡＭを示すブロック図である。この実施例では、第１の実施例のＦＲＡＭにセルフリフレッシュ手段Ｔが設けられている。外部からのメモリアクセスコントロールを中断させたい時に利用可能なウエイト信号を生成するＷａｉｔ信号発生装置ＳはＦＲＡＭがライト転送、リード転送およびセルフリフレッシュを行っている間にウエイト信号を出力する機能を有しており、メモリコントロール信号発生装置Ｒおよびセルフリフレッシュ手段Ｕに接続されている。第３の実施例によれば、ＦＲＡＭがライト転送やリード転送を行っている間およびセルフリフレッシュが行なわれている間にはウエイト信号を出力するため、ＦＲＡＭへのアクセスを禁止させるための信号としてウエイト信号を利用することができる。

　図１２は本発明の第４の実施例のＦＲＡＭを示すブロック図である。この実施例では、外部からのメモリアクセスコントロールを中断させたい時に利用可能なウエイト信号を生成するＷａｉｔ信号発生装置Ｓおよび汎用メモリのコントロール信号を受け取って、その受け取ったコントロール信号に基づいてＦＲＡＭを制御する汎用メモリインターフェース装置Ｔが設けられている。Ｗａｉｔ信号発生装置ＳはＦＲＡＭがライト転送、リード転送およびセルフフレッシュを行っている間にウエイト信号を出力する機能を有しており、汎用メモリインターフェース装置Ｔと共にメモリコントロール信号発生装置Ｒに接続されている。汎用メモリインターフェース装置は第２の実施例のものと同じである。第４の実施例によれば、第３の実施例同様ＦＲＡＭがライト転送、リード転送およびセルフフレッシュを行っている間にはウエイト信号を出力するため、ＦＲＡＭへのアクセスを禁止させるための信号としてウエイト信号を利用することができる。また、汎用メモリインターフェイス装置によって、汎用のメモリで用いるコントロール信号でＦＲＡＭを動作させることが可能となる。

　図１３は本発明の第５の実施例のＦＲＡＭを示すブロック図である。この実施例では、外部からのメモリアクセスコントロールを中断させたい時に利用可能なウエイト信号を生成するＷａｉｔ信号発生装置Ｓおよび汎用メモリのコントロール信号を受け取って、その受け取ったコントロール信号に基づいてＦＲＡＭを制御する汎用メモリインターフェース装置Ｔが設けられている。Ｗａｉｔ信号発生装置ＳはＦＲＡＭがライト転送やリード転送を行っている間にウエイト信号を出力する機能を有しており、汎用メモリインターフェース装置Ｔと共にメモリコントロール信号発生装置Ｒに接続されている。さらに、この実施例では汎用メモリインターフェース装置Ｔおよびメモリコントロール信号発生装置Ｒに外部切り分け信号入力端子Ｆ／Ｄが接続されている。汎用メモリインターフェース装置Ｔは外部切り分け信号が汎用メモリコントロール信号を指示している場合のみ入力信号（汎用メモリコントロール信号）Ｓ２をメモリコントロール信号発生装置Ｒに入力する。メモリコントロール信号発生装置Ｒは汎用メモリコントロール信号Ｓ２を選択して受け取る。外部切り分け信号がＦＲＡＭ用コントロール信号を指示している場合は、汎用メモリインターフェース装置Ｔはディスエーブル状態になり、メモリコントロール信号発生装置ＲはＦＲＡＭ用コントロール信号Ｓ１を選択して受け取る。これ以降の汎用メモリインターフェース装置の動作は第２の実施例のものと同じである。第５の実施例によれば、外部切り分け信号によってＦＲＡＭ用コントロール信号を受け取るのか、汎用メモリコントロール信号を受け取るのかが明確にしてメモリコントロール信号発生装置Ｒおよび汎用メモリインターフェース装置Ｔを制御できるため、誤動作が防止できるメリットがある。その他のメリットについては第２の実施例と同様である。

　図１４は本発明の第６の実施例のＦＲＡＭを示すブロック図である。この実施例は入力手段Ｄおよび出力手段Ｇ（これらを総称してＩ／Ｏという）が複数（この実施例ではｎ個）あるＦＲＡＭを対象にしている。Ｗａｉｔ信号発生装置Ｓおよび汎用メモリインターフェース装置Ｔについては第５の実施例と同様である。さらに、この実施例ではＩ／Ｏディスエーブル装置Ｖが設けられている。Ｉ／Ｏディスエーブル装置Ｖは汎用メモリ動作時にＩ／Ｏの動作させるべき個数が異なるとき、不要となったＩ／Ｏをディスエーブル状態にさせる機能がある。汎用メモリインターフェース装置Ｔ、メモリコントロール信号発生装置ＲおよびＩ／Ｏディスエーブル装置Ｖには外部切り分け信号入力端子Ｆ／Ｄが接続されている。汎用メモリインターフェース装置Ｔおよびメモリコントロール信号発生装置Ｒは第５の実施例と同様に動作する。Ｉ／Ｏディスエーブル装置Ｖは外部切り分け信号がＦＲＡＭ用コントロール信号を指示している場合は、すべてのＩ／Ｏをイネーブル状態にする。逆に、外部切り分け信号が汎用メモリコントロール信号を指示している場合、Ｉ／Ｏディスエーブル装置Ｖは汎用メモリ動作上不要なＩ／Ｏをディスエーブル状態にする。その他の装置の動作は、第５の実施例と同様である。第６の実施例によれば、第５の実施例のメリットに加えて、Ｉ／Ｏが複数あるＦＲＡＭにおいてＩ／Ｏディスエーブル装置Ｖを設けたため、汎用メモリ動作時に不要となったＩ／Ｏをディスエーブル状態にさせることができる。

　図１５は本発明の第７の実施例のＦＲＡＭを示すブロック図である。この実施例では第６の実施例に加えてコントロール信号切り分け装置Ｗが設けられている。コントロール信号切り分け装置ＷにはＦＲＡＭ用コントロール信号と汎用メモリコントロール信号とが入力される入力端子Ｓ１２が接続されると共に、外部切り分け信号入力端子Ｆ／Ｄが接続されている。コントロール信号切り分け装置Ｗは外部切り分け信号によって、ＦＲＡＭ用コントロール信号または汎用メモリコントロール信号のいずれが入力されているかを判断し、ＦＲＡＭ用コントロール信号が入力されている場合はそれをメモリコントロール信号発生装置Ｒに入力し、汎用メモリコントロール信号が入力されている場合は汎用メモリインターフェース装置Ｔにそれを入力する。必要に応じて、コントロール信号切り分け装置Ｗは汎用メモリインターフェース装置Ｔをディスエーブル状態にしてもよい。その他の装置の動作は、第６の実施例と同様である。第７の実施例によれば、第６の実施例のメリットに加えて、メモリコントロール信号の入力端子が共用できるというメリットがある。

　図１６は本発明の第８の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧを有している点が第１の実施例と異なり、それ以外は第１の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第１の実施例と同様であるためその説明も省略する。

　図１７は本発明の第９の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧを有している点が第２の実施例と異なり、それ以外は第２の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第２の実施例と同様であるためその説明も省略する。

　図１８は本発明の第１０の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧを有している点が第３の実施例と異なり、それ以外は第３の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第３の実施例と同様であるためその説明も省略する。

　図１９は本発明の第１１の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧを有している点が第４の実施例と異なり、それ以外は第４の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第４の実施例と同様であるためその説明も省略する。

　図２０は本発明の第１２の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧを有している点が第５の実施例と異なり、それ以外は第５の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第５の実施例と同様であるためその説明も省略する。

　図２１は本発明の第１３の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧ０ーＤＧｎを有している点が第６の実施例と異なり、それ以外は第６の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第６の実施例と同様であるためその説明も省略する。

　図２２は本発明の第１４の実施例のＦＲＡＭを示すブロック図である。この実施例では、ＦＲＡＭがリード／ライト共通のＹデコーダ手段ＢＣ、リード／ライト共通のデータレジスタＦおよび入出力手段ＤＧ０ーＤＧｎを有している点が第７の実施例と異なり、それ以外は第７の実施例と同様である。リード／ライト共通のデコーダ手段、データレジスタおよび入出力手段の動作は従来の装置と同様であるのでその説明は省略する。また、その他の部分については第７の実施例と同様であるためその説明も省略する。

この発明のビデオカメラシステムを示す図従来のビデオカメラシステムを示す図従来のＦＲＡＭを示す図この発明に係るＦＲＡＭを示す図従来のＦＲＡＭのリード動作を示す図従来のＦＲＡＭのライト動作を示す図この発明のＦＲＡＭのリード動作を示す図この発明のＦＲＡＭのライト動作を示す図この発明の第１の実施例を示す図この発明の第２の実施例を示す図この発明の第３の実施例を示す図この発明の第４の実施例を示す図この発明の第５の実施例を示す図この発明の第６の実施例を示す図この発明の第７の実施例を示す図この発明の第８の実施例を示す図この発明の第９の実施例を示す図この発明の第１０の実施例を示す図この発明の第１１の実施例を示す図この発明の第１２の実施例を示す図この発明の第１３の実施例を示す図この発明の第１４の実施例を示す図

符号の説明

　Ａ　ビデオカメラ部
　Ｂ　ＣＣＤ
　Ｃ　Ａ／Ｄ
　Ｄ　コントローラ
　Ｅ　その他回路
　Ｇ　ＦＲＡＭ
　Ｈ　ＭＰＵ
　Ｉ　圧縮用データバッファ
　Ｊ　ワークエリア
　Ｋ　インターフェイス
　Ｌ　ＰＣ
　Ｍ　ＤＲＡＭインターフェイス装置
　Ｎ　Ｗａｉｔ信号発生装置

Claims

　複数のメモリセルと、入力されるデータを一時的に保存するライト用データレジスタと、前記複数のメモリセルから読み出したデータを一時的に保存するリード用データレジスタとを有するメモリセルアレイと、
　外部から入力されるアドレスを受け取り、このアドレスに基づいて前記メモリセルを制御するアドレス回路と、
　前記ライト用データレジスタに接続される入力回路と、
　前記リード用データレジスタに接続される出力回路と、
　外部から画像用メモリコントロール信号を受け取り、前記アドレス回路、前記入力回路および前記出力回路に接続され、メモリアクセスを行うための制御信号を発生させるメモリコントロール信号発生回路と、
　このメモリコントロール信号発生回路に接続され、前記メモリセルアレイがリード転送動作またはライト転送動作期間に、外部に対して待機信号を出力する待機信号発生回路と、
　前記メモリコントロール信号発生回路に接続され、汎用メモリコントロール信号を受け取り、この汎用メモリコントロール信号に応答して前記メモリコントロール信号発生回路に制御信号を供給する汎用メモリインターフェイス回路とを有する画像用半導体メモリ装置。
　前記アドレス回路は、外部からメモリアドレスを受け取るアドレスバッファ回路と、このアドレスバッファ回路から信号を受け取り、前記メモリセルを制御するアドレスデコーダ回路とを有する請求項１記載の画像用半導体メモリ装置。
　前記メモリコントロール信号発生回路および前記待機信号発生回路に接続され、画像用半導体メモリ装置をセルフリフレッシュさせるセルフリフレッシュ回路をさらに有し、前記待機信号発生回路は前記メモリセルアレイがリード転送動作、ライト転送動作またはセルフリフレッシュ動作期間に外部に対して待機信号を出力する請求項１記載の画像用半導体メモリ装置。
　前記メモリコントロール信号発生回路および前記汎用メモリインターフェイス回路に接続され、外部からの入力信号が前記画像用メモリコントロール信号か汎用メモリコントロール信号であるかを識別するための外部切り分け信号を受け取る外部切り分け信号入力端子をさらに有する請求項１記載の画像用半導体メモリ装置。
　前記入力回路及び出力回路をそれぞれ複数有し、前記外部切り分け信号に応答して前記複数の入力回路及び出力回路のうち少なくとも一部をディスエーブル状態にするＩ／Ｏディスエーブル回路をさらに有する請求項４記載の画像用半導体メモリ装置。
　前記メモリコントロール信号発生回路、前記汎用メモリインターフェイス回路および外部切り分け信号入力端子に接続され、前記画像用メモリコントロール信号および前記汎用メモリコントロール信号を共有端子で受け取り、前記外部切り分け信号に応答して、前記画像用メモリコントロール信号を前記メモリコントロール信号発生回路に転送するか、前記汎用メモリコントロール信号を前記汎用メモリインターフェイス回路に転送するかを選択的に行うコントロール信号切り分け回路をさらに有する請求項４記載の画像用半導体メモリ装置。
　複数のメモリセルと、データを一時的に保存するデータレジスタとを有するメモリセルアレイと、
　外部から入力されるアドレスを受け取り、このアドレスに基づいて前記メモリセルを制御するアドレス回路と、
　前記データレジスタに接続される入出力回路と、、
　外部から画像用メモリコントロール信号を受け取り、前記アドレス回路、前記入出力回路に接続され、メモリアクセスを行うための制御信号を発生させるメモリコントロール信号発生回路と、
　このメモリコントロール信号発生回路に接続され、前記メモリセルアレイがリード転送動作またはライト転送動作期間に、外部に対して待機信号を出力する待機信号発生回路と、
　前記メモリコントロール信号発生回路に接続され、汎用メモリコントロール信号を受け取り、この汎用メモリコントロール信号に応答して前記メモリコントロール信号発生回路に制御信号を供給する汎用メモリインターフェイス回路とを有する画像用半導体メモリ装置。
　前記アドレス回路は、外部からメモリアドレスを受け取るアドレスバッファ回路と、このアドレスバッファ回路から信号を受け取り、前記メモリセルを制御するアドレスデコーダ回路とを有する請求項７記載の画像用半導体メモリ装置。
　前記メモリコントロール信号発生回路および前記待機信号発生回路に接続され、画像用半導体メモリ装置をセルフリフレッシュさせるセルフリフレッシュ回路をさらに有し、前記待機信号発生回路は前記メモリセルアレイがリード転送動作、ライト転送動作またはセルフリフレッシュ動作期間に外部に対して待機信号を出力する請求項７記載の画像用半導体メモリ装置。
　前記メモリコントロール信号発生回路および前記汎用メモリインターフェイス回路に接続され、外部からの入力信号が前記画像用メモリコントロール信号か汎用メモリコントロール信号であるかを識別するための外部切り分け信号を受け取る外部切り分け信号入力端子をさらに有する請求項７記載の画像用半導体メモリ装置。
　前記入力回路及び出力回路をそれぞれ複数有し、前記外部切り分け信号に応答して前記複数の入力回路及び出力回路のうち少なくとも一部をディスエーブル状態にするＩ／Ｏディスエーブル回路をさらに有する請求項１０記載の画像用半導体メモリ装置。
　前記メモリコントロール信号発生回路、前記汎用メモリインターフェイス回路および外部切り分け信号入力端子に接続され、前記画像用メモリコントロール信号および前記汎用メモリコントロール信号を共有端子で受け取り、前記外部切り分け信号に応答して、前記画像用メモリコントロール信号を前記メモリコントロール信号発生回路に転送するか、前記汎用メモリコントロール信号を前記汎用メモリインターフェイス回路に転送するかを選択的に行うコントロール信号切り分け回路をさらに有する請求項１０記載の画像用半導体メモリ装置。