JP2004079599A - Small electronic component - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、小型電子部品に関し、例えば、小型電子機器等に使用するチップ抵抗器等の小型電子部品に関するものである。
【0002】
【従来の技術】
近年の電子機器等の小型化に伴い、チップ抵抗器等の電子部品の小型化、高密度実装の要求が高まってきている。これらの電子部品を回路基板上に実装する際には、通常、自動実装機(チップマウンタ)を使用する。
【0003】
また、電子機器を構成するディジタル回路のプルアップ・プルダウン等に用いるためのチップ抵抗器として、同一基板上に複数の抵抗素子を集積し、単一のチップサイズの部品とした抵抗回路網(ネットワーク抵抗器、あるいはチップネットワークともいう)も多用されている。
【0004】
【発明が解決しようとする課題】
しかしながら、小型のチップ部品を使用して機器の製造等を行う場合、以下のような問題がある。すなわち、小型化したチップ部品や、それを使用(搭載)する機器に対応させて、高度な搭載位置精度を有する実装機、および、高度なはんだ付け技術が必要となる。それと同時に、チップ部品を小型化すればする程、搭載不良の発生頻度が高くなるという問題がある。
【0005】
また、従来の多連チップ抵抗器は、例えば、図9に示すように、絶縁基板101上に抵抗層103,104が配され、各抵抗層が電極111,112,115,116を有するとともに、基板101の周囲に凹部121〜126が形成される構成をとる。
【0006】
このような凹部が多数あるのは、従来の多連チップ抵抗器が、その端面電極形成の便宜上、図10に示すように多数のスルーホール202を有する、多連チップ抵抗器用の絶縁基板201を使用しているためである。よって、かかる抵抗器を実装する際、これらの凹部によってチップ部品同士が絡まり、いわゆるバルク実装ができないという問題がある。
【0007】
また、従来の多連チップ抵抗器用の絶縁基板201は、その大きさ(基板外形)が規格化されていないので、基板上に形成する素子数に応じて外形寸法の異なる基板を設計し、用意する必要があり、製造コストが上がるだけでなく、汎用の実装機を使用できないという問題もある。
【0008】
【課題を解決するための手段】
本発明は、上述した課題に鑑みてなされたもので、その目的とするところは、汎用の実装機を使用して高密度実装を可能にする小型電子部品を提供することである。
【0009】
本発明の他の目的は、簡単な構造で複数の素子を配することのできる小型電子部品を提供することである。
【0010】
かかる目的を達成し、上述した課題を解決する一手段として、例えば、以下の構成を備える。すなわち、本発明の小型電子部品は、規格に対応した寸法を有する絶縁基材上に、一定の電気的機能を果たす機能膜を複数形成し、上記複数の機能膜各々の端部より上記絶縁基材の端面に、上記複数の機能膜ごとに外部との電気的な接続を確保するための電極を配設したことを特徴とする。
【0011】
また、上述した課題を解決する他の手段として、例えば、以下の構成を備える。すなわち、本発明の小型電子部品は、規格に対応した第1の外形寸法X,Yを有する絶縁基材上に、一定の電気的機能を果たす、規格に対応した第2の外形寸法x,y(x<X,y<Y)の絶縁基材に配される機能膜を複数形成し、上記複数の機能膜各々の端部より上記絶縁基材の端面に、上記複数の機能膜ごとに外部との電気的な接続を確保するための電極を配設したことを特徴とする。
【0012】
例えば、上記複数の機能膜は、上記絶縁基材の短手方向に並列して形成されていることを特徴とする。また、例えば、上記複数の機能膜は抵抗膜であることを特徴とする。
【0013】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る実施の形態例を詳細に説明する。図1は、本実施の形態例に係る多連チップ抵抗器(以下、単にチップ抵抗ともいう)の外観斜視図であり、図2は、その多連チップ抵抗器から、後述する保護層を除いたときの抵抗器の様子を示す平面図である。
【0014】
図1および図2において、絶縁基板1は、所定の規格に基づく形状(長さがL、幅がW、厚さがtのチップ状)を有する、例えば、電気絶縁性のセラミックスからなる基板である。チップの大きさは、例えば、以下のように規格化されている。
【0015】
規格名 :L(長さ)× W(幅)
0603:0.6mm×0.3mm
1005:1.0mm×0.5mm
1608:1.6mm×0.8mm
2012:2.0mm×1.25mm
【0016】
本実施の形態例では、上記のように外形寸法が規格に対応した絶縁基板を用いるため、汎用のチップ部品の実装機を使用することができるようになる。
【0017】
絶縁基板1の上には、例えば、スクリーン印刷によって抵抗体が印刷され、それを乾燥させてから焼成することで、基板上に抵抗層(抵抗膜)が形成される。具体的には、図2に示すように、絶縁基板1上に2個の抵抗体8,9を配する。その後、それぞれの抵抗体8,9の両端部に、後述する電極を設ける。よって、図1および図2に示す抵抗器は、2個の個別の抵抗体が同一基板上に配された構造を持つ2素子チップ抵抗器となる。
【0018】
また、図2に示すように、抵抗体の両端部に電極4,5、および電極6,7を形成することで、チップ部品を実装するプリント配線基板上のランドパターンと、これらの抵抗体8,9との電気的な接続が確保される。これらの電極には、さらに、めっきが施されるが、その詳細については後述する。また、図1に示すように、抵抗体8,9の上には、絶縁膜等として機能する保護層(オーバーコート)33が配設されている。
【0019】
本実施の形態例に係る多連チップ抵抗器において、上述した規格のうち、汎用性の高い「1005」サイズの基板を採用している。よって、図1および図2に示す寸法は、長さL=1.0mm、幅W=0.5mm、厚さt=0.35mmであり、電極の幅は、c1,c2=0.3mmとした。また、これらの電極間の距離は、電極が相互に接触しない十分な距離として、e=0.2mmとした。
【0020】
以上の構成を備える、本実施の形態例に係る多連チップ抵抗器の製造工程を、以下、図3および図4を参照して説明する。図3は、本実施の形態例に係る多連チップ抵抗器の製造工程(チップ化工程)を示すフローチャートであり、また、図4は、図3の各工程に対応した抵抗器の断面構造等を示している。
【0021】
なお、図4において、右側は、各工程における抵抗器の平面図であり、左側は、右図の工程に対応する各抵抗器を矢視a−a’,b−b’,…から見たときの断面図を示している。
【0022】
最初に、図3のステップS1において、基板上に電極を形成する。すなわち、図4の(a)に示すように、あらかじめ表面に所定の深さの分割溝13,14,15,16が形成された絶縁基板1の下面(当該多連チップ抵抗器の実装時におけるはんだ面)において、分割溝13,14を跨ぐ位置に、例えば、スクリーン印刷により裏面電極25,26等の厚膜印刷を行い、例えば、850℃で焼成する。かかる焼成により、絶縁基板1の下面に裏面電極25,26等が形成される。
【0023】
裏面電極の場合と同様に、絶縁基板1の上面(抵抗体を形成する側)に表面電極21,22等の厚膜印刷、および焼成を行う。この焼成によって、絶縁基板1上に表面電極21,22等が形成される。
【0024】
なお、基板上における表面電極21,22、および裏面電極25,26の厚膜印刷を、スパッタリング等で行ってもよい。
【0025】
ここでは、基板上に形成する電極材料として、例えば、裏面電極には銀(Ag)を、また、表面電極には銀/パラジウム(Ag/Pd)をそれぞれスクリーン印刷し、大気中(O2)で焼成して、電極を形成する。
【0026】
ステップS2では、抵抗体の厚膜を形成する。具体的には、図4の(b)に示すように、表面電極21,22間に抵抗体8を、また、表面電極23,24間に抵抗体9をそれぞれスクリーン印刷する。そして、これらの抵抗体を、例えば、大気中(O2)において850℃で焼成して、抵抗膜を形成する。なお、抵抗体の材料として、例えば、酸化ルテニウム(RuO2)系の材料を使用する。
【0027】
続くステップS3では、上記の工程で形成された抵抗体の上に、絶縁膜としての機能をも有する保護膜(保護コート)を形成する。すなわち、ステップS3において、抵抗体8,9それぞれの上に、例えば、ガラスをスクリーン印刷し、それを600℃で焼成して、一次保護層31,32を形成する(図4(c)参照)。本工程においては、必要に応じて抵抗値のトリミングを行う。このトリミングは、例えば、レーザビームやサンドブラスト等によって、抵抗体のパターンに切れ込みを入れることによって、多連チップ抵抗器を構成する各抵抗体の抵抗値を調整する。
【0028】
ステップS4において、図4(d)に示すように、上記の一次保護層31,32全体を覆うように、例えば、エポキシ、ポリイミド等の樹脂をスクリーン印刷(ベタ塗り)し、それを200℃で硬化させて、二次保護層33を形成する。
【0029】
なお、一次保護層31,32は、抵抗体8,9各々を個別に覆うように配さずに、これら2つの抵抗体の全体を覆うように配してもよい。また、一次保護層31,32を省略して、抵抗体の上に二次保護層33のみを形成してもよい。
【0030】
ステップS5では、図4(e)に示すように、分割溝13,14に従って、絶縁基板1を一次分割する。一次分割は、ブレイク、レーザーカット、ダイシング等により行う。かかる一次分割は、ここでは、各々に電極が配された複数の抵抗層を形成した絶縁基板1を、分割溝13,14に沿って短冊状に分割することを意味する。
【0031】
続くステップS6において、上記ステップS5で短冊状に分割された基板各々の端面に、例えば、スパッタリングにより、端面電極35,36,37,38を形成する。この端面電極の材料としては、例えば、ニッケル/クロム(Ni/Cr)を使用する。
【0032】
なお、端面電極35,36,37,38の形成は、上記のスパッタリングに限定されず、例えば、蒸着、または塗布等により形成してもよい。
【0033】
ステップS7では、ステップS5で短冊状に分割された基板に対して、分割溝15,16に従って二次分割する。この二次分割は、ブレイク、レーザーカット、ダイシング等により行う。そして、続くステップS8において、図4の(f)に示すように、表面電極21,22のうち、二次保護層33で覆われていない部分と、裏面電極25,26、および端部電極35,36に対して電解めっきを施し、端面電極41,42を形成する。
【0034】
端面電極41,42は、電極くわれ防止、はんだ付けの信頼性向上等のため、例えば、ニッケル(Ni)等で下地めっきを施した後、すず・鉛(Sn・Pb)めっき層、あるいはSnめっき層を形成して(はんだめっき処理)、積層構造とすることが望ましい。その他の電極(表面電極23,24等)についても同様である。
【0035】
上述のように、本実施の形態例に係る多連チップ抵抗器は、「1005」タイプの基板を使用しているため、図4の(f)に示すチップ抵抗器は、その抵抗体(図4の(b)、あるいは、図2に示す抵抗体8,9)として、「0603」タイプ相当のチップ抵抗器に使用する抵抗体を2素子分、内蔵できる。
【0036】
以上説明したように、本実施の形態例によれば、チップサイズとして規格に対応した大きさの絶縁基板を使用し、その基板上に複数の抵抗層を形成して電極を配した構造の多連チップ抵抗器とすることで、部品コストの低減、および、汎用の実装機を用いた高密度実装が可能になる。特に、汎用性の高い「1005」タイプの絶縁基板を使用した場合、既存の製造設備の変更を最小限に抑えて高密度実装を行うことができる。
【0037】
また、同一基板上に複数の抵抗層が形成されているため、装置等における実装部品点数が減り、結果として、必要となる配線基板の実装面積が小さくなり、基板実装に要する時間とコストを削減することができる。
【0038】
さらに、本実施の形態例に係る多連チップ抵抗器は、その基板周囲に凹部がなく、基板サイズも汎用サイズであるため、汎用の実装機を用いたバルク実装が可能となる。
【0039】
なお、本発明は、上述した実施の形態例に限定されるものではなく、発明の趣旨を逸脱しない範囲において種々の変形が可能である。上述した実施の形態例では、単一基板上に複数の抵抗層を配したチップ抵抗器について説明したが、例えば、これら複数の抵抗層に代えて、その他の機能膜、例えば、インダクタ、コンデンサ等の機能を有する素子を複数配する構造としてもよい。
【0040】
また、単一基板上に複数の抵抗層を配する場合、個々の抵抗層を構成する抵抗の素子数や配置等については、図1および図2に示す構成に限定されず、例えば、以下に述べるような変形が可能である。
【0041】
上記の実施の形態例では、2個の抵抗体を同一基板上に配した例(2素子チップ抵抗器)について説明したが、図5は、抵抗素子数をさらに増やした例を示している。なお、抵抗器を構造的に分かり易くするため、以降の例では、その抵抗層を覆う保護膜の図示は省略してある。
【0042】
図5に示すチップ抵抗器は、基板51上に、例えば、スクリーン印刷された抵抗体を焼成してなる4個の抵抗層52,53,54,55が形成され、各々の抵抗層の両端部には、それぞれの抵抗層において対となる電極61−62,63−64,65−66,67−68が設けられている。
【0043】
また、図5に示すチップ抵抗器は、4素子チップ抵抗器であり、例えば、上述した規格チップサイズのうち「1608」タイプの基板上に、「0603」タイプ相当のチップ抵抗器に使用する抵抗体を4素子、内蔵した構造を有する。
【0044】
一方、図6に示すチップ抵抗器は、上述した実施の形態例に係る多連チップ抵抗器と同様、同一基板上に2個の抵抗体を配した多連チップ抵抗器の一例である。すなわち、「1005」タイプの基板71上に、抵抗体72,73として、「0603」タイプのチップ抵抗器に使用する抵抗体を2素子、配した構成を有する。
【0045】
しかし、図6に示す2素子チップ抵抗器は、抵抗体72,73や電極81〜84の相互の電気的な接触を避けるため、これらを基板71の長手方向の端部に配したことを特徴としている。
【0046】
図7は、他の変形例に係るチップ抵抗器であり、「1005」タイプの基板85上に、単一の抵抗体86として、例えば、「0603」タイプのチップ抵抗器に使用する抵抗体素子86を配し、さらに、それに接続される電極87,88を配した構成を有する。このような構造とすることで、かかるチップ部品を実装するプリント基板上のランドパターンの自由度が向上する。
【0047】
また、図8に示すチップ抵抗器は、上記の実施の形態例に係る抵抗器と同様、同一基板上に2個の抵抗体を配した多連チップ抵抗器である。ここでは、「1005」タイプの基板91上において、その長手方向に、抵抗体92,93を互いに並列に配するとともに、それらに対応する電極94〜97を、基板の長手方向端部に設けた構成を有する。
【0048】
【発明の効果】
以上説明したように、本発明によれば、汎用の実装機を用いて小型電子部品の高密度実装が可能になる。
【0049】
本発明によれば、簡単な構造で複数の素子(機能膜)を絶縁基板上に配することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態例に係る多連チップ抵抗器の外観斜視図である。
【図2】実施の形態例に係る多連チップ抵抗器の平面図である。
【図3】実施の形態例に係る多連チップ抵抗器の製造工程を示すフローチャートである。
【図4】実施の形態例に係る多連チップ抵抗器の断面構造を示す図である。
【図5】抵抗素子数をさらに増やした変形例に係るチップ抵抗器の平面図である。
【図6】他の変形例に係るチップ抵抗器の平面図である。
【図7】他の変形例に係るチップ抵抗器の平面図である。
【図8】他の変形例に係るチップ抵抗器の平面図である。
【図9】従来の多連チップ抵抗器の構成を示す図である。
【図10】従来の多連チップ抵抗器用の絶縁基板を示す図である。
【符号の説明】
1,51,71,85,91 絶縁基板
4〜7 電極
8,9 抵抗層
13〜16 分割溝
21,22 表面電極
25,26 裏面電極
31,32 一次保護層
33 二次保護層
35,36 端部電極
41,42 端面電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a small electronic component, for example, a small electronic component such as a chip resistor used for a small electronic device or the like.
[0002]
[Prior art]
With the recent miniaturization of electronic devices and the like, demands for miniaturization and high-density mounting of electronic components such as chip resistors have been increasing. When mounting these electronic components on a circuit board, usually, an automatic mounting machine (chip mounter) is used.
[0003]
In addition, as a chip resistor for use in pull-up / pull-down of a digital circuit constituting an electronic device, a resistor network (network) in which a plurality of resistor elements are integrated on the same substrate and made into a single chip-sized component. Resistors, or chip networks).
[0004]
[Problems to be solved by the invention]
However, when manufacturing devices using small chip components, there are the following problems. That is, a mounting machine having a high mounting position accuracy and a high-level soldering technique are required in correspondence with a miniaturized chip component and a device using (mounting) the chip component. At the same time, the smaller the chip components, the higher the frequency of occurrence of mounting defects.
[0005]
Further, in the conventional multiple chip resistor, for example, as shown in FIG. 9,
[0006]
The reason why there are many such recesses is that the conventional multiple chip resistor has an
[0007]
In addition, since the size (substrate outer shape) of the conventional
[0008]
[Means for Solving the Problems]
The present invention has been made in view of the above-described problem, and an object of the present invention is to provide a small-sized electronic component that enables high-density mounting using a general-purpose mounting machine.
[0009]
Another object of the present invention is to provide a small-sized electronic component in which a plurality of elements can be arranged with a simple structure.
[0010]
For example, the following configuration is provided as a means for achieving the object and solving the above-described problem. That is, the small-sized electronic component of the present invention includes a plurality of functional films that perform a certain electrical function formed on an insulating base material having a dimension corresponding to a standard, and the insulating substrate is formed from an end of each of the plurality of functional films. An electrode for securing electrical connection with the outside is provided for each of the plurality of functional films on an end face of the material.
[0011]
Further, as another means for solving the above-described problem, for example, the following configuration is provided. That is, the small electronic component of the present invention has a second external dimension x, y compliant with the standard, which performs a certain electrical function on the insulating base material having the first external dimensions X, Y compliant with the standard. (X <X, y <Y) forming a plurality of functional films disposed on the insulating base material, and forming an outer portion for each of the plurality of functional films from an end of each of the plurality of functional films to an end face of the insulating base material. And an electrode for ensuring electrical connection with the battery.
[0012]
For example, the plurality of functional films are formed in parallel in the lateral direction of the insulating base. Further, for example, the plurality of functional films are resistance films.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is an external perspective view of a multiple chip resistor (hereinafter, also simply referred to as a chip resistor) according to the present embodiment. FIG. 2 shows the multiple chip resistor excluding a protective layer described later. FIG. 5 is a plan view showing the state of the resistor when it is turned off.
[0014]
1 and 2, an
[0015]
Standard name : L (length) x W (width)
0603: 0.6 mm x 0.3 mm
1005: 1.0 mm x 0.5 mm
1608: 1.6 mm x 0.8 mm
2012: 2.0 mm x 1.25 mm
[0016]
In the present embodiment, since the insulating substrate having the outer dimensions conforming to the standard is used as described above, a general-purpose chip component mounter can be used.
[0017]
A resistor is printed on the
[0018]
Further, as shown in FIG. 2, by forming
[0019]
In the multiple chip resistor according to the present embodiment, among the above-mentioned standards, a highly versatile “1005” size substrate is used. Therefore, the dimensions shown in FIGS. 1 and 2 are length L = 1.0 mm, width W = 0.5 mm, thickness t = 0.35 mm, and the width of the electrodes is c1, c2 = 0.3 mm. did. Further, the distance between these electrodes was e = 0.2 mm as a sufficient distance that the electrodes did not contact each other.
[0020]
The manufacturing process of the multiple chip resistor according to the present embodiment having the above configuration will be described below with reference to FIGS. FIG. 3 is a flowchart showing a manufacturing process (chip forming process) of the multiple chip resistor according to the present embodiment, and FIG. 4 is a cross-sectional structure of the resistor corresponding to each process of FIG. Is shown.
[0021]
In FIG. 4, the right side is a plan view of the resistor in each step, and the left side is a view of each resistor corresponding to the step in the right figure as viewed from arrows aa ′, bb ′,. The sectional view at the time is shown.
[0022]
First, in step S1 of FIG. 3, an electrode is formed on a substrate. That is, as shown in FIG. 4A, the lower surface of the insulating
[0023]
As in the case of the back electrode, a thick film printing of the
[0024]
The thick film printing of the
[0025]
Here, as an electrode material formed on the substrate, for example, silver (Ag) on the back surface electrode, also, the surface electrode of silver / palladium (Ag / Pd) was screen-printed, respectively, in the air (O 2) To form an electrode.
[0026]
In step S2, a thick film of the resistor is formed. Specifically, as shown in FIG. 4B, the
[0027]
In a succeeding step S3, a protective film (protective coat) also having a function as an insulating film is formed on the resistor formed in the above process. That is, in step S3, for example, glass is screen-printed on each of the
[0028]
In step S4, as shown in FIG. 4D, for example, a resin such as epoxy or polyimide is screen-printed (solid-coated) so as to cover the whole of the primary
[0029]
Note that the primary protection layers 31 and 32 may be provided so as to cover the entirety of the two resistors, instead of individually covering the
[0030]
In step S5, as shown in FIG. 4E, the insulating
[0031]
In a succeeding step S6, end face
[0032]
Note that the formation of the
[0033]
In step S7, the substrate divided into strips in step S5 is secondarily divided according to the dividing
[0034]
The
[0035]
As described above, since the multiple chip resistor according to the present embodiment uses the “1005” type substrate, the chip resistor shown in FIG. 4 (b) or the
[0036]
As described above, according to the present embodiment, an insulating substrate having a size corresponding to a standard as a chip size is used, a plurality of resistance layers are formed on the substrate, and electrodes are arranged. By using a continuous chip resistor, component cost can be reduced and high-density mounting can be performed using a general-purpose mounting machine. In particular, when a highly versatile “1005” type insulating substrate is used, high-density mounting can be performed while minimizing changes in existing manufacturing equipment.
[0037]
In addition, since a plurality of resistance layers are formed on the same substrate, the number of mounted components in the device and the like is reduced, and as a result, the required mounting area of the wiring substrate is reduced, and the time and cost required for mounting the substrate are reduced. can do.
[0038]
Furthermore, since the multiple chip resistor according to the present embodiment has no concave portion around the substrate and has a general-purpose substrate size, bulk mounting using a general-purpose mounting machine becomes possible.
[0039]
The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the invention. In the embodiment described above, a chip resistor in which a plurality of resistance layers are arranged on a single substrate has been described. For example, instead of the plurality of resistance layers, other functional films, for example, inductors, capacitors, etc. A structure in which a plurality of elements having the above function are arranged may be adopted.
[0040]
Further, when a plurality of resistance layers are provided on a single substrate, the number and arrangement of resistors constituting each resistance layer are not limited to the configurations shown in FIGS. 1 and 2. Modifications as described are possible.
[0041]
In the above-described embodiment, an example in which two resistors are arranged on the same substrate (two-element chip resistor) has been described. FIG. 5 shows an example in which the number of resistance elements is further increased. Note that, in order to make the resistor structurally easy to understand, in the following examples, illustration of a protective film covering the resistance layer is omitted.
[0042]
In the chip resistor shown in FIG. 5, for example, four
[0043]
The chip resistor shown in FIG. 5 is a four-element chip resistor. For example, a resistor used for a chip resistor equivalent to “0603” type on a substrate of “1608” type among the standard chip sizes described above. It has a structure in which four elements are incorporated.
[0044]
On the other hand, the chip resistor shown in FIG. 6 is an example of a multiple chip resistor in which two resistors are arranged on the same substrate, like the multiple chip resistor according to the above-described embodiment. That is, it has a configuration in which two resistors used for a “0603” type chip resistor are arranged as
[0045]
However, the two-element chip resistor shown in FIG. 6 is characterized in that the
[0046]
FIG. 7 shows a chip resistor according to another modification example. A resistor element used as a
[0047]
The chip resistor shown in FIG. 8 is a multiple chip resistor in which two resistors are arranged on the same substrate, similarly to the resistor according to the above embodiment. Here, on a “1005”
[0048]
【The invention's effect】
As described above, according to the present invention, high-density mounting of small electronic components using a general-purpose mounting machine becomes possible.
[0049]
According to the present invention, a plurality of elements (functional films) can be arranged on an insulating substrate with a simple structure.
[Brief description of the drawings]
FIG. 1 is an external perspective view of a multiple chip resistor according to an embodiment of the present invention.
FIG. 2 is a plan view of the multiple chip resistor according to the embodiment.
FIG. 3 is a flowchart showing a manufacturing process of the multiple chip resistor according to the embodiment.
FIG. 4 is a diagram showing a cross-sectional structure of a multiple chip resistor according to the embodiment.
FIG. 5 is a plan view of a chip resistor according to a modification in which the number of resistive elements is further increased.
FIG. 6 is a plan view of a chip resistor according to another modification.
FIG. 7 is a plan view of a chip resistor according to another modification.
FIG. 8 is a plan view of a chip resistor according to another modification.
FIG. 9 is a diagram showing a configuration of a conventional multiple chip resistor.
FIG. 10 is a view showing a conventional insulating substrate for a multiple chip resistor.
[Explanation of symbols]
1, 51, 71, 85, 91 Insulating substrate 4-7
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