JP2004072032A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
例えばBGA(ball grid array)と呼ばれる半導体装置には、LSIなどからなる半導体チップを該半導体チップのサイズよりもやや大きいサイズの中継基板(インターポーザ)の上面中央部に搭載し、中継基板の下面に半田ボールによる接続端子をマトリクス状に配置したものがある。
【0003】
図26は従来のこのような半導体装置の一例の断面図を示したものである。半導体チップ1は、シリコン基板2の周辺部に銅などからなる複数のバンプ電極3が設けられた構造となっている。
【0004】
中継基板4は、サイズが半導体チップ1のシリコン基板2のサイズよりもやや大きいベースフィルム5を備えている。ベースフィルム5の上面には、半導体チップ1のバンプ電極3に接続される再配線6が設けられている。
【0005】
再配線6は、半導体チップ1のバンプ電極3に対応して設けられた第1の接続パッド7と、マトリクス状に設けられた第2の接続パッド8と、第1と第2の接続パッド7、8を接続する引き回し線9とからなっている。第2の接続パッド8の中央部に対応する部分におけるベースフィルム5には円孔10が設けられている。
【0006】
そして、半導体チップ1は中継基板4の上面中央部に異方性導電接着剤11を介して搭載されている。異方性導電接着剤11は、熱硬化性樹脂12中に多数の導電性粒子13を含有させたものからなっている。
【0007】
半導体チップ1を中継基板4上に搭載する場合には、まず、中継基板4の上面中央部にシート状の異方性導電接着剤11を介して半導体チップ1を位置合わせしてただ単に載置する。
【0008】
次に、熱硬化性樹脂12が硬化する温度にて所定の圧力を加えてボンディングする。すると、バンプ電極3が熱硬化性樹脂12を押し退けて第1の接続パッド7の上面に導電性粒子13を介して導電接続され、且つ、半導体チップ1の下面が中継基板4の上面に熱硬化性樹脂12を介して接着される。
【0009】
次に、半導体チップ1を含む中継基板4の上面全体にエポキシ系樹脂からなる封止膜14を形成する。次に、円孔10内およびその下方に半田ボール15を第2の接続パッド8に接続させて形成する。この場合、第2の接続パッド8はマトリクス状に配置されているため、半田ボール15もマトリクス状に配置される。
【0010】
ここで、半田ボール15のサイズは半導体チップ1のバンプ電極3のサイズより大きく、また、各半田ボール15相互の接触を避けるため、その配置間隔をバンプ電極3の配置間隔より大きくする必要がある。そこで、半導体チップ1のバンプ電極3の数が増大した場合、各半田ボール15に必要な配置間隔を得るため、その配置領域を半導体チップ1のサイズより大きくすることが必要となり、そのために、中継基板4のサイズを半導体チップ1のサイズよりもやや大きくしている。したがって、マトリクス状に配置された半田ボール15のうち、周辺部の半田ボール15は半導体チップ1の周囲に配置されている。
【0011】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、再配線6が形成された中継基板4を用い、位置合わせした後のボンディングにより、半導体チップ1のバンプ電極3の下面を中継基板4の再配線6の第1の接続パッド7の上面に導電接続する構成としているので、半導体チップ1のバンプ電極3の数が増大し、バンプ電極3のサイズおよび配置間隔が小さくなると、位置合わせが極めて大変であるという問題があった。この場合、半導体チップ1のサイズを大きくすれば、バンプ電極3のサイズおよび配置間隔を大きくすることができることは当然であるが、そのようにすると、ウエハ状態からの半導体チップの取り数が激減し、極めて高価なものとなってしまう。また、半導体チップ1を1つずつ中継基板4上にボンディングして搭載しなければならず、製造工程が煩雑であるという問題があった。このようなことは、半導体チップを複数個備えたマルチチップモジュール型の半導体装置の場合も同様である。
【0012】
そこで、この発明は、ボンディングによることなく外部接続電極の配置間隔を大きくすることができる半導体装置およびその製造方法を提供することを目的とする。
また、この発明は、複数の半導体装置を一括して製造することができる半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1に記載の発明は、半導体基板上に、それぞれが、パッド部を有する複数の再配線を設けてなる半導体構成体と、前記各パッド部を除いて前記再配線を含む前記半導体構成体の上面全体および前記半導体構成体の周側面より外側の延出部に設けられた絶縁膜と、該絶縁膜上に、前記再配線のパッド部に接続されて設けられ且つ接続パッド部を有する少なくとも一層の上層再配線とを備え、前記上層再配線の中、最上層の上層再配線の少なくとも一部は、前記接続パッド部が、前記半導体構成体の周側面より外側の前記絶縁膜の延出部上に配置されていることを特徴とするものである。
請求項2に記載の発明は、各々が、半導体基板と、該半導体基板の上面に設けられ且つパッド部を有する複数の再配線を有し、互いに離間して配置された複数の半導体構成体と、前記各半導体構成体のパッド部を除いて前記再配線を含む上面全体および前記各半導体構成体の周側面より外側の延出部に設けられた絶縁膜と、該絶縁膜上に、前記パッド部に接続されて設けられ且つ接続パッド部を有する少なくとも一層の上層再配線とを備え、前記上層再配線の中、最上層の上層再配線の少なくとも一部は、前記接続パッド部が前記いずれかの半導体構成体の周側面より外側の前記延出部上に配置されていることを特徴とするものである。
請求項3に記載の発明は、請求項1または2に記載の発明において、前記絶縁膜は前記半導体構成体の周側面を覆って設けられていることを特徴とするものである。
請求項4に記載の発明は、請求項1または2に記載の発明において、前記複数の再配線は、前記半導体基板上に設けられた保護膜上に形成されていることを特徴とするものである。
請求項5に記載の発明は、請求項4に記載の発明において、前記半導体構成体の周側面を覆う前記絶縁膜の下面は前記半導体構成体の下面とほぼ同一の平面上に配置されていることを特徴とするものである。
請求項6に記載の発明は、請求項4に記載の発明において、前記半導体構成体およびその周囲における前記絶縁膜の下面に放熱層が設けられていることを特徴とするものである。
請求項7に記載の発明は、請求項1または2に記載の発明において、前記絶縁膜の延出部の下方には、埋込材が配置されていることを特徴とするものである。請求項8に記載の発明は、請求項7に記載の発明において、前記埋込材は前記半導体基板とほぼ同じ厚さを有することを特徴とするものである。
請求項9に記載の発明は、請求項8に記載の発明において、前記埋込材と前記半導体構成体との間に絶縁膜が充填されていることを特徴とするものである。
請求項10に記載の発明は、請求項1または2に記載の発明において、前記半導体構成体はベース板上に設けられていることを特徴とするものである。
請求項11に記載の発明は、請求項1または2に記載の発明において、前記絶縁膜は複数層であり、その層間に、前記半導体構成体の再配線と前記上層再配線とを接続する層間再配線が設けられていることを特徴とするものである。
請求項12に記載の発明は、請求項1または2に記載の発明において、前記上層再配線を含む前記絶縁膜の上面において前記上層再配線の接続パッド部を除く部分に最上層絶縁膜が設けられていることを特徴とするものである。
請求項13に記載の発明は、請求項12に記載の発明において、前記上層再配線の接続パッド部上に突起状の接続端子が設けられていることを特徴とするものである。
請求項14に記載の発明は、請求項14に記載の発明において、前記突起状の接続端子は半田ボールであることを特徴とするものである。
請求項15に記載の発明は、半導体基板上に、それぞれ、パッド部を有する複数の再配線が形成された複数の半導体構成体を相互に離間してベース板上に配置する工程と、前記複数の半導体構成体上を含む前記ベース板の上面全体に絶縁膜を形成する工程と、前記絶縁膜の上面に、接続パッド部を有し且ついずれかの前記半導体構成体の対応する前記パッド部に接続される上層再配線を、少なくともいずれかの前記上層再配線の接続パッド部が前記半導体構成体間に形成された前記絶縁膜上に配置されるように形成する工程と、前記各半導体構成体間における前記絶縁膜を切断して少なくともいずれかの前記上層再配線の接続パッド部が前記半導体構成体より外側の領域の前記絶縁膜上に形成された前記半導体構成体を少なくとも1つ有する半導体装置を複数個得る工程とを有することを特徴とするものである。
請求項16に記載の発明は、請求項15に記載の発明において、前記絶縁膜を切断する工程は、前記半導体構成体が複数個含まれるように切断することを特徴とするものである。
請求項17に記載の発明は、請求項15に記載の発明において、前記半導体構成体を相互に離間してベース板上に配置する工程は、前記半導体構成体間に埋込材を配置する工程を含むことを特徴とするものである。
請求項18に記載の発明は、請求項15に記載の発明において前記複数の再配線は、前記半導体基板上に設けられた保護膜上に形成されていることを特徴とするものである。
請求項19に記載の発明は、請求項15に記載の発明において、前記絶縁膜は複数層であり、その層間に、前記各半導体構成体の再配線とそれに対応する前記各組の上層再配線とを接続する複数組の層間再配線を形成する工程を有することを特徴とするものである。
請求項20に記載の発明は、請求項15に記載の発明において、前記上層再配線を含む前記絶縁膜の上面において前記上層再配線のパッド部を除く部分に最上層絶縁膜を形成する工程を有することを特徴とするものである。
請求項21に記載の発明は、請求項20に記載の発明において、前記上層再配線のパッド部上に突起状の接続端子を形成する工程を有することを特徴とするものである。
請求項22に記載の発明は、請求項21に記載の発明において、前記突起状の接続端子は半田ボールであることを特徴とするものである。
請求項23に記載の発明は、請求項15に記載の発明において、前記絶縁膜を切断するとともに前記ベース板を切断する工程を有することを特徴とするものである。
請求項24に記載の発明は、請求項23に記載の発明において、切断前の前記ベース板下に別のベース板を配置し、前記ベース板を切断した後に、前記別のベース板を取り除く工程を有することを特徴とするものである。
請求項25に記載の発明は、請求項15に記載の発明において、 前記半導体構成体を相互に離間してベース板上に配置する工程は、前記半導体構成体間に埋込材を配置する工程を含み、前記各半導体構成体間における前記絶縁膜を切断する工程は、前記埋込材を切断する工程を含むことを特徴とするものである。
請求項26に記載の発明は、請求項25に記載の発明において、前記各半導体構成体間における前記絶縁膜を切断する工程は、前記ベース板を切断する工程を含むことを特徴とするものである。
請求項27に記載の発明は、請求項15に記載の発明において、前記各半導体構成体間における前記絶縁膜を切断する工程の前に、前記ベース板を取り除く工程を有することを特徴とするものである。
請求項28に記載の発明は、請求項26に記載の発明において、前記ベース板を取り除く工程に引き続き、前記半導体基板を薄くする工程を有することを特徴とするものである。
そして、この発明によれば、半導体基板上に再配線を設けてなる複数または複数組の半導体構成体をベース板上に配置し、半導体構成体を含むベース板の上面全体に絶縁膜を形成し、絶縁膜の上面に上層再配線を半導体構成体の再配線に接続させて形成し、絶縁膜を少なくとも切断することにより、半導体構成体を1つまたは1組有し、その周囲に絶縁膜を有するとともに、周囲の絶縁膜上に上層再配線の一部が配置されてなる半導体装置を複数個一括して得ることができ、従来のようなボンディング工程がなく、したがってボンディングによることなく外部接続電極の配置間隔を大きくすることができ、また複数または複数組の半導体構成体に対して絶縁膜および上層再配線の形成を一括して行うことができるので、製造工程を簡略化することができる。
【0014】
【発明の実施の形態】
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示したものである。この半導体装置は、シリコン、ガラス、セラミックス、樹脂、金属などからなる平面正方形状のベース板20を備えている。ベース板20の上面には、接着剤、粘着シート、両面接着テープなどからなる接着層21が設けられている。接着層21の上面中央部には、ベース板20のサイズよりもやや小さいサイズの平面正方形状の半導体構成体22の下面が接着されている。
【0015】
半導体構成体22は半導体チップ23を含んでいる。半導体チップ23は、接着層21の上面中央部に接着されたシリコン基板24の上面周辺部にアルミニウムなどからなる複数の接続パッド25が設けられ、接続パッド25の中央部を除くシリコン基板24の上面に酸化シリコンなどからなる絶縁膜26および感光性ポリイミドなどからなる保護膜27が設けられ、接続パッド25の中央部が絶縁膜26および保護膜27に形成された開口部28を介して露出されたものからなっている。
【0016】
ここで、半導体チップ23は、通常、ウエハ状態の半導体基板をダイシングして個々の半導体チップとなした場合に得られるものである。しかしながら、この発明では、ウエハ状態の半導体基板上に接続パッド25、絶縁膜26および保護膜27が形成された状態では、ダイシングを行わず、以下に説明するように、再配線を有する半導体構成体22が得られる状態でウエハ状態の半導体基板をダイシングする。
【0017】
半導体チップ23の保護膜27上には、保護膜27に形成された開口部28を介して露出された接続パッド25の上面から保護膜27の上面の所定の箇所にかけて下地金属層29aが設けられている。下地金属層29aの上面には上層金属層29bが設けられ、下地金属層29aおよび上層金属層29bにより再配線30が形成されている。
【0018】
このように、半導体構成体22は、接続パッド25、絶縁膜26および保護膜27を有する導体チップ23を含み、さらに、下地金属層29aおよび上層金属層29bからなる封止膜31を含んで構成されている。図1において、保護膜27の開口部28内には下地金属層29aのみが形成されているが、これは図示の都合上であって、実際には、上層金属層29bも形成される。
【0019】
半導体構成体22の再配線30を含む保護膜27の上面および半導体構成体22の周囲における接着層21の上面にはエポキシ系樹脂からなる封止膜(絶縁膜)31が設けられている。封止膜31の再配線30のパッド部に対応する部分には開口部32が設けられている。開口部32を介して露出された再配線30のパッド部の上面から封止膜31の上面の所定の箇所にかけて上層下地金属層33aが設けられている。上層下地金属層33aの上面全体には上層金属層39bが設けられ、上層下地金属層33aおよび上層金属層39bにより再配線34が形成されている。
【0020】
上層再配線34を含む封止膜31の上面全体にはソルダーレジストなどからなる絶縁膜35が設けられている。絶縁膜35の上層再配線34の接続パッド部34aに対応する部分には開口部36が設けられている。開口部36内およびその上方には半田ボール(突起状の接続端子)37が上層再配線34の接続パッド部34aに接続されて設けられている。複数の半田ボール37は、絶縁膜35上にマトリクス状に配置されている。
【0021】
ところで、ベース板20のサイズを半導体構成体22のサイズよりもやや大きくしているのは、半導体チップ23の接続パッド25の数の増加に応じて、半田ボール37の配置領域を半導体構成体22のサイズよりもやや大きくし、これにより、接続パッド34aのサイズおよび配置間隔を接続パッド25のサイズおよび配置間隔よりも大きくするためである。
【0022】
このため、マトリクス状に配置された上層再配線34の接続パッド部34aは、半導体構成体22に対応する領域のみでなく、半導体構成体22の周側面に設けられた絶縁膜31に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール47のうち、少なくとも最外周の半田ボール47は半導体構成体22よりも外側に位置する周囲に配置されている。
【0023】
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体22の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(半導体基板)24上にアルミニウムからなる接続パッド25、酸化シリコンからなる絶縁膜26および感光性ポリイミドからなる保護膜27が設けられ、接続パッド25の中央部が絶縁膜26および保護膜27に形成された開口部28を介して露出されたものを用意する。
【0024】
次に、図3に示すように、開口部28を介して露出された接続パッド25の上面を含む保護膜27の上面全体に下地金属層29aを形成する。この場合、下地金属層29aは、無電解メッキにより形成された銅層のみからなっているが、スパッタにより形成された銅層のみであってもよく、またスパッタにより形成されたチタンなどの薄膜層上にスパッタにより銅層を形成したものであってもよい。これは、後述する上層下地金属層33aの場合も同様である。
【0025】
次に、下地金属層29のa上面にメッキレジスト膜41をパターン形成する。この場合、再配線30形成領域に対応する部分におけるメッキレジスト膜41には開口部42が形成されている。次に、下地金属層29aをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜41の開口部42内の下地金属層29aの上面に上層金属層29bを形成する。
【0026】
次に、メッキレジスト膜41を剥離し、次いで、上層金属層29bをマスクとして下地金属層29aの不要な部分をエッチングして除去すると、図4に示すように、上層金属層29b下にのみ下地金属層29aが残存され再配線30が形成される。次に、図5に示すように、ダンシング工程を経ると、半導体チップ23上に再配線30を設けてなる半導体構成体22が複数個得られる。
【0027】
次に、このようにして得られた半導体構成体22を用いて、図1に示す半導体装置を製造する場合の一例について説明する。まず、図6に示すように、図1に示すベース板20を複数枚採取することができるベース板20の上面全体に接着層21が設けられたものを用意する。そして、接着層21の上面の所定の複数箇所にそれぞれ半導体構成体22のシリコン基板24の下面を接着する。
【0028】
次に、図7に示すように、複数の半導体構成体22を含む接着層21の上面全体にエポキシ系樹脂からなる封止膜31を印刷法やモールド法などによりその厚さが半導体構成体22の高さよりもやや厚くなるように形成する。したがって、この状態では、半導体構成体22の上面は封止膜31によって覆われている。次に、必要に応じて、封止膜31の上面側を適宜に研磨して、封止膜31の上面を平滑化する。次に、封止膜31の再配線30のパッド部に対応する部分に、フォトリソグラフィあるいはCO2レーザの照射により、開口部32を形成する。
【0029】
次に、図8に示すように、開口部32を介して露出された再配線30のパッド部を含む封止膜31の上面全体に銅の無電解メッキにより上層下地金属層33aを形成する。次に、上層下地金属層33aの上面にメッキレジスト膜43をパターン形成する。この場合、上層再配線34形成領域に対応する部分におけるメッキレジスト膜43には開口部44が形成されている。次に、上層下地金属層33aをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜43の開口部44内の上層下地金属層33aの上面に上層金属層33bを形成する。
【0030】
次に、メッキレジスト膜43を剥離し、次いで、上層金属層33bをマスクとして上層下地金属層33aの不要な部分をエッチングして除去すると、図9に示すように、上層金属層33b下にのみ上層下地金属層33aが残存された上層再配線34が形成される。
【0031】
次に、図10に示すように、上層再配線34を含む封止膜31の上面全体にソルダーレジストからなる絶縁膜35をパターン形成する。この場合、絶縁膜35の上層再配線34の接続パッド部34aに対応する部分には開口部36が形成されている。次に、開口部36内およびその上方に半田ボール37を上層再配線34の接続パッド部34aに接続させて形成する。
【0032】
次に、図11に示すように、互いに隣接する半導体構成体22間において、絶縁膜35、封止膜31、接着層21およびベース板20を切断すると、図1に示す半導体装置が複数個得られる。
【0033】
このようにして得られた半導体装置では、半導体構成体22の再配線30に接続される上層下地金属層33aおよび上層金属層33bを無電解メッキ(またはスパッタ)および電解メッキにより形成しているので、ボンディングによらないで、半導体構成体22の再配線30と上層再配線34との間を導電接続することができる。
【0034】
このように、上層再配線34が半導体構成体22の再配線30のパッド部にメッキにより直接接合されるものであるため、上層絶縁膜31の開口部32は、10μm×10μmの方形または同面積の円形の面積を有していれば強度的に十分である。
【0035】
これに対し、図26に示す従来の半導体チップでは、バンプ電極3の直径は100〜150μm程度(ピッチは、通常、この2倍)であるので、従来の、バンプ電極と再配線とをボンディングにより接合する方法と比較すると、接続パッド部34aのサイズおよび配置間隔が遙かにすることができ、且つ、プロセスも効率的である。
【0036】
このように、接続パッド部34aのサイズおよび配置間隔を小さいものとすることができるので、上層の再配線を有する本発明の半導体装置のサイズを小さいものとすることができる。
【0037】
また、上記製造方法では、ベース板20上の接着層21上の所定の複数箇所にそれぞれ半導体構成体22を接着して配置し、複数の半導体構成体22に対して封止膜31、上層下地金属層33、上層再配線34、絶縁膜35および半田ボール37の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。
【0038】
また、ベース板20と共に複数の半導体構成体22を搬送することができるので、これによっても製造工程を簡略化することができる。さらに、ベース板20の外形寸法を一定にすると、製造すべき半導体装置の外形寸法に関係なく、搬送系を共有化することができる。
【0039】
さらに、図1に示す半導体装置では、シリコン基板24上に感光性ポリイミドなどからなる保護膜27、エポキシ系樹脂などからなる封止膜31および感光性ポリイミドなどからなる絶縁膜35を積層しているので、この3層の樹脂層により、この半導体装置を半田ボール37を介して回路基板(図示せず)上に搭載した後において、シリコン基板24と回路基板との熱膨張係数差に起因する応力をある程度緩和することができる。
【0040】
次に、図1に示す半導体装置の製造方法の他の例について説明する。まず、図12に示すように、紫外線透過性の透明樹脂板やガラス板などからなる別のベース板51の上面全体に紫外線硬化型の粘着シートなどからなる接着層52を接着し、接着層52の上面に上述のベース板20および接着層21を接着したものを用意する。
【0041】
そして、図6〜図10にそれぞれ示す製造工程を経た後に、図13に示すように、絶縁膜35、封止膜31、接着層21、ベース板20および接着層52を切断し、別のベース板51を切断しない。次に、別のベース板51の下面側から紫外線を照射し、接着層52を硬化させる。すると、分断されたベース板20の下面に対する接着層52による接着性が低下する。そこで、接着層52上に存在する個片化されたものを1つずつ剥がしてピックアップすると、図1に示す半導体装置が複数個得られる。
【0042】
この製造方法では、図13に示す状態において、接着層52上に存在する個片化された半導体装置がバラバラとならないので、専用の半導体装置載置用トレーを用いることなく、そのまま、図示しない回路基板上への実装時に1つずつ剥がしてピックアップすることができる。また、別のベース板51の上面に残存する接着性が低下した接着層52を剥離すると、別のベース板51を再利用することができる。さらに、別のベース板51の外形寸法を一定にすると、製造すべき半導体装置の外形寸法に関係なく、搬送系を共有化することができる。
【0043】
なお、別のベース板55として、膨張させることにより半導体装置を取り外す、通常のダイシングテープなどを用いることも可能であり、その場合には、接着層は紫外線硬化型でなくてもよい。また、別のベース板55を研磨やエッチングにより除去するようにしてもよい。
【0044】
次に、図1に示す半導体装置の製造方法のさらに他の例について説明する。この製造方法では、図7に示す製造工程後に、図14に示すように、開口部32を介して露出された再配線30の上面を含む封止膜31の上面全体に銅の無電解メッキにより上層下地金属層33aを形成する。次に、上層下地金属層33aをメッキ電流路として銅の電解メッキを行うことにより、上層下地金属層33の上面全体に上層金属層33cを形成する。次に、上層金属層層33cの上面の上層再配線形成領域に対応する部分にレジスト膜53をパターン形成する。
【0045】
次に、レジスト膜53をマスクとして上層金属層33cおよび上層下地金属層33aの不要な部分をエッチングして除去すると、図15に示すように、レジスト膜53下にのみ上層金属層33cおよび上層下地金属層33aが残存され、上層再配線34が形成される。この後、レジスト膜53を剥離する。なお、これと同様の形成方法により、半導体構成体22の上層金属層29bおよび下地金属層29aを形成するようにしてもよい。
【0046】
(第2実施形態)
図6に示す製造工程において、接着層21を半導体構成体22のシリコン基板24の下面に設け、この接着層21をベース板20の上面の各所定の箇所に接着した場合には、図16に示すこの発明の第2実施形態としての半導体装置が得られる。
【0047】
このようにして得られた半導体装置では、シリコン基板24の下面が接着層21を介してベース板20の上面に接着されているほかに、シリコン基板24の側面などが封止膜36を介してベース板20の上面に接続されているので、半導体構成体22のベース板20に対する接合強度をある程度強くすることができる。
【0048】
(第3、第4実施形態)
図17はこの発明の第3実施形態としての半導体装置の断面図を示したものである。この半導体装置において、図1に示す半導体装置と異なる点は、ベース板20および接着層21を備えていないことである。
【0049】
この第3実施形態の半導体装置を製造する場合には、例えば図10に示すように、半田ボール37を形成した後に、ベース板20を接着層21から剥がしたりまたはベース板20および接着層21を研磨やエッチングなどにより除去するなどして取り除いた後に、互いに隣接する半導体構成体22間において、絶縁膜35および封止膜31を切断すると、図17に示す半導体装置が複数個得られる。このようにして得られた半導体装置では、ベース板20および接着層21を備えていないので、その分だけ、薄型化することができる。
【0050】
また、ベース板20および接着層21を取り除いた後に、シリコン基板24および封止膜31の下面側を適宜に研磨し、次いで互いに隣接する半導体構成体22間において、絶縁膜35および封止膜31を切断すると、図18に示すこの発明の第4実施形態としての半導体装置が複数個得られる。このようにして得られた半導体装置では、さらに薄型化することができる。
【0051】
なお、半田ボール37を形成する前に、ベース板20および接着層21を研磨やエッチングなどにより除去し(必要に応じてさらにシリコン基板24および封止膜31の下面側を適宜に研磨し)、次いで半田ボール37を形成し、次いで互いに隣接する半導体構成体22間において、絶縁膜35および封止膜31を切断するようにしてもよい。
【0052】
(第5実施形態)
図19はこの発明の第5実施形態としての半導体装置の断面図を示したものである。この半導体装置において、図1に示す半導体装置と異なる点は、接着層21の下面に放熱用の金属層61が接着されていることである。金属層61は、厚さ数十μmの銅箔などからなっている。
【0053】
この第5実施形態の半導体装置を製造する場合には、例えば図10に示すように、半田ボール37を形成した後に、ベース板20を研磨やエッチングなどにより除去し、次いで接着層21の下面全体に金属層61を接着し、次いで互いに隣接する半導体構成体22間において、絶縁膜35、封止膜31、接着層21および金属層61を切断すると、図18に示す半導体装置が複数個得られる。
【0054】
なお、接着層21も研磨やエッチングなどにより除去し(必要に応じてさらにシリコン基板24および封止膜31の下面側を適宜に研磨し)、シリコン基板24および封止膜31の下面に新たな接着層を介して金属層61を接着するようにしてもよい。
【0055】
(第6実施形態)
図11に示す場合には、互いに隣接する半導体構成体22間において切断したが、これに限らず、2個またはそれ以上の半導体構成体22を1組として切断し、例えば、図20に示すこの発明の第6実施形態のように、3個の半導体構成体22を1組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、3個で1組の半導体構成体22は同種、異種のいずれであってもよい。
【0056】
(第7実施形態)
図21はこの発明の第7実施形態としての半導体装置の断面図を示したものである。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体22は、再配線30を含む保護膜27の上面に感光性ポリイミドなどからなる上層保護膜62が設けられ、上層保護膜62の再配線30のパッド部に対応する部分に開口部63が設けられたものからなっていることである。
【0057】
この第7実施形態の半導体装置を製造する場合には、図4に示す製造工程後に、図22に示すように、再配線30を含む保護膜27の上面に感光性ポリイミドなどからなる上層保護膜62を形成し、上層保護膜62の再配線30のパッド部に対応する部分に開口部63を形成し、以下、図5〜図11に示す場合と同様の製造工程を経ると、図21に示す半導体装置が複数個得られる。
【0058】
このようにして得られた半導体装置では、シリコン基板24上に感光性ポリイミドなどからなる保護膜27、感光性ポリイミドなどからなる上層保護膜62、エポキシ系樹脂などからなる封止膜31および感光性ポリイミドなどからなる絶縁膜35を積層しているので、この4層の樹脂層により、この半導体装置を半田ボール37を介して回路基板(図示せず)上に搭載した後において、シリコン基板24と回路基板との熱膨張係数差に起因する応力をより一層緩和することができる。なお、封止膜31の上面が上層保護膜62の上面と面一となるようにしてもよい。
【0059】
(第8実施形態)
図23はこの発明の第8実施形態としての半導体装置の断面図を示したものである。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体22の周囲における接着層21の上面に方形枠状の埋込材71が設けられていることである。
【0060】
この場合、埋込材71の厚さは、シリコン基板24の厚さと同じであってもよく、さらに絶縁膜25の厚さを加えた厚さと同じであってもよく、さらに保護膜26の厚さを加えた厚さと同じであってもよく、さらに再配線30の厚さを加えた厚さと同じであってもよい。したがって、埋込材71の上面は封止膜31によって覆われている。また、半導体構成体22と埋込材71との間には封止膜31が充填されている。
【0061】
この第8実施形態の半導体装置を製造する場合には、図6に示す製造工程おいて、図24に示すように、接着層21の上面の所定の複数箇所にそれぞれ半導体構成体22のシリコン基板24の下面を接着するとともに、互いに隣接する半導体構成体22間における接着層21の上面に格子状の埋込材71の下面を接着する。
【0062】
埋込材71の材料は、ベース板20と同じであってもよく、また別であってもよい。また、ベース板20および埋込材71の材料が熱可塑性樹脂である場合、接着層21を用いずに、両者を熱圧着し、次いで半導体構成体22のシリコン基板24の下面に設けられた接着層21(図16参照)をベース板20の上面に接着するようにしてもよい。また、シート状の埋込材71を接着層21の上面全体に接着し(またはベース板20上に熱圧着し)、座ぐり加工により、格子状の埋込材71を形成するようにしてもよい。
【0063】
次に、図25に示すように、複数の半導体構成体22および格子状の埋込材71を含む接着層21の上面全体にエポキシ系樹脂などからなる封止膜31を印刷法やモールド法などにより、その厚さが半導体構成体22の高さよりもやや厚くなるように形成する。次に、必要に応じて、封止膜31の上面側を適宜に研磨して、封止膜31の上面を平滑化する。次に、封止膜31の再配線30のパッド部に対応する部分に、フォトリソグラフィあるいはCO2レーザの照射により、開口部32を形成する。以下、図8〜図11に示す場合と同様の製造工程を経ると、図23に示す半導体装置が複数個得られる。
【0064】
このようにして得られた半導体装置では、図25に示すように、互いに隣接する半導体構成体22間における封止膜31の量を埋込材71の体積の分だけ少なくすることができる。この結果、エポキシ系樹脂などからなる封止膜31の硬化時の収縮による応力を小さくすることができる。
【0065】
(その他の実施形態)
ところで、上記各実施形態では、封止膜31上に設けた絶縁膜35上に上層再配線34を設けた場合について説明したが、これに限らず、封止膜31上に設ける絶縁膜を複数層とし、その層間に、半導体構成体22の再配線30と上層再配線34とを接続する層間再配線を設けるようにしてもよい。
【0066】
【発明の効果】
以上説明したように、この発明によれば、半導体基板上に再配線を設けてなる複数または複数組の半導体構成体をベース板上に配置し、半導体構成体を含むベース板の上面全体に絶縁膜を形成し、絶縁膜の上面に上層再配線を半導体構成体の再配線に接続させて形成し、絶縁膜を少なくとも切断することにより、半導体構成体を1つまたは1組有し、その周囲に絶縁膜を有するとともに、周囲の絶縁膜上に上層再配線の一部が配置されてなる半導体装置を複数個一括して得ることができ、従来のようなボンディング工程がなく、したがってボンディングによることなく外部接続電極の配置間隔を大きくすることができ、また複数または複数組の半導体構成体に対して絶縁膜および上層再配線の形成を一括して行うことができるので、製造工程を簡略化することができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態としての半導体装置の断面図。
【図2】図1に示す半導体装置の製造方法の一例において、当初用意したものの断面図。
【図3】図2に続く製造工程の断面図。
【図4】図3に続く製造工程の断面図。
【図5】図4に続く製造工程の断面図。
【図6】図5に続く製造工程の断面図。
【図7】図6に続く製造工程の断面図。
【図8】図7に続く製造工程の断面図。
【図9】図8に続く製造工程の断面図。
【図10】図9に続く製造工程の断面図。
【図11】図10に続く製造工程の断面図。
【図12】図1に示す半導体装置の製造方法の他の例において、当初用意したものの断面図。
【図13】同他の例において、所定の製造工程の断面図。
【図14】図1に示す半導体装置の製造方法のさらに他の例において、所定の製造工程の断面図。
【図15】図14に続く製造工程の断面図。
【図16】この発明の第2実施形態としての半導体装置の断面図。
【図17】この発明の第3実施形態としての半導体装置の断面図。
【図18】この発明の第4実施形態としての半導体装置の断面図。
【図19】この発明の第5実施形態としての半導体装置の断面図。
【図20】この発明の第6実施形態としての半導体装置の断面図。
【図21】この発明の第7実施形態としての半導体装置の断面図。
【図22】図21に示す半導体装置の製造方法の一例において、所定の製造工程の断面図。
【図23】この発明の第8実施形態としての半導体装置の断面図。
【図24】図23に示す半導体装置の製造方法の一例において、所定の製造工程の断面図。
【図25】図24に続く製造工程の断面図。
【図26】従来の半導体装置の一例の断面図。
【符号の説明】
20 ベース板
21 接着層
22 半導体構成体
23 半導体チップ
24 シリコン基板
25 接続パッド
29 下地金属層
30 再配線
31 封止膜
33 上層下地金属層
34 上層再配線
35 絶縁膜
37 半田ボール[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
For example, in a semiconductor device called a BGA (ball grid array), a semiconductor chip composed of an LSI or the like is mounted on the center of the upper surface of a relay substrate (interposer) slightly larger than the size of the semiconductor chip, and is mounted on the lower surface of the relay substrate. There is one in which connection terminals using solder balls are arranged in a matrix.
[0003]
FIG. 26 is a sectional view showing an example of such a conventional semiconductor device. The semiconductor chip 1 has a structure in which a plurality of
[0004]
The
[0005]
The rewiring 6 includes a first connection pad 7 provided corresponding to the
[0006]
The semiconductor chip 1 is mounted on the center of the upper surface of the
[0007]
When the semiconductor chip 1 is mounted on the
[0008]
Next, bonding is performed by applying a predetermined pressure at a temperature at which the
[0009]
Next, a
[0010]
Here, the size of the
[0011]
[Problems to be solved by the invention]
By the way, in the above-described conventional semiconductor device, the lower surface of the
[0012]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device and a method of manufacturing the semiconductor device, which can increase the interval between external connection electrodes without using bonding.
Another object of the present invention is to provide a method of manufacturing a semiconductor device, which can manufacture a plurality of semiconductor devices collectively.
[0013]
[Means for Solving the Problems]
The invention according to claim 1, wherein the semiconductor structure includes a plurality of rewirings each having a pad portion on a semiconductor substrate, and the semiconductor structure including the rewiring except for the pad portions. An insulating film provided on the entire upper surface of the semiconductor device and an extension portion outside the peripheral side surface of the semiconductor structure; and at least a connection pad portion provided on the insulating film so as to be connected to the pad portion of the rewiring. One upper layer redistribution, wherein at least a part of the uppermost layer upper redistribution is such that the connection pad portion extends from the insulating film outside the peripheral side surface of the semiconductor structure. It is characterized by being arranged on a part.
According to a second aspect of the present invention, there is provided a semiconductor device, comprising: a semiconductor substrate; and a plurality of semiconductor structures provided on an upper surface of the semiconductor substrate and having a plurality of rewirings each having a pad portion, which are arranged apart from each other. An insulating film provided on the entire upper surface including the rewiring except for the pad portion of each of the semiconductor structures and an extension portion outside the peripheral side surface of each of the semiconductor structures; and the pad on the insulating film. At least one layer of upper-layer rewiring connected to the portion and having a connection pad portion, wherein at least part of the upper-layer upper-layer rewiring in the upper-layer rewiring is such that the connection pad portion is one of the above-described ones. The semiconductor component is disposed on the extension portion outside the peripheral side surface.
According to a third aspect of the present invention, in the first or second aspect of the invention, the insulating film is provided so as to cover a peripheral side surface of the semiconductor structure.
According to a fourth aspect of the present invention, in the first or second aspect of the invention, the plurality of rewirings are formed on a protective film provided on the semiconductor substrate. is there.
According to a fifth aspect of the present invention, in the invention of the fourth aspect, a lower surface of the insulating film covering a peripheral side surface of the semiconductor structure is disposed on substantially the same plane as a lower surface of the semiconductor structure. It is characterized by the following.
According to a sixth aspect of the present invention, in the fourth aspect of the present invention, a heat dissipation layer is provided on a lower surface of the semiconductor structure and the insulating film around the semiconductor structure.
According to a seventh aspect of the present invention, in the first or second aspect, an embedding material is disposed below the extension of the insulating film. According to an eighth aspect of the present invention, in the seventh aspect of the invention, the embedding material has substantially the same thickness as the semiconductor substrate.
According to a ninth aspect of the present invention, in the eighth aspect of the present invention, an insulating film is filled between the burying material and the semiconductor structure.
According to a tenth aspect of the present invention, in the first or second aspect, the semiconductor structure is provided on a base plate.
According to an eleventh aspect of the present invention, in the first or second aspect of the present invention, the insulating film has a plurality of layers, and an interlayer connecting the rewiring of the semiconductor structure and the upper rewiring between the layers. A rewiring is provided.
According to a twelfth aspect of the present invention, in the first or second aspect of the present invention, an uppermost insulating film is provided on a portion of the upper surface of the insulating film including the upper redistribution wiring except a connection pad portion of the upper redistribution wiring. It is characterized by being carried out.
According to a thirteenth aspect, in the twelfth aspect, a protruding connection terminal is provided on the connection pad portion of the upper layer rewiring.
According to a fourteenth aspect, in the fourteenth aspect, the projecting connection terminal is a solder ball.
The invention according to
According to a sixteenth aspect of the present invention, in the invention according to the fifteenth aspect, in the step of cutting the insulating film, the semiconductor structure is cut so as to include a plurality of the semiconductor structures.
According to a seventeenth aspect of the present invention, in the invention according to the fifteenth aspect, the step of arranging the semiconductor components on the base plate so as to be separated from each other includes the step of arranging an embedding material between the semiconductor components. It is characterized by including.
According to an eighteenth aspect of the present invention, in the semiconductor device according to the fifteenth aspect, the plurality of rewirings are formed on a protective film provided on the semiconductor substrate.
The invention according to claim 19 is the invention according to
According to a twentieth aspect of the present invention, in the invention according to the fifteenth aspect, a step of forming an uppermost insulating film on a portion of the upper surface of the insulating film including the upper layer redistribution except for a pad portion of the upper layer redistribution is performed. It is characterized by having.
According to a twenty-first aspect, in the twenty-second aspect, a step of forming a projecting connection terminal on a pad portion of the upper layer rewiring is provided.
According to a twenty-second aspect, in the twenty-first aspect, the projecting connection terminal is a solder ball.
According to a twenty-third aspect of the present invention, the method according to the fifteenth aspect, further comprising the step of cutting the insulating film and cutting the base plate.
According to a twenty-fourth aspect of the present invention, in the invention of the twenty-third aspect, a step of disposing another base plate below the base plate before cutting, and removing the another base plate after cutting the base plate. Which is characterized by having
According to a twenty-fifth aspect of the present invention, in the invention according to the fifteenth aspect, the step of arranging the semiconductor components on a base plate while separating from each other is a step of arranging an embedding material between the semiconductor components. Wherein the step of cutting the insulating film between the semiconductor structures includes the step of cutting the burying material.
The invention according to
According to a twenty-seventh aspect of the present invention, in the invention of the fifteenth aspect, a step of removing the base plate is provided before the step of cutting the insulating film between the semiconductor structures. It is.
The invention according to
According to the present invention, a plurality of or a plurality of sets of semiconductor components provided with rewiring on a semiconductor substrate are arranged on a base plate, and an insulating film is formed on the entire upper surface of the base plate including the semiconductor components. Forming an upper layer rewiring on the upper surface of the insulating film by connecting to the rewiring of the semiconductor structure, and cutting at least the insulating film to have one or a set of the semiconductor structure and surrounding the insulating film with the insulating film. And a plurality of semiconductor devices in which a part of the upper layer rewiring is arranged on the surrounding insulating film can be obtained in a lump. Can be increased, and an insulating film and an upper layer rewiring can be formed collectively on a plurality or a plurality of sets of semiconductor structures, thereby simplifying a manufacturing process. Door can be.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. The semiconductor device includes a
[0015]
The
[0016]
Here, the
[0017]
On the
[0018]
As described above, the
[0019]
A sealing film (insulating film) 31 made of an epoxy resin is provided on the upper surface of the
[0020]
An insulating
[0021]
By the way, the reason why the size of the
[0022]
For this reason, the
[0023]
Next, an example of a method of manufacturing the semiconductor device will be described. First, an example of a method of manufacturing the
[0024]
Next, as shown in FIG. 3, a
[0025]
Next, a plating resist
[0026]
Next, the plating resist
[0027]
Next, an example of manufacturing the semiconductor device shown in FIG. 1 using the
[0028]
Next, as shown in FIG. 7, a sealing
[0029]
Next, as shown in FIG. 8, an upper
[0030]
Next, the plating resist
[0031]
Next, as shown in FIG. 10, an insulating
[0032]
Next, as shown in FIG. 11, the insulating
[0033]
In the semiconductor device thus obtained, the
[0034]
As described above, since the upper
[0035]
On the other hand, in the conventional semiconductor chip shown in FIG. 26, the diameter of the
[0036]
As described above, since the size and the arrangement interval of the
[0037]
Further, in the above-described manufacturing method, the
[0038]
In addition, since the plurality of
[0039]
Further, in the semiconductor device shown in FIG. 1, a
[0040]
Next, another example of the method for manufacturing the semiconductor device shown in FIG. 1 will be described. First, as shown in FIG. 12, an
[0041]
Then, after passing through the manufacturing steps shown in FIGS. 6 to 10, as shown in FIG. 13, the insulating
[0042]
In this manufacturing method, in the state shown in FIG. 13, the individualized semiconductor devices existing on the
[0043]
It is also possible to use a normal dicing tape or the like for removing the semiconductor device by expanding it as another base plate 55, and in that case, the adhesive layer does not need to be an ultraviolet curing type. Further, another base plate 55 may be removed by polishing or etching.
[0044]
Next, still another example of the method for manufacturing the semiconductor device shown in FIG. 1 will be described. In this manufacturing method, after the manufacturing process shown in FIG. 7, as shown in FIG. 14, the entire upper surface of the sealing
[0045]
Next, unnecessary portions of the
[0046]
(2nd Embodiment)
In the manufacturing process shown in FIG. 6, when the
[0047]
In the semiconductor device thus obtained, the lower surface of the
[0048]
(Third and fourth embodiments)
FIG. 17 is a sectional view of a semiconductor device according to a third embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that it does not include a
[0049]
In the case of manufacturing the semiconductor device of the third embodiment, for example, as shown in FIG. 10, after the
[0050]
After removing the
[0051]
Before the formation of the
[0052]
(Fifth embodiment)
FIG. 19 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention. This semiconductor device differs from the semiconductor device shown in FIG. 1 in that a
[0053]
In the case of manufacturing the semiconductor device of the fifth embodiment, for example, as shown in FIG. 10, after the
[0054]
The
[0055]
(Sixth embodiment)
In the case shown in FIG. 11, the cutting is performed between the
[0056]
(Seventh embodiment)
FIG. 21 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that the
[0057]
In the case of manufacturing the semiconductor device of the seventh embodiment, after the manufacturing process shown in FIG. 4, an upper protective film made of photosensitive polyimide or the like is formed on the upper surface of the
[0058]
In the semiconductor device thus obtained, the
[0059]
(Eighth embodiment)
FIG. 23 is a sectional view of a semiconductor device according to an eighth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that a rectangular frame-shaped embedding
[0060]
In this case, the thickness of the embedding
[0061]
In the case of manufacturing the semiconductor device of the eighth embodiment, in the manufacturing process shown in FIG. 6, the silicon substrate of the
[0062]
The material of the embedding
[0063]
Next, as shown in FIG. 25, a sealing
[0064]
In the semiconductor device obtained in this manner, as shown in FIG. 25, the amount of the sealing
[0065]
(Other embodiments)
By the way, in each of the above embodiments, the case where the
[0066]
【The invention's effect】
As described above, according to the present invention, a plurality or a plurality of sets of semiconductor components formed by providing rewiring on a semiconductor substrate are arranged on a base plate, and the entire upper surface of the base plate including the semiconductor components is insulated. A film is formed, an upper layer rewiring is formed on the upper surface of the insulating film so as to be connected to the rewiring of the semiconductor structure, and at least one of the semiconductor structures is cut by cutting the insulating film. A plurality of semiconductor devices having an insulating film at the same time and a part of the upper layer rewiring disposed on the surrounding insulating film can be obtained in a lump, and there is no bonding process as in the related art. In addition, the arrangement interval of the external connection electrodes can be increased, and the insulating film and the upper layer rewiring can be collectively formed on a plurality or a plurality of sets of the semiconductor structures. It can be simplified.
[Brief description of the drawings]
FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view of an example of a method for manufacturing the semiconductor device shown in FIG. 1 which is initially prepared.
FIG. 3 is a sectional view of the manufacturing process following FIG. 2;
FIG. 4 is a sectional view of the manufacturing process following FIG. 3;
FIG. 5 is a sectional view of the manufacturing process following FIG. 4;
FIG. 6 is a sectional view of the manufacturing process following FIG. 5;
FIG. 7 is a sectional view of the manufacturing process following FIG. 6;
FIG. 8 is a sectional view of the manufacturing process following FIG. 7;
FIG. 9 is a sectional view of the manufacturing process following FIG. 8;
FIG. 10 is a sectional view of the manufacturing process following FIG. 9;
FIG. 11 is a sectional view of the manufacturing process continued from FIG. 10;
FIG. 12 is a cross-sectional view of another example of the method of manufacturing the semiconductor device shown in FIG. 1, which is initially prepared.
FIG. 13 is a sectional view of a predetermined manufacturing process in the other example.
14 is a cross-sectional view of a predetermined manufacturing step in still another example of the method of manufacturing the semiconductor device shown in FIG. 1;
FIG. 15 is a sectional view of the manufacturing process continued from FIG. 14;
FIG. 16 is a sectional view of a semiconductor device as a second embodiment of the present invention.
FIG. 17 is a sectional view of a semiconductor device according to a third embodiment of the present invention;
FIG. 18 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 19 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 20 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention;
FIG. 21 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention;
FIG. 22 is a sectional view of a predetermined manufacturing step in the example of the method for manufacturing the semiconductor device shown in FIG. 21;
FIG. 23 is a sectional view of a semiconductor device as an eighth embodiment of the present invention.
24 is a cross-sectional view of a predetermined manufacturing process in the example of the method for manufacturing a semiconductor device shown in FIG. 23;
FIG. 25 is a sectional view of the manufacturing process continued from FIG. 24;
FIG. 26 is a cross-sectional view of an example of a conventional semiconductor device.
[Explanation of symbols]
20 Base plate
21 Adhesive layer
22 Semiconductor components
23 Semiconductor Chip
24 Silicon substrate
25 connection pads
29 Base metal layer
30 Rewiring
31 sealing film
33 Upper Underlying Metal Layer
34 Upper layer rewiring
35 Insulating film
37 Solder Ball
Claims (28)
前記複数の半導体構成体上を含む前記ベース板の上面全体に絶縁膜を形成する工程と、
前記絶縁膜の上面に、接続パッド部を有し且ついずれかの前記半導体構成体の対応する前記パッド部に接続される上層再配線を、少なくともいずれかの前記上層再配線の接続パッド部が前記半導体構成体間に形成された前記絶縁膜上に配置されるように形成する工程と、
前記各半導体構成体間における前記絶縁膜を切断して少なくともいずれかの前記上層再配線の接続パッド部が前記半導体構成体より外側の領域の前記絶縁膜上に形成された前記半導体構成体を少なくとも1つ有する半導体装置を複数個得る工程とを有することを特徴とする半導体装置の製造方法。A step of arranging a plurality of semiconductor structures on which a plurality of rewirings each having a pad portion are formed on a base plate, apart from each other, on a semiconductor substrate,
Forming an insulating film over the entire top surface of the base plate including the plurality of semiconductor structures;
On the upper surface of the insulating film, a connection pad portion, and an upper layer rewiring connected to the corresponding pad portion of any of the semiconductor structures, at least one of the connection pad portions of the upper layer rewiring is the Forming it so as to be disposed on the insulating film formed between the semiconductor components,
By cutting the insulating film between the semiconductor structures, at least one of the connection pads of the upper layer rewiring is formed on the insulating film in a region outside the semiconductor structure at least by the semiconductor structure. Obtaining a plurality of semiconductor devices having one semiconductor device.
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