JP2004056172A - 多周波ｐｌｌ発振器及びそれを用いた多周波ｃｗレーダ - Google Patents
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Abstract
【課題】ミリ波帯の多周波ＰＬＬ発振器において、分周数が増えても、所望の周波数に到達するまでのロックアップ時間を短くする。
【解決手段】基準周波数源１１、１２の出力一つをスイッチ１３で選択し、基準周波数の信号にし、基準周波数の信号と、分周器１９の出力との位相を比較する位相比較器１４で比較する。比較結果で電圧制御発振器１６を制御する。電圧制御発振器の出力と他基準周波数源１８の出力とを混合１７し、混合器１７の上測波帯出力信号を多周波ＰＬＬ発振器の出力とし、混合器１７の下側波帯出力信号を分周器１９に入力する。
【効果】ＰＬＬループの安定性向上を図ると共に、ミリ波帯の発振周波数と数百ｋＨｚのステップ周波数という仕様を可能とする。ステップ周波数より高周波な基準周波数源を用いて、ロックアップ時間の短縮し、ステップ周波数を低周波に抑えるという相反する仕様が満足される。ミリ波の２周波ＣＷレーダ用発振器に適する。
【選択図】 図１
【解決手段】基準周波数源１１、１２の出力一つをスイッチ１３で選択し、基準周波数の信号にし、基準周波数の信号と、分周器１９の出力との位相を比較する位相比較器１４で比較する。比較結果で電圧制御発振器１６を制御する。電圧制御発振器の出力と他基準周波数源１８の出力とを混合１７し、混合器１７の上測波帯出力信号を多周波ＰＬＬ発振器の出力とし、混合器１７の下側波帯出力信号を分周器１９に入力する。
【効果】ＰＬＬループの安定性向上を図ると共に、ミリ波帯の発振周波数と数百ｋＨｚのステップ周波数という仕様を可能とする。ステップ周波数より高周波な基準周波数源を用いて、ロックアップ時間の短縮し、ステップ周波数を低周波に抑えるという相反する仕様が満足される。ミリ波の２周波ＣＷレーダ用発振器に適する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、多周波ＰＬＬ発振器、特に、多周波ミリ波ＣＷレーダで走査を行うレーダにおいて、送信周波数の高周波化と位相ノイズ低雑音化の両立を必要とする発振器に好適な多周波ＰＬＬ発振器に関する。
【０００２】
【従来の技術】
ＰＬＬ発振器の原理的構成は、図１１に示すように、位相比較器１で基準周波数ｆｒの信号の位相とループ帰還信号となる分周器４の出力信号の位相とを比較し、その結果を低域通過フィルタ２により積分して電圧信号に変換し、その電圧信号で電圧制御発振器３を制御する。電圧制御発振器３の出力の一部は分周器４で１／Ｎ分周され、位相比較器１の被比較信号として入力され、分周された出力周波数を基準周波数ｆｒと比較制御することによって、所望の周波数ｆｏｕｔ
（＝ｆｒ×Ｎ）のＰＬＬ発振器出力を得る。分周数Ｎを変えることにより多数の発振周波数の出力を得る多周波ＰＬＬ発振器を構成する。
【０００３】
ＰＬＬ発振器の実際的構成においては、装置の簡易化、動作周波数の広帯域化、ＰＬＬ回路の発振周波数が所望の周波数に達するまでの時間（ロックアップ時間）を短縮する等の観点から多くのＰＬＬ発振器が提案されている。
特に、移動電話機、携帯電話等の電話機、あるいはラジオ受信機やトランシーバへの用途に適したＰＬＬ発振器として、比較的簡単な回路構成で、ＰＬＬ発振器の発振出力を高い周波数とし、同時にロックアップタイムが短いかく、かつ狭い周波数間隔（周波数ステップ）で出力周波数数を可変できるＰＬＬ発振器として、図１２に示すようなＰＬＬ回路が提案されている（公開特許公報 特開平９−６４７３４号）。
【０００４】
図１２に示すＰＬＬ回路では、第１の可変周波数発振回路１６の発振出力（発振周波数ｆ１）と、可変周波数発振器１６より低い発振周波数ｆ２の第２の可変周波数発振回路２４の発振出力を混合回路５９で混合して、可変周波数発振回路１６及び２４の発振周波数の和及び差の信号を、それぞれフィルタ５７及び５８を介し、ＰＬＬ回路の発振出力信号及び帰還ループの入力信号とする。帰還ループは上記差の周波数の発振信号を分周する分周回路１９もつ。分周回路１９の出力信号は位相比較回路１７で基準周波数ｆｒの信号と位相比較される。位相比較回路１４の出力信号は低域通過フィルタ１８を介して、可変周波数発振回路１６及び２４の発振周波数を制御する。
【０００５】
可変周波数発振回路１６及び２４の発振周波数は、ＰＬＬ回路の出力発振周波数ｆｎの約半分の周波数でよいこと。可変周波数発振回路１６及び２４の発振周波数差ｆｄを分周器１９にフィードバックし、ループの帰還信号をより低周波にミキシング・ダウンして、分周回路の分周数を小さくすることができるため、ロックアップ時間が短縮でき、同時に発振出力を高い周波数帯においても低い周波数間隔で変えることができる。
【０００６】
【発明が解決しようとする課題】
図１２に示したＰＬＬ発振回路は、発振周波数がミリ波帯で周波数間隔が数十〜数百ｋＨｚで動作する場合の用途で生じる問題は考慮されていない。例えば、ミリ波帯で動作するミリ波２周波ＣＷレーダでは、一定時間間隔で周波数を切換え、２つの受信波のドップラシフトと位相差により障害物までの距離及び相対速度を検出する。そのため、ロックアップ時間が増大することによって多周波ＰＬＬ回路の出力周波数が安定しない間に観測される反射波は不確定信号として扱われるため、反射波の総エネルギーが減少した分だけ、レーダの信号／ノイズ差（Ｓ／Ｎ）は劣化する。周波数ステップを狭くする程ロックアップ時間が拡大するので、最悪事にはミリ波２周波ＣＷレーダとして機能しない。また、反射波を十分観測できるよう周波数の切換え時間を拡大した場合には、Ａ／Ｄサンプリング周期によるＦＦＴ（フーリエ）変換時の周波数上限が抑制され、高速に移動する障害物の検知が不可能となる。
【０００７】
前記提案のＰＬＬ回路では、基準周波数が発振出力の周波数間隔（周波数ステップ）と等しい、もしくは比例するため、周波数間隔を小さく設定するほどにＰＬＬのループ帯域が狭くなり、所望の周波数に達するまでのロックアップ時間が増大することになる。ステップ周波数が数百ｋＨｚの場合、ＰＬＬ回路のループ帯域は基準周波数成分が直接電圧制御発振器へ伝搬しないよう周波数ステップの数分の１であり、ループ帯域に反比例するロックアップ時間は十μｓ程度となる。
【０００８】
また、図１２に示すＰＬＬ回路では、１つのＰＬＬループ内に並列に電圧制御発振回路１６及び２４を配置し、ＰＬＬ回路のループ帰還信号として、混合回路５９でそれら発振回路の発振周波数差分を分周器１９に入力する。分周数の削減によるループゲインＫの増大と分周器の論理遅延時間短縮によって、ロックアップ時間短縮を図っている。
【０００９】
特に、単一の基準周波数ｆｒを用いてＰＬＬ回路を構成し、ＰＬＬ発振回路の出力発振周波数ｆｎは基準周波数ｆｒと分周器の分周数Ｎによってのみ定まる。従って、ミリ波帯発振周波数と数百ｋＨｚのステップ周波数の２周波ミリ波レーダに使用する場合、分周数が膨大な数字となり、ＰＬＬ回路の安定性を維持し、かつロックアップ時間短縮を図ることは不可能である。
【００１０】
また、発振器１６及び２４での熱や外的要因によるゆらぎは、発振周波数差としてＰＬＬループ内で吸収されるため、発振出力ではゆらぎが加算され倍増された発振出力が観測される。ＰＬＬループ内に２つの電圧制御発振回路を構成すると、１つの帰還系に振動子が複数ある状態と類似し、二重振り子運動的な振動が生じ、ループ帯域やループゲインから計算されるロックアップ時間より長くなると予想される。
【００１１】
さらに、２つの電圧制御発振回路１６及び２４の制御電圧Ｖｃに対する発振周波数ｆ１及びｆ２の変化率が異なるため、このＰＬＬ発振回路が実現するには、制御電圧Ｖｃに対し電圧制御発振回路１６及び２４の変化率比率が一定であり、周波数差が単調増加でなければならない。ＰＬＬループは周波数差分に対してのみ帰還制御を行っているため、ＰＬＬループ内で正常にＰＬＬ動作しても発振周波数の周波数ステップが必ずしも正しいとは限らない。一般に電圧制御発振回路は半導体ダイオード構造の空乏層容量を電圧制御して発振周波数を規定するため、ミリ波帯での発振回路では、数値化できない寄生容量の存在や熱や外的要因を考慮すると、発振周波数と制御電圧の変化率差は単純増加傾向にすることは難しい。
【００１２】
図１２のＰＬＬ発振回路は、主に移動電話や携帯電話等の電話機またはラジオ受信器やトランシーバをターゲットとしているため、発振周波数の可変範囲拡大に分周数を増大する傾向にある。よって、ＰＬＬループ内の分周回路での論理遅延時間が長く、これもロックアップ時間を長くする要因となる。
【００１３】
従って、本発明の目的は、ミリ波帯の発振出力を有し、構成が簡単で、ＰＬＬループに設ける分周器の分周数を小さくしてロックアップ時間を短縮できる多周波ＰＬＬ発振器を実現することである。
本発明の他の目的は、ミリ波帯の信号を利用し、比較的小さな送信周波数差（ステップ周波数）をもつの複数の周波数の信号を１定間隔で発生する信号を使い、経済的に構成され、安定した動作をし、車輌搭載用ミリ波多周波周波ＣＷレーダを実現することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の多周波ＰＬＬ発振器は、複数の基準周波数源と、上記複数の基準周波数源の出力の一つを選択するスイッチと、帰還ループ回路と、上記スイッチで選択された基準周波数の信号の位相と上記帰還ループ回路からの信号の位相を比較する位相比較器と、上記位相比較器の出力電圧で制御される電圧制御発振器と、上記電圧制御発振器の出力と固定周波数の固定基準発振器の出力信号とを混合する混合器（ミクサ）と、上記混合器の上側帯波を出力として取り出す出力部とをもち、上記帰還ループ回路が上記混合器の下側帯波を入力しその入力信号の周波数を分周する分周器を有して構成される。
即ち、本発明の多周波ＰＬＬ発振器は、複数の基準周波数源と、上記複数の基準周波数源の出力を選択し基準周波数の信号を得るスイッチと、上記スイッチで選択された信号を基準周波数とする周波数シンセサイザと有し、上記周波数シンセサイザが上記複数の基準周波数源のそれぞれに対応した周波数の発振出力を発生するように構成される。
【００１５】
本発明の多周波ＰＬＬ発振器よれば、周波数ステップもつ複数のミリ波帯の出力周波数を短時間周期で切換えて出力し、上記周波数ステップを分周器によらず複数の基準周波数源のスイッチによる切換えにより実現する。また、各々の基準周波数源の周波数差を利用し、混合器によって得られる周波数和及び差信号をそれぞれ多周波ＰＬＬ発振器の出力信号及びＰＬＬループのループ帰還信号として用い、分周器の分周数を少数固定化を行って、ループ帯域の拡大とループゲイン拡大を図り、ＰＬＬ回路のロックアップ時間短縮を実現できる。すなわち、ＰＬＬ回路のロックアップ時間はダンピング係数ζに比例し、ダンピング係数ζは
【００１６】
【数１】
で表される。ここで、Ｎは分周器の分周数、Ｋはループゲイン、τハローパスフィルタの時定数、ωｎは自然角周波数であり、ループゲインＫ、及び分周数Ｎを小さくしてロックアップ時間を短縮できる。
その結果、ミリ波等の高周波帯の発振器においてもＰＬＬ回路化を図ることにより、物理的な加工精度や外乱に伴う温度特性等の諸特性を制御可能となり、ミリ波の高周波出力信号周波数とステップ周波数を高精度に安定して設定可能となる。特に２周波ＣＷレーダ方式を採用するミリ波レーダにおいて、短時間で周期的に周波数をステップする多周波ＣＷ発振器を実現し、出力信号の安定度増すことにより、検知距離や角度情報等のレーダ諸性能向上が実現され、安定性、高性能及びコスト低減が可能なＣＷレーダを実現出来る。
【００１７】
【発明の実施の形態】
実施形態１
図１は本発明による多周波ＰＬＬ発振器の１実施形態の構成を示すブロック図である。
同図に示すように、多周波ＰＬＬ発振器１０は、複数の基準周波数源１１及び１２と、基準周波数源１１及び１２の出力の一つを一定周期的に選択するスイッチ１３と、スイッチ１３で選択されたの信号を基準周波数の信号とするＰＬＬ周波数シンセサイザ５とで構成される。
周波数シンセサイザ５は、スイッチ１３で選択された基準周波数源の信号と帰還ループ回路からの信号の位相を比較する位相比較器１４と、位相比較器１４の出力の低域通過フィルタ１５を通した電圧で制御される電圧制御発振器１６と、電圧制御発振器１６の出力と固定周波数の発振を行う他の固定基準周波数源（発振器１８）の出力とを混合する混合器１７と、混合器１７の上側帯波ｆｍｉｘ＿ｕｐを出力ｆｏｕｔとして取り出す出力部とをもち、上記帰還ループ回路が混合器１７の下側帯波ｆｍｉｘ＿ｄｏｕｎを入力しその入力信号の周波数をＮ分周する分周器１９をもつ。
【００１８】
基準周波数源１１及び１２は、ＰＬＬ回路のループ帯域特性すなわち低域通過フィルタ特性の倍以上の周波数で発振し、基準周波数源１１及び１２の周波数差が多周波ＰＬＬ発振器１０の出力ｆｏｕｔのステップ周波数のＮ倍となるように設定される。
固定基準周波数源１８は、混合器１７において所望する周波数のミリ波出力信号へのミキシングアップと、ＰＬＬループの帰還信号となるマイクロ波帯信号へミキシングダウンの両方を得るため、ＰＬＬ回路に所望するシステム仕様に応じた適格な発振周波数を出力する。分周器１９は、混合器１７で得られた下側波帯ｆｍｉｘ＿ｄｏｕｎをＰＬＬ基準周波数と等しくなるよう分周する回路であり、分周器１９の分周出力は位相比較器１４に入力される。
【００１９】
本実施例では、スイッチ１３が基準周波数源１１（周波数をｆ１とする）をＰＬＬ発振器の基準周波数ｆｒとして選択する場合には、電圧制御発振器１６の出力周波数ｆｖｃｏ１と固定基準周波数源１８の周波数ｆ３との差分が分周器１９によって１／Ｎ分周され、分周器１９の出力と基準周波数源１１の出力（基準周波数ｆｒ）とが同相になるよう帰還制御される。即ち、式（１）が成立する。
ｆｒ−（ｆｖｃｏ−ｆ３）／Ｎ＝０，ｆｏｕｔ＝ｆｃｖｏ＋ｆ３
ｆ１−（ｆｖｃｏ１−ｆ３）／Ｎ＝０，ｆｏｕｔ１＝ｆｃｖｏ１＋ｆ３ ・・・（１）
また、スイッチ１３が基準周波数源１２（周波数ｆ２）を選択し、ＰＬＬ回路の基準周波数ｆｒとして選択する場合には、ミリ波出力信号ｆｏｕｔと基準周波数源１８の出力信号（周波数ｆ３）との周波数の差分が分周期１９によって１／Ｎ分周され、分周器１９の出力と基準周波数源１２の出力（基準周波数ｆｒ）とが同相になるよう帰還制御される。即ち、式（２）が成立する。
ｆ２−（ｆｖｃｏ２−ｆ３）／Ｎ＝０，ｆｏｕｔ２＝ｆｃｖｏ２＋ｆ３・・・（２）
式（１）及び（２）からＰＬＬ発振器１０で出力されるミリ波信号の周波数ｆｏｕｔ１とｆｏｕｔ２はそれぞれ式（３）及び（４）で表される。
ｆｏｕｔ１＝ｆ１＊Ｎ＋ｆ３＊２・・・（３）
ｆｏｕｔ２＝ｆ２＊Ｎ＋ｆ３＊２・・・（４）
なお、従来のＰＬＬ回路では、分周数Ｎを変えることによりＰＬＬ回路１０の出力周波数ｆｏｕｔを変化させる。また、単純にループ帯域を引き上げるとＰＬＬループの周波数安定性が悪化するため、分周数を抑えてループゲインＫを稼いでループ安定性を十分補う必要がある。しかしながら、ミリ波帯の出力信号からマイクロ波帯の帰還信号を分周器で得るには分周数は数桁以上必要とするため、実際には十分なループゲインを得ることができない。
【００２０】
本実施例では、式（３）及び（４）に示すように、基準周波数ｆｒをスイッチ１３で切換えることによりＰＬＬ発振器１０の発振周波数を変化させる。特に、比較対象の基準周波数ｆｒを換えることで出力信号の周波数ステップを所定の値とする。そのステップ周波数はｆｓ＝｜ｆｏｕｔ１−ｆｏｕｔ２｜＝｜ｆ１−ｆ２｜＊Ｎであり、基準周波数源の周波数相対値である。従って、基準周波数ｆｒの絶対値に依存するＰＬＬ発振器１０のループ帯域は、ステップ周波数と無関係に定めることができる。よって、ＰＬＬ発振器１０のループ帯域は、基準周波数の数分の１まで拡大することができ、多周波ＰＬＬ発振器１０の出力信号が所望の周波数へ達するまでのロックアップ時間を短縮しやすい。
【００２１】
また、混合器１７でミキシングアップによって所望周波数のミリ波信号を生成すると同時にＰＬＬループの帰還信号をミリ波からマイクロ波へミキシングダウンすることで、分周器１７の分周数を小さくでき、ループゲインＫを大きくすることができる。さらに、周波数ステップと分周器が無関係であることから、分周数は小さくし、固定して分周器を構成する論理回路を簡単化が促進でき、分周による論理遅延時間の短縮ができる。
【００２２】
本実施例では、基準周波数源１１、１２とＰＬＬ発振器１０のミリ波の出力信号のコヒーレント性を維持しつつ、分周器１９の分周数Ｎを少数化し、ループゲインＫを稼ぐことによって、ループ帯域を上げてもＰＬＬ回路の周波数安定性を維持できる。即ちロックアップ時間を短くする。
実施形態２
図２は本発明による多周波ＰＬＬ発振器の第２の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、実施形態１の固定基準周波数源１８を、基準周波数源２１、位相比較器２２、低域通過フィルタ２３、電圧制御発振器２４、プログラマブル分周器２５で構成したものである。図１の構成部分と実質的に同じ機能、構成部には図１の番号と同じ番号を付して、その詳細な説明は省く。
基準周波数源１８は、位相比較器２２の比較結果を低域通過フィルタ２３で積分し、その積分された電圧に応じた電圧制御発振器２４の出力周波数を得、その一部をＰＬＬループの帰還信号をプログラマブル分周器２５にて分周し、基準周波数源（発振器）２１と位相比較を行ない、ＰＬＬの帰還制御を行う。
実施形態３
図３は本発明による多周波ＰＬＬ発振器の第３の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、第２の実施形態のＰＬＬ発振器の基準周波数源１８のうち、電圧制御発振器２４の出力を基準周波数源２７からの出力と混合器２６で混合し、その一部をプログラマブル分周器２５に加えるようにしたものである。図２の構成部分と実質的に同じ機能、構成部には図１の番号と同じ番号を付して、その詳細な説明は省く。本実施例は基準周波数源１８の周波数の安定と、設定を容易にできる。
実施形態４
図４は本発明による多周波ＰＬＬ発振器の第４の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、図２に示す実施形態と機能的には同じであるが、混合器１７に入力する所望の発振周波数ｆ３を得るために電圧制御発振器２４の出力の周波数を逓倍する逓倍器２８を搭載する。
図２の構成部分と実質的に同じ同じ機能、構成部には図１の番号と同じ番号を付して、その詳細な説明は省く。本実施形態では、発振器２１の発振数を低く設定でき、固定基準発信源１８の周波数の安定ができる。
実施形態５
図５は本発明による多周波ＰＬＬ発振器の第５の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、実施形態３と機能的には同じであるが、ＰＬＬ発振器回路１０において、ミリ波出力信号と基準周波数源１８の周波数コヒーレント性を確保するため、基準周波数源１８内のＰＬＬ回路に用いる基準周波数ｆｒに、複数の基準周波数源１１、１２の１つを用いる。図３の構成部分と実質的に同じ同じ機能、構成部には図３の番号と同じ番号を付して、その詳細な説明は省く。本実施例は多周波ＰＬＬ発振器を構成する発振器の数を低減できる。
実施形態６
図６は本発明による多周波ＰＬＬ発振器の第６の実施形態の構成を示すブロック図である。本実施形態は、実施形態５の位相比較器１４に選択的に加えられる２つの基準周波数源を基準周波数源１１と、ＰＬＬ回路５０及びＰＬＬ回路６０と、ＰＬＬ回路５０及び６０の一方の出力を選択するスイッチ付き２分周器７０とで構成したものである。
【００２３】
ＰＬＬ回路５０及びＰＬＬ回路６０は何れも基準周波数源１１から単一の周波数を得るためのＰＬＬ回路であり、リファレンスデバイダ５１、６１、位相比較器５２、６２、低域通過フィルタ５３、６３、電圧制御発振器５４、６４、分周器５５、６５からなる。ＰＬＬ回路５０は、基準周波数ｆｒに基準周波数源１１を用い、共通の発振器１１の出力からリファレンスデバイダ５１で１００分の１の周波数を生成する。仮に発振器１１の周波数が１２ＭＨｚの場合、リファレンスデバイダ５１では１２０ｋＨｚの周波数を生成する。この１２０ｋＨｚの基準周波数と分周器５５の分周結果を位相比較器５２に入力する。その比較結果を低域通過フィルタ５３で積分し、電圧制御発振器５４の周波数制御端子に入力する。その一部を分周器５５で設定された分周数により電圧制御発振器の発振周波数を分周し、位相比較器５２に帰還制御する。分周器５５に設定された分周数が１０００である場合にはＰＬＬ回路５０から得られる発振周波数ｆ１は１２０ＭＨｚとなる。
【００２４】
ＰＬＬ回路６０は、基準周波数ｆｒに発振器１１を用い、発振器１１の出力からリファレンスデバイダ６１で１００分の１の周波数を生成する。仮に基発振器１１の周波数が１２ＭＨｚの場合、リファレンスデバイダ６１では１２０ｋＨｚの周波数を生成する。この１２０ｋＨｚの基準周波数と分周器６５の分周結果を位相比較器６２に入力する。その比較結果を低域通過フィルタ６３で積分し、電圧制御発振器６４の周波数制御端子に入力する。その一部を分周器６５で設定された分周数により電圧制御発振器６４の発振周波数を分周し、位相比較器６２に帰還制御する。分周器６５に設定された分周数が１００１である場合にはＰＬＬ回路６０から得られる発振周波数ｆ２は１２０．１２ＭＨｚとなる。
【００２５】
スイッチ付き２分周器７０は、ＰＬＬ回路５０とＰＬＬ回路６０から得られる１２０ＭＨｚと１２０．１２ＭＨｚの２つの周波数を入力し、それらを選択的に２分周器７０に加え６０ＭＨｚもしくは６０．０６ＭＨｚを多周波ＰＬＬ回路１０の基準周波数ｆｒとしてＰＬＬループに入力する。位相比較器１４は基準周波数とＰＬＬループの帰還信号である分周器１９の出力信号を位相比較して、その結果を低域通過フィルタ１５へ出力する。
【００２６】
多周波ＰＬＬ発振器１０のロックアップ時間目標０．１５μｓに準じて低域通過フィルタ１５は６ＭＨｚに設定すると、位相比較結果は積分され、その結果を電圧制御発振器１６の周波数制御端子へ出力する。電圧制御発振器１６は低域通過フィルタ（ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）で積分された出力電圧に応じた周波数で発振する。基準周波数が６０ＭＨｚの場合の発振周波数は３８．４ＧＨｚとなり、基準周波数が６０．０６ＭＨｚの場合の発振周波数は３８．４００３ＧＨｚである。混合器１７はＰＬＬ回路の出力信号となるミリ波帯出力と、ＰＬＬループの帰還信号となるマイクロ波帯以下の出力を得るため、混合器の両側波帯を利用する。
【００２７】
電圧制御発振器１６と第３の基準周波数源１８の周波数和である上側波帯は７６．５ＧＨｚと７６．５００３ＧＨｚのミリ波帯出力として利用し、周波数差である下側波帯は安価な分周器で処理できるマイクロ波帯出力として得られる３００ＭＨｚと３００．３ＭＨｚである。基準周波数源１８は、混合器１７において所望する周波数のミリ波出力信号へのミキシングアップと、ＰＬＬループの帰還信号となるマイクロ波帯信号へミキシングダウンの両方を得るため、ＰＬＬ回路に所望するシステム仕様に応じた適格な発振周波数を出力するので、基準周波数源１８の基準周波数は３８．１ＧＨｚである。分周器１９は、混合器１７で得られた下側波帯をＰＬＬ基準周波数と等比になるよう分周する回路であり、その分周数は５であり、６０ＭＨｚと６０．０６ＭＨｚの分周結果が位相比較器１４に被比較信号として入力される。
【００２８】
基準周波数源１８は、図５の基準周波数源１８と同じＰＬＬ回路である。
本実施形態は図１の基準周波数源１１、１２、１８をすべてＰＬＬ回路で構成し、それぞれに用いる基準周波数を基準周波数源１１で統一することにより、多周波ＰＬＬ回路１０がコヒーレント性の整ったＰＬＬ回路であると共に、２周波の基準周波数源の周波数ｆ１及びｆ２がリファレンスデバイダ５１、６１、分周器５５、６５の分周数の設定値により自由に制御可能となり、基準周波数源１８のプログラマブル分周器２５の分周数を設定可能であることから、ミリ波の発振周波数とステップ周波数をプログラム的に制御できる。
実施形態７
図７は本発明による多周波ＰＬＬ発振器の第７の実施形態を示す。本実施形態は実施形態６におけるリファレンスデバイダ５１及び６１を１個のリファレンスデバイダ５１で構成したもので、他の構成部は部分は図６のものと実質的に同様である。
本実施形態も図１に示す多周波ＰＬＬ発振器の複数の基準周波数源１１、１２、１８を全てＰＬＬ回路で構成し、それぞれに用いる基準周波数を発振器１１で統一することにより、多周波ＰＬＬ回路１０がコヒーレント性の整ったＰＬＬ回路であると共に、２周波の基準周波数源の周波数ｆ１及びｆ２がリファレンスデバイダ５１、６１、分周器５５、６５の分周数の設定値により自由に制御可能となり、第３の基準周波数源１８のプログラマブル分周器２５の分周数を設定可能であることから、ミリ波の発振周波数とステップ周波数をプログラム的に制御できる。
実施形態８
図８は本発明による多周波ＰＬＬ発振器の第８の実施形態を示す。本実施形態は実施形態７における多周波ＰＬＬ発振器の出力ｆｏｕｔを電圧制御発振器１６の出力を逓倍器８０介して取り出すように構成したもので、他の構成部は図７のものと実質的に同一部分については同じ番号を付して、説明を省く。
【００２９】
ＰＬＬ回路５０は、基準周波数ｆｒに基準周波数源１１を用い、基準周波数源１１の出力からリファレンスデバイダ５１で１００分の１の周波数を生成する。仮に基準周波数源１１の周波数が１０ＭＨｚの場合、リファレンスデバイダ５１では１００ｋＨｚの周波数を生成する。この１００ｋＨｚの基準周波数と分周器５５の分周結果を位相比較器５２に入力する。その比較結果を低域通過フィルタ５３で積分し、電圧制御発振器５４の周波数制御端子に入力する。その一部を分周器５５で設定された分周数により電圧制御発振器の発振周波数を分周し、位相比較器５２に帰還制御する。分周器５５に設定された分周数が１２００である場合には電圧制御発振器５４から得られる発振周波数ｆ１は１２０ＭＨｚとなる。
【００３０】
また、リファレンスデバイダ５１から得られる１００ｋＨｚの基準周波数と分周器６５の分周結果を位相比較器６２に入力し、その比較結果を低域通過フィルタ６３で積分し、電圧制御発振器６４の周波数制御端子に入力する。その一部を分周器６５で設定された分周数により電圧制御発振器６４の発振周波数を分周し、位相比較器６２に帰還制御する。分周器６５に設定された分周数が１２０１である場合には電圧制御発振器６４から得られる発振周波数ｆ２は１２０．１ＭＨｚとなり、ＰＬＬ回路５０では、１２０ＭＨｚと１２０．１ＭＨｚの両方の発振周波数を生成する。
【００３１】
スイッチ付き２分周器は、ＰＬＬ回路５０から得られる１２０ＭＨｚと１２０．１ＭＨｚの２つの周波数を入力し、それらを選択的に２分周器に加え６０ＭＨｚもしくは６０．５ＭＨｚを多周波ＰＬＬ回路１０の基準周波数ｆｒとしてＰＬＬループに入力する。位相比較器１４は基準周波数とＰＬＬループの帰還信号である分周器１９の出力信号を位相比較して、その結果を低域通過フィルタ１５へ出力する。多周波ＰＬＬ回路のロックアップ時間目標０．１５μｓに準じて低域通過フィルタ１５は５ＭＨｚに設定すると、位相比較結果は積分され、その結果を電圧制御発振器１６の周波数制御端子へ出力する。電圧制御発振器１６は低域通過フィルタ１６で積分された出力電圧に応じた周波数で発振する。基準周波数が６０ＭＨｚの場合の発振周波数は３８．３ＧＨｚとなり、基準周波数が６０．０５ＭＨｚの場合の発振周波数は３８．３００１５ＧＨｚである。混合器１７はＰＬＬループの帰還信号となるマイクロ波帯以下の出力を得るため、混合器の下側波帯を利用し、安価な分周器で処理できるマイクロ波帯出力として得られる１８０ＭＨｚと１８０．１５ＭＨｚである。基準周波数源１８は、混合器１７においてＰＬＬループの帰還信号となるマイクロ波帯信号を得るため、ＰＬＬ回路に所望するシステム仕様に応じた適格な発振周波数を出力するので、基準周波数源１８の基準周波数は３８．１２ＧＨｚである。分周器１９は、混合器１７で得られた下側波帯をＰＬＬ基準周波数と等比になるよう分周する回路であり、その分周数Ｎは３であり、６０ＭＨｚと６０．０６ＭＨｚの分周結果が位相比較器１４に被比較信号として入力される。
【００３２】
基準周波数源１８は、第４のＰＬＬ回路であるが、位相比較器２２の結果を低域通過フィルタ２３で積分した後、その積分された電圧に応じた電圧制御発振器２４の出力周波数を得、その一部をＰＬＬループの帰還信号をプログラマブル分周器２５にて分周し、基準周波数源１１と位相比較を行ない、ＰＬＬの帰還制御を行う。最後に逓倍器８０は、電圧制御発振器１６の出力周波数を２倍して７６．６ＧＨｚへ逓倍する。
【００３３】
本実施形態も図１のＰＬＬ発振器の基準周波数源１１、１２、１８を全てＰＬＬ回路で構成し、それぞれに用いる基準周波数を基準周波数源１１で統一することにより、多周波ＰＬＬ回路１０がコヒーレント性の整ったＰＬＬ回路であると共に、２周波の基準周波数源の周波数ｆ１及びｆ２がリファレンスデバイダ５１、６１、分周器５５、６５の分周数の設定値により自由に制御可能となり、基準周波数源１８のプログラマブル分周器２５の分周数を設定可能であることから、ミリ波の発振周波数とステップ周波数をプログラム的に制御できる。
実施形態９
図９は本発明のミリ波２周波ＣＷレーダを搭載した自動車の一実施形態を示す図である。自動車２９には本発明によるミリ波２周波ＰＬＬ発振器をもつレーダモジュール３８が自動車の前側（必要によっては後側にも）に設けられる。レーダモジュール３８はデータ処理回路３２を介してマイクロプロセッサ等の中央処理装置（ＣＰＵ）３５に結合される。中央処理装置３０はレーダモジュール３８で得た信号に基づき、被検出物体の位置情報あるいは速度情報を求め、アクティブ・クルーズ・コントローラ（ＡＣＣ）３０に加える。アクティブ・クルーズ・コントローラ３０は、上記位置情報あるいは速度情報に基づき、必要によって、エンジン３１、アクセル、ランプ３６、方向指示器３７、ブレーキ４０等の制御を行うと共に、表示装置３３に必要な情報を表示する。
図１０は、上記自動車に搭載する２周波ＣＷレーダのレーダモジュール３８部及びデータ処理回路３２の１実施例の構成を示すブロック図である。レーダモジュール３８は本発明による２周波ＰＬＬ発振器１０と、２周波ＰＬＬ発振器１０により生成されたミリ波信号を電力増幅する電力増幅器４１と、増幅されたミリ波信号を空間に放射する送信アンテナ４２と、空間に放射された送信信号Ｒｘが他の自動車等の被検体で反射された信号Ｔｘを受信する２つの受信アンテナ４３、４４と、受信アンテナ４３、４４から得られたミリ波信号を増幅するする低ノイズ増幅器４５−１、４５−２と、２周波ＰＬＬ発振器１０により生成されたミリ波信号と増幅器４５−１、４５−２のそれぞれの出力を混合する混合器４６−１、４６−２をもつ。混合器４６からドップラー信号成分が抽出される。
【００３４】
上記ドップラー信号は、Ａ／Ｄ変換器４７でディジタル信号に変換され、ディジタル信号処理回路４８に加えられ、送信周波数ｆ１、ｆ２の切換え周期を利用して同期検波し、被検体の距離情報、速度情報に変換される。本実施例は、２周波を高速で切り換えて送信するダイプレックス方式ドプラーであって、距離情報Ｒ及び相対速度情報Ｖはそれぞれ次式で求められる。
【００３５】
Ｒ＝Ｃ・Δφ／（４πΔｆ）
Ｖ＝Ｃ／２・ｆｄ１／ｆ１ 又はＣ／２・ｆｄ２／ｆ２
ここで、Ｃは電波の伝搬速度、Δｆは送信周波数差（ステップ周波数＝ｆ１−ｆ２）、Δφはドップラー波の位相差、ｆ１、ｆ２は送信周波数、ｆｄ１、ｆｄ２はドップラー周波数である。また、２つの混合器４６−１、４６−１の出力の和差の値から被検出物の方位を求める。
ディジタル信号処理回路４８はインターフェース回路４９を介して、図９のアクティブ・クルーズ・コントローラ３０と信号の授受を行う。Ａ／Ｄ変換器４７、信号処理回路４８及びインターフェース回路４９には電源５６から電源が供給される。
以下本実施例における具体的数値例について述べる。レーザモジュール３８の出力周波数をｆｏｕｔ＝７６．５ギガヘルツ、出力周波数のステップ周波数分３００ｋＨｚ、ロックアップ時間は所望する０．１５μｓとする。基準周波数源１の出力周波数ｆｒ１、基準周波数源２の出力周波数ｆｒ２は、上記ステップ周波数又は上記ステップ周波数を分周器の分周数Ｎ（＝５）で割った周波数ｆｐ（例えば６０ｋＨｚ）だけ異なる値に設定する。また、所望するロックアップ時間０．１５μｓの逆数からＰＬＬループの自然角周波数ωｎが設定され、周波数ｆｒ１、ｆｒ２及びｆｐは自然角周波数ωｎより倍以上高い周波数６０ＭＨｚに設定する。
【００３６】
上記分周器の分周数Ｎを５にし、基準周波数源１の出力周波数ｆｒ１は６０ＭＨｚと設定すれば、基準周波数源２の出力周波数ｆｒ２は自ずと６０．０６ＭＨｚとなる。
【００３７】
また、２周波ＰＬＬ発振器の出力周波数ｆｏｕｔ＝７６．５ＧＨｚとＰＬＬループの被比較信号ｆｐ＝６０ＭＨｚを得るため、混合器の出力である上側帯波の周波数ｆｍｉｘ＿ｕｐ、下側帯波の周波数ｆｍｉｘ＿ｄｏｗｎは、電圧制御発振器の周波数をｆｖｃｏ、固定発振器の周波数をｆｍｉｘとすると、式（５）、（６）の関係をもつ。
ｆｍｉｘ−ｕｐ＝ｆｖｃｏ＋ｆｍｉｘ ・・・・（５）
ｆｍｉｘ−ｄｏｗｎ＝ｆｖｃｏ−ｆｍｉｘ ・・・（６）
従って、ｆｏｕｔ＝ｆｍｉｘ−ｕｐ＝７６．５ＧＨｚ，ｆｍｉｘ−ｄｏｗｎ＝３００ＭＨｚの場合、
ｆｖｃｏ＝（ｆｍｉｘ−ｕｐ＋ｆｍｉｘ−ｄｏｗｎ）／２ ・・・（７）
ｆｖｃｏ＝（７６．５ＧＨｚ＋０．３ＧＨｚ）／２＝３８．４ＧＨｚ
ｆｍｉｘ＝（ｆｍｉｘ−ｕｐ−ｆｍｉｘ−ｄｏｗｎ）／２ ・・・（８）
ｆｍｉｘ＝（７６．５ＧＨｚ−０．３ＧＨｚ）／２＝３８．１ＧＨｚ
また、ｆｏｕｔ＝ｆｍｉｘ−ｕｐ＝７６．５ＧＨｚ，ｆｍｉｘ−ｄｏｗｎ＝３００．３ＭＨｚの場合
ｆｖｃｏ’＝（７６．５００３ＧＨｚ＋０．３００３ＧＨｚ）＝３８．４００３ＧＨｚ
ｆｍｉｘ’＝（７６．５００３ＧＨｚ−０．３００３ＧＨｚ）＝３８．１ＧＨｚ
のように、電圧制御発振器１６の周波数は３８．４ＧＨｚもしくは３８．４００３ＧＨｚ、固定発振器１８の周波数は３８．１ＧＨｚに設定される。分周器１９は周波数差信号である下側帯波の周波数ｆｍｉｘ−ｄｏｗｎを５分周して６０ＭＨｚあるいは６０．０６ＭＨｚを生成して位相比較器４へ位相比較信号ｆｐとしてループバックする。
【００３８】
上述のように、ループ帯域６ＭＨｚを維持して所望の周波数に到達するまでのロックアップ時間を０．１５μｓ以下へ短縮可能とし、ステップ周波数を３００ｋＨｚに設定可能な２周波ＣＷレーダ発振器を使用する。
上記ミリ波２周波ＣＷレーダは、自動車２９に搭載され、動体もしくは静体の車や人等の障害物監視装置に有効である。システムＳ／Ｎが向上したミリ波レーダを移動体もしくは静体３００に障害物監視装置として用いると、障害物を迂回しながら走行可能な自動運転制御の距離角度センサとして高度に機能する。２周波ＣＷレーダ方式の特徴である最小検知距離分解能性能を最大限利用し、ある目標場所で所定位置に自立制御型で停止あるいは停車する場合の距離、角度センサとしても利用できる。
【００３９】
【発明の効果】
上述のように、本発明によれば、短時間で周波数ステップを繰り返す、ステップ周波数３００ｋＨｚ程度でミリ波帯の出力周波数を得ることのできる多周波ＰＬＬ発振器は、周波数ステップを分周器によらず基準周波数のスイッチにより実現して各々の基準周波数源の周波数差を利用し、混合器によって得られる周波数和差信号を多周波ＰＬＬ回路の出力信号とＰＬＬループのループ帰還信号として用い、分周器の分周数を少数固定化を行って、ループ帯域の拡大とループゲイン拡大を図り、ＰＬＬ回路の安定性向上とロックアップ時間短縮を実現できる。
【００４０】
下表は本発明の一実施例と図１２に示した発振器において、分周器の分周数を少数固定化、ループ帯域の拡大とループゲイン拡大、ロックアップ時間短縮効果を示すものである。
【００４１】
【表１】
上述のように、本発明の多周波ＰＬＬ発信機は、ミリ波における高周波帯の発振器においてもＰＬＬ回路化を図ることにより、物理的な加工精度や外乱に伴う温度特性等の諸特性を制御可能となり、ミリ波の高周波出力信号周波数とステップ周波数を高精度に安定して設定可能となる。特に２周波ＣＷレーダ方式を採用するミリ波レーダにおいて、短時間で周期的に周波数をステップする多周波ＣＷ発振器にＰＬＬ回路を実現し、出力信号の安定度増すことにより、検知距離や角度情報等のレーダ諸性能向上が期待され、安定性、高性能及びコスト低減が可能なレーダ装置を実現出来る。
【図面の簡単な説明】
【図１】本発明による多周波ＰＬＬ発振器の第１の実施形態を示すブロック図である。
【図２】本発明による多周波ＰＬＬ発振器の第２の実施形態を示すブロック図である。
【図３】本発明による多周波ＰＬＬ発振器の第３の実施形態を示すブロック図である。
【図４】本発明による多周波ＰＬＬ発振器の第４の実施形態を示すブロック図である。
【図５】本発明による多周波ＰＬＬ発振器の第５の実施形態を示すブロック図である。
【図６】本発明による多周波ＰＬＬ発振器の第６の実施形態を示すブロック図である。
【図７】本発明による多周波ＰＬＬ発振器の第７の実施形態を示すブロック図である。
【図８】本発明による多周波ＰＬＬ発振器の第８の実施形態を示すブロック図である。
【図９】本発明によるミリ波レーダ自動車に搭載した一実施の形態の構成を示す図である。
【図１０】ＰＬＬ発振器の原理的構成を示すブロック図である。
【図１１】ＰＬＬ発振器の原理的構成を示すブロック図である。
【図１２】公知のＰＬＬ発振器の回路の構成を示すブロック図である。
【符号の説明】
１，１４，２２，５２，６２：位相比較器、
２，２３，１５，５３，６３：低域通過フィルタ、
３，１６，２４，５４，６４：電圧制御発振器、４，１９，２５：分周器、
１０：多周波ＰＬＬ発振器、 １１，１２：基準周波数源、 １３：スイッチ、
１７，２６，８２：混合器、１８、２１，２７：固定基準周波数源、
２５，５５，６５：プログラマブル・デバイダ、２６，４６：混合器
２８：逓倍器、３０：アクティブ・クルーズ・コントローラ（ＡＣＣ），
３１：エンジン、３２：データ処理回路、３３：表示装置、３８：レーダモジュール、３５：中央処理装置（ＣＰＵ）、 ３６：ランプ、 ３７：方向指示器、
４０：ブレーキ、４１：電力増幅器、４２，４３，４４，：アンテナ、
４５：低歪み増幅器、４６：混合器、７：Ａ／Ｄ変換器、
４８：ディジタル信号処理回路、４９：インターフェース回路、
５０，６０：ＰＬＬ型基準周波数源、５１，６１：リファレンス・デバイダ、
５６：電源：５７，５８，：帯域通過フィルタ、５９：混合器、
７０：スイッチ付き２分周器。
【発明の属する技術分野】
本発明は、多周波ＰＬＬ発振器、特に、多周波ミリ波ＣＷレーダで走査を行うレーダにおいて、送信周波数の高周波化と位相ノイズ低雑音化の両立を必要とする発振器に好適な多周波ＰＬＬ発振器に関する。
【０００２】
【従来の技術】
ＰＬＬ発振器の原理的構成は、図１１に示すように、位相比較器１で基準周波数ｆｒの信号の位相とループ帰還信号となる分周器４の出力信号の位相とを比較し、その結果を低域通過フィルタ２により積分して電圧信号に変換し、その電圧信号で電圧制御発振器３を制御する。電圧制御発振器３の出力の一部は分周器４で１／Ｎ分周され、位相比較器１の被比較信号として入力され、分周された出力周波数を基準周波数ｆｒと比較制御することによって、所望の周波数ｆｏｕｔ
（＝ｆｒ×Ｎ）のＰＬＬ発振器出力を得る。分周数Ｎを変えることにより多数の発振周波数の出力を得る多周波ＰＬＬ発振器を構成する。
【０００３】
ＰＬＬ発振器の実際的構成においては、装置の簡易化、動作周波数の広帯域化、ＰＬＬ回路の発振周波数が所望の周波数に達するまでの時間（ロックアップ時間）を短縮する等の観点から多くのＰＬＬ発振器が提案されている。
特に、移動電話機、携帯電話等の電話機、あるいはラジオ受信機やトランシーバへの用途に適したＰＬＬ発振器として、比較的簡単な回路構成で、ＰＬＬ発振器の発振出力を高い周波数とし、同時にロックアップタイムが短いかく、かつ狭い周波数間隔（周波数ステップ）で出力周波数数を可変できるＰＬＬ発振器として、図１２に示すようなＰＬＬ回路が提案されている（公開特許公報 特開平９−６４７３４号）。
【０００４】
図１２に示すＰＬＬ回路では、第１の可変周波数発振回路１６の発振出力（発振周波数ｆ１）と、可変周波数発振器１６より低い発振周波数ｆ２の第２の可変周波数発振回路２４の発振出力を混合回路５９で混合して、可変周波数発振回路１６及び２４の発振周波数の和及び差の信号を、それぞれフィルタ５７及び５８を介し、ＰＬＬ回路の発振出力信号及び帰還ループの入力信号とする。帰還ループは上記差の周波数の発振信号を分周する分周回路１９もつ。分周回路１９の出力信号は位相比較回路１７で基準周波数ｆｒの信号と位相比較される。位相比較回路１４の出力信号は低域通過フィルタ１８を介して、可変周波数発振回路１６及び２４の発振周波数を制御する。
【０００５】
可変周波数発振回路１６及び２４の発振周波数は、ＰＬＬ回路の出力発振周波数ｆｎの約半分の周波数でよいこと。可変周波数発振回路１６及び２４の発振周波数差ｆｄを分周器１９にフィードバックし、ループの帰還信号をより低周波にミキシング・ダウンして、分周回路の分周数を小さくすることができるため、ロックアップ時間が短縮でき、同時に発振出力を高い周波数帯においても低い周波数間隔で変えることができる。
【０００６】
【発明が解決しようとする課題】
図１２に示したＰＬＬ発振回路は、発振周波数がミリ波帯で周波数間隔が数十〜数百ｋＨｚで動作する場合の用途で生じる問題は考慮されていない。例えば、ミリ波帯で動作するミリ波２周波ＣＷレーダでは、一定時間間隔で周波数を切換え、２つの受信波のドップラシフトと位相差により障害物までの距離及び相対速度を検出する。そのため、ロックアップ時間が増大することによって多周波ＰＬＬ回路の出力周波数が安定しない間に観測される反射波は不確定信号として扱われるため、反射波の総エネルギーが減少した分だけ、レーダの信号／ノイズ差（Ｓ／Ｎ）は劣化する。周波数ステップを狭くする程ロックアップ時間が拡大するので、最悪事にはミリ波２周波ＣＷレーダとして機能しない。また、反射波を十分観測できるよう周波数の切換え時間を拡大した場合には、Ａ／Ｄサンプリング周期によるＦＦＴ（フーリエ）変換時の周波数上限が抑制され、高速に移動する障害物の検知が不可能となる。
【０００７】
前記提案のＰＬＬ回路では、基準周波数が発振出力の周波数間隔（周波数ステップ）と等しい、もしくは比例するため、周波数間隔を小さく設定するほどにＰＬＬのループ帯域が狭くなり、所望の周波数に達するまでのロックアップ時間が増大することになる。ステップ周波数が数百ｋＨｚの場合、ＰＬＬ回路のループ帯域は基準周波数成分が直接電圧制御発振器へ伝搬しないよう周波数ステップの数分の１であり、ループ帯域に反比例するロックアップ時間は十μｓ程度となる。
【０００８】
また、図１２に示すＰＬＬ回路では、１つのＰＬＬループ内に並列に電圧制御発振回路１６及び２４を配置し、ＰＬＬ回路のループ帰還信号として、混合回路５９でそれら発振回路の発振周波数差分を分周器１９に入力する。分周数の削減によるループゲインＫの増大と分周器の論理遅延時間短縮によって、ロックアップ時間短縮を図っている。
【０００９】
特に、単一の基準周波数ｆｒを用いてＰＬＬ回路を構成し、ＰＬＬ発振回路の出力発振周波数ｆｎは基準周波数ｆｒと分周器の分周数Ｎによってのみ定まる。従って、ミリ波帯発振周波数と数百ｋＨｚのステップ周波数の２周波ミリ波レーダに使用する場合、分周数が膨大な数字となり、ＰＬＬ回路の安定性を維持し、かつロックアップ時間短縮を図ることは不可能である。
【００１０】
また、発振器１６及び２４での熱や外的要因によるゆらぎは、発振周波数差としてＰＬＬループ内で吸収されるため、発振出力ではゆらぎが加算され倍増された発振出力が観測される。ＰＬＬループ内に２つの電圧制御発振回路を構成すると、１つの帰還系に振動子が複数ある状態と類似し、二重振り子運動的な振動が生じ、ループ帯域やループゲインから計算されるロックアップ時間より長くなると予想される。
【００１１】
さらに、２つの電圧制御発振回路１６及び２４の制御電圧Ｖｃに対する発振周波数ｆ１及びｆ２の変化率が異なるため、このＰＬＬ発振回路が実現するには、制御電圧Ｖｃに対し電圧制御発振回路１６及び２４の変化率比率が一定であり、周波数差が単調増加でなければならない。ＰＬＬループは周波数差分に対してのみ帰還制御を行っているため、ＰＬＬループ内で正常にＰＬＬ動作しても発振周波数の周波数ステップが必ずしも正しいとは限らない。一般に電圧制御発振回路は半導体ダイオード構造の空乏層容量を電圧制御して発振周波数を規定するため、ミリ波帯での発振回路では、数値化できない寄生容量の存在や熱や外的要因を考慮すると、発振周波数と制御電圧の変化率差は単純増加傾向にすることは難しい。
【００１２】
図１２のＰＬＬ発振回路は、主に移動電話や携帯電話等の電話機またはラジオ受信器やトランシーバをターゲットとしているため、発振周波数の可変範囲拡大に分周数を増大する傾向にある。よって、ＰＬＬループ内の分周回路での論理遅延時間が長く、これもロックアップ時間を長くする要因となる。
【００１３】
従って、本発明の目的は、ミリ波帯の発振出力を有し、構成が簡単で、ＰＬＬループに設ける分周器の分周数を小さくしてロックアップ時間を短縮できる多周波ＰＬＬ発振器を実現することである。
本発明の他の目的は、ミリ波帯の信号を利用し、比較的小さな送信周波数差（ステップ周波数）をもつの複数の周波数の信号を１定間隔で発生する信号を使い、経済的に構成され、安定した動作をし、車輌搭載用ミリ波多周波周波ＣＷレーダを実現することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の多周波ＰＬＬ発振器は、複数の基準周波数源と、上記複数の基準周波数源の出力の一つを選択するスイッチと、帰還ループ回路と、上記スイッチで選択された基準周波数の信号の位相と上記帰還ループ回路からの信号の位相を比較する位相比較器と、上記位相比較器の出力電圧で制御される電圧制御発振器と、上記電圧制御発振器の出力と固定周波数の固定基準発振器の出力信号とを混合する混合器（ミクサ）と、上記混合器の上側帯波を出力として取り出す出力部とをもち、上記帰還ループ回路が上記混合器の下側帯波を入力しその入力信号の周波数を分周する分周器を有して構成される。
即ち、本発明の多周波ＰＬＬ発振器は、複数の基準周波数源と、上記複数の基準周波数源の出力を選択し基準周波数の信号を得るスイッチと、上記スイッチで選択された信号を基準周波数とする周波数シンセサイザと有し、上記周波数シンセサイザが上記複数の基準周波数源のそれぞれに対応した周波数の発振出力を発生するように構成される。
【００１５】
本発明の多周波ＰＬＬ発振器よれば、周波数ステップもつ複数のミリ波帯の出力周波数を短時間周期で切換えて出力し、上記周波数ステップを分周器によらず複数の基準周波数源のスイッチによる切換えにより実現する。また、各々の基準周波数源の周波数差を利用し、混合器によって得られる周波数和及び差信号をそれぞれ多周波ＰＬＬ発振器の出力信号及びＰＬＬループのループ帰還信号として用い、分周器の分周数を少数固定化を行って、ループ帯域の拡大とループゲイン拡大を図り、ＰＬＬ回路のロックアップ時間短縮を実現できる。すなわち、ＰＬＬ回路のロックアップ時間はダンピング係数ζに比例し、ダンピング係数ζは
【００１６】
【数１】
その結果、ミリ波等の高周波帯の発振器においてもＰＬＬ回路化を図ることにより、物理的な加工精度や外乱に伴う温度特性等の諸特性を制御可能となり、ミリ波の高周波出力信号周波数とステップ周波数を高精度に安定して設定可能となる。特に２周波ＣＷレーダ方式を採用するミリ波レーダにおいて、短時間で周期的に周波数をステップする多周波ＣＷ発振器を実現し、出力信号の安定度増すことにより、検知距離や角度情報等のレーダ諸性能向上が実現され、安定性、高性能及びコスト低減が可能なＣＷレーダを実現出来る。
【００１７】
【発明の実施の形態】
実施形態１
図１は本発明による多周波ＰＬＬ発振器の１実施形態の構成を示すブロック図である。
同図に示すように、多周波ＰＬＬ発振器１０は、複数の基準周波数源１１及び１２と、基準周波数源１１及び１２の出力の一つを一定周期的に選択するスイッチ１３と、スイッチ１３で選択されたの信号を基準周波数の信号とするＰＬＬ周波数シンセサイザ５とで構成される。
周波数シンセサイザ５は、スイッチ１３で選択された基準周波数源の信号と帰還ループ回路からの信号の位相を比較する位相比較器１４と、位相比較器１４の出力の低域通過フィルタ１５を通した電圧で制御される電圧制御発振器１６と、電圧制御発振器１６の出力と固定周波数の発振を行う他の固定基準周波数源（発振器１８）の出力とを混合する混合器１７と、混合器１７の上側帯波ｆｍｉｘ＿ｕｐを出力ｆｏｕｔとして取り出す出力部とをもち、上記帰還ループ回路が混合器１７の下側帯波ｆｍｉｘ＿ｄｏｕｎを入力しその入力信号の周波数をＮ分周する分周器１９をもつ。
【００１８】
基準周波数源１１及び１２は、ＰＬＬ回路のループ帯域特性すなわち低域通過フィルタ特性の倍以上の周波数で発振し、基準周波数源１１及び１２の周波数差が多周波ＰＬＬ発振器１０の出力ｆｏｕｔのステップ周波数のＮ倍となるように設定される。
固定基準周波数源１８は、混合器１７において所望する周波数のミリ波出力信号へのミキシングアップと、ＰＬＬループの帰還信号となるマイクロ波帯信号へミキシングダウンの両方を得るため、ＰＬＬ回路に所望するシステム仕様に応じた適格な発振周波数を出力する。分周器１９は、混合器１７で得られた下側波帯ｆｍｉｘ＿ｄｏｕｎをＰＬＬ基準周波数と等しくなるよう分周する回路であり、分周器１９の分周出力は位相比較器１４に入力される。
【００１９】
本実施例では、スイッチ１３が基準周波数源１１（周波数をｆ１とする）をＰＬＬ発振器の基準周波数ｆｒとして選択する場合には、電圧制御発振器１６の出力周波数ｆｖｃｏ１と固定基準周波数源１８の周波数ｆ３との差分が分周器１９によって１／Ｎ分周され、分周器１９の出力と基準周波数源１１の出力（基準周波数ｆｒ）とが同相になるよう帰還制御される。即ち、式（１）が成立する。
ｆｒ−（ｆｖｃｏ−ｆ３）／Ｎ＝０，ｆｏｕｔ＝ｆｃｖｏ＋ｆ３
ｆ１−（ｆｖｃｏ１−ｆ３）／Ｎ＝０，ｆｏｕｔ１＝ｆｃｖｏ１＋ｆ３ ・・・（１）
また、スイッチ１３が基準周波数源１２（周波数ｆ２）を選択し、ＰＬＬ回路の基準周波数ｆｒとして選択する場合には、ミリ波出力信号ｆｏｕｔと基準周波数源１８の出力信号（周波数ｆ３）との周波数の差分が分周期１９によって１／Ｎ分周され、分周器１９の出力と基準周波数源１２の出力（基準周波数ｆｒ）とが同相になるよう帰還制御される。即ち、式（２）が成立する。
ｆ２−（ｆｖｃｏ２−ｆ３）／Ｎ＝０，ｆｏｕｔ２＝ｆｃｖｏ２＋ｆ３・・・（２）
式（１）及び（２）からＰＬＬ発振器１０で出力されるミリ波信号の周波数ｆｏｕｔ１とｆｏｕｔ２はそれぞれ式（３）及び（４）で表される。
ｆｏｕｔ１＝ｆ１＊Ｎ＋ｆ３＊２・・・（３）
ｆｏｕｔ２＝ｆ２＊Ｎ＋ｆ３＊２・・・（４）
なお、従来のＰＬＬ回路では、分周数Ｎを変えることによりＰＬＬ回路１０の出力周波数ｆｏｕｔを変化させる。また、単純にループ帯域を引き上げるとＰＬＬループの周波数安定性が悪化するため、分周数を抑えてループゲインＫを稼いでループ安定性を十分補う必要がある。しかしながら、ミリ波帯の出力信号からマイクロ波帯の帰還信号を分周器で得るには分周数は数桁以上必要とするため、実際には十分なループゲインを得ることができない。
【００２０】
本実施例では、式（３）及び（４）に示すように、基準周波数ｆｒをスイッチ１３で切換えることによりＰＬＬ発振器１０の発振周波数を変化させる。特に、比較対象の基準周波数ｆｒを換えることで出力信号の周波数ステップを所定の値とする。そのステップ周波数はｆｓ＝｜ｆｏｕｔ１−ｆｏｕｔ２｜＝｜ｆ１−ｆ２｜＊Ｎであり、基準周波数源の周波数相対値である。従って、基準周波数ｆｒの絶対値に依存するＰＬＬ発振器１０のループ帯域は、ステップ周波数と無関係に定めることができる。よって、ＰＬＬ発振器１０のループ帯域は、基準周波数の数分の１まで拡大することができ、多周波ＰＬＬ発振器１０の出力信号が所望の周波数へ達するまでのロックアップ時間を短縮しやすい。
【００２１】
また、混合器１７でミキシングアップによって所望周波数のミリ波信号を生成すると同時にＰＬＬループの帰還信号をミリ波からマイクロ波へミキシングダウンすることで、分周器１７の分周数を小さくでき、ループゲインＫを大きくすることができる。さらに、周波数ステップと分周器が無関係であることから、分周数は小さくし、固定して分周器を構成する論理回路を簡単化が促進でき、分周による論理遅延時間の短縮ができる。
【００２２】
本実施例では、基準周波数源１１、１２とＰＬＬ発振器１０のミリ波の出力信号のコヒーレント性を維持しつつ、分周器１９の分周数Ｎを少数化し、ループゲインＫを稼ぐことによって、ループ帯域を上げてもＰＬＬ回路の周波数安定性を維持できる。即ちロックアップ時間を短くする。
実施形態２
図２は本発明による多周波ＰＬＬ発振器の第２の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、実施形態１の固定基準周波数源１８を、基準周波数源２１、位相比較器２２、低域通過フィルタ２３、電圧制御発振器２４、プログラマブル分周器２５で構成したものである。図１の構成部分と実質的に同じ機能、構成部には図１の番号と同じ番号を付して、その詳細な説明は省く。
基準周波数源１８は、位相比較器２２の比較結果を低域通過フィルタ２３で積分し、その積分された電圧に応じた電圧制御発振器２４の出力周波数を得、その一部をＰＬＬループの帰還信号をプログラマブル分周器２５にて分周し、基準周波数源（発振器）２１と位相比較を行ない、ＰＬＬの帰還制御を行う。
実施形態３
図３は本発明による多周波ＰＬＬ発振器の第３の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、第２の実施形態のＰＬＬ発振器の基準周波数源１８のうち、電圧制御発振器２４の出力を基準周波数源２７からの出力と混合器２６で混合し、その一部をプログラマブル分周器２５に加えるようにしたものである。図２の構成部分と実質的に同じ機能、構成部には図１の番号と同じ番号を付して、その詳細な説明は省く。本実施例は基準周波数源１８の周波数の安定と、設定を容易にできる。
実施形態４
図４は本発明による多周波ＰＬＬ発振器の第４の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、図２に示す実施形態と機能的には同じであるが、混合器１７に入力する所望の発振周波数ｆ３を得るために電圧制御発振器２４の出力の周波数を逓倍する逓倍器２８を搭載する。
図２の構成部分と実質的に同じ同じ機能、構成部には図１の番号と同じ番号を付して、その詳細な説明は省く。本実施形態では、発振器２１の発振数を低く設定でき、固定基準発信源１８の周波数の安定ができる。
実施形態５
図５は本発明による多周波ＰＬＬ発振器の第５の実施形態の構成を示すブロック図である。この実施形態の多周波ＰＬＬ発振器１０は、実施形態３と機能的には同じであるが、ＰＬＬ発振器回路１０において、ミリ波出力信号と基準周波数源１８の周波数コヒーレント性を確保するため、基準周波数源１８内のＰＬＬ回路に用いる基準周波数ｆｒに、複数の基準周波数源１１、１２の１つを用いる。図３の構成部分と実質的に同じ同じ機能、構成部には図３の番号と同じ番号を付して、その詳細な説明は省く。本実施例は多周波ＰＬＬ発振器を構成する発振器の数を低減できる。
実施形態６
図６は本発明による多周波ＰＬＬ発振器の第６の実施形態の構成を示すブロック図である。本実施形態は、実施形態５の位相比較器１４に選択的に加えられる２つの基準周波数源を基準周波数源１１と、ＰＬＬ回路５０及びＰＬＬ回路６０と、ＰＬＬ回路５０及び６０の一方の出力を選択するスイッチ付き２分周器７０とで構成したものである。
【００２３】
ＰＬＬ回路５０及びＰＬＬ回路６０は何れも基準周波数源１１から単一の周波数を得るためのＰＬＬ回路であり、リファレンスデバイダ５１、６１、位相比較器５２、６２、低域通過フィルタ５３、６３、電圧制御発振器５４、６４、分周器５５、６５からなる。ＰＬＬ回路５０は、基準周波数ｆｒに基準周波数源１１を用い、共通の発振器１１の出力からリファレンスデバイダ５１で１００分の１の周波数を生成する。仮に発振器１１の周波数が１２ＭＨｚの場合、リファレンスデバイダ５１では１２０ｋＨｚの周波数を生成する。この１２０ｋＨｚの基準周波数と分周器５５の分周結果を位相比較器５２に入力する。その比較結果を低域通過フィルタ５３で積分し、電圧制御発振器５４の周波数制御端子に入力する。その一部を分周器５５で設定された分周数により電圧制御発振器の発振周波数を分周し、位相比較器５２に帰還制御する。分周器５５に設定された分周数が１０００である場合にはＰＬＬ回路５０から得られる発振周波数ｆ１は１２０ＭＨｚとなる。
【００２４】
ＰＬＬ回路６０は、基準周波数ｆｒに発振器１１を用い、発振器１１の出力からリファレンスデバイダ６１で１００分の１の周波数を生成する。仮に基発振器１１の周波数が１２ＭＨｚの場合、リファレンスデバイダ６１では１２０ｋＨｚの周波数を生成する。この１２０ｋＨｚの基準周波数と分周器６５の分周結果を位相比較器６２に入力する。その比較結果を低域通過フィルタ６３で積分し、電圧制御発振器６４の周波数制御端子に入力する。その一部を分周器６５で設定された分周数により電圧制御発振器６４の発振周波数を分周し、位相比較器６２に帰還制御する。分周器６５に設定された分周数が１００１である場合にはＰＬＬ回路６０から得られる発振周波数ｆ２は１２０．１２ＭＨｚとなる。
【００２５】
スイッチ付き２分周器７０は、ＰＬＬ回路５０とＰＬＬ回路６０から得られる１２０ＭＨｚと１２０．１２ＭＨｚの２つの周波数を入力し、それらを選択的に２分周器７０に加え６０ＭＨｚもしくは６０．０６ＭＨｚを多周波ＰＬＬ回路１０の基準周波数ｆｒとしてＰＬＬループに入力する。位相比較器１４は基準周波数とＰＬＬループの帰還信号である分周器１９の出力信号を位相比較して、その結果を低域通過フィルタ１５へ出力する。
【００２６】
多周波ＰＬＬ発振器１０のロックアップ時間目標０．１５μｓに準じて低域通過フィルタ１５は６ＭＨｚに設定すると、位相比較結果は積分され、その結果を電圧制御発振器１６の周波数制御端子へ出力する。電圧制御発振器１６は低域通過フィルタ（ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）で積分された出力電圧に応じた周波数で発振する。基準周波数が６０ＭＨｚの場合の発振周波数は３８．４ＧＨｚとなり、基準周波数が６０．０６ＭＨｚの場合の発振周波数は３８．４００３ＧＨｚである。混合器１７はＰＬＬ回路の出力信号となるミリ波帯出力と、ＰＬＬループの帰還信号となるマイクロ波帯以下の出力を得るため、混合器の両側波帯を利用する。
【００２７】
電圧制御発振器１６と第３の基準周波数源１８の周波数和である上側波帯は７６．５ＧＨｚと７６．５００３ＧＨｚのミリ波帯出力として利用し、周波数差である下側波帯は安価な分周器で処理できるマイクロ波帯出力として得られる３００ＭＨｚと３００．３ＭＨｚである。基準周波数源１８は、混合器１７において所望する周波数のミリ波出力信号へのミキシングアップと、ＰＬＬループの帰還信号となるマイクロ波帯信号へミキシングダウンの両方を得るため、ＰＬＬ回路に所望するシステム仕様に応じた適格な発振周波数を出力するので、基準周波数源１８の基準周波数は３８．１ＧＨｚである。分周器１９は、混合器１７で得られた下側波帯をＰＬＬ基準周波数と等比になるよう分周する回路であり、その分周数は５であり、６０ＭＨｚと６０．０６ＭＨｚの分周結果が位相比較器１４に被比較信号として入力される。
【００２８】
基準周波数源１８は、図５の基準周波数源１８と同じＰＬＬ回路である。
本実施形態は図１の基準周波数源１１、１２、１８をすべてＰＬＬ回路で構成し、それぞれに用いる基準周波数を基準周波数源１１で統一することにより、多周波ＰＬＬ回路１０がコヒーレント性の整ったＰＬＬ回路であると共に、２周波の基準周波数源の周波数ｆ１及びｆ２がリファレンスデバイダ５１、６１、分周器５５、６５の分周数の設定値により自由に制御可能となり、基準周波数源１８のプログラマブル分周器２５の分周数を設定可能であることから、ミリ波の発振周波数とステップ周波数をプログラム的に制御できる。
実施形態７
図７は本発明による多周波ＰＬＬ発振器の第７の実施形態を示す。本実施形態は実施形態６におけるリファレンスデバイダ５１及び６１を１個のリファレンスデバイダ５１で構成したもので、他の構成部は部分は図６のものと実質的に同様である。
本実施形態も図１に示す多周波ＰＬＬ発振器の複数の基準周波数源１１、１２、１８を全てＰＬＬ回路で構成し、それぞれに用いる基準周波数を発振器１１で統一することにより、多周波ＰＬＬ回路１０がコヒーレント性の整ったＰＬＬ回路であると共に、２周波の基準周波数源の周波数ｆ１及びｆ２がリファレンスデバイダ５１、６１、分周器５５、６５の分周数の設定値により自由に制御可能となり、第３の基準周波数源１８のプログラマブル分周器２５の分周数を設定可能であることから、ミリ波の発振周波数とステップ周波数をプログラム的に制御できる。
実施形態８
図８は本発明による多周波ＰＬＬ発振器の第８の実施形態を示す。本実施形態は実施形態７における多周波ＰＬＬ発振器の出力ｆｏｕｔを電圧制御発振器１６の出力を逓倍器８０介して取り出すように構成したもので、他の構成部は図７のものと実質的に同一部分については同じ番号を付して、説明を省く。
【００２９】
ＰＬＬ回路５０は、基準周波数ｆｒに基準周波数源１１を用い、基準周波数源１１の出力からリファレンスデバイダ５１で１００分の１の周波数を生成する。仮に基準周波数源１１の周波数が１０ＭＨｚの場合、リファレンスデバイダ５１では１００ｋＨｚの周波数を生成する。この１００ｋＨｚの基準周波数と分周器５５の分周結果を位相比較器５２に入力する。その比較結果を低域通過フィルタ５３で積分し、電圧制御発振器５４の周波数制御端子に入力する。その一部を分周器５５で設定された分周数により電圧制御発振器の発振周波数を分周し、位相比較器５２に帰還制御する。分周器５５に設定された分周数が１２００である場合には電圧制御発振器５４から得られる発振周波数ｆ１は１２０ＭＨｚとなる。
【００３０】
また、リファレンスデバイダ５１から得られる１００ｋＨｚの基準周波数と分周器６５の分周結果を位相比較器６２に入力し、その比較結果を低域通過フィルタ６３で積分し、電圧制御発振器６４の周波数制御端子に入力する。その一部を分周器６５で設定された分周数により電圧制御発振器６４の発振周波数を分周し、位相比較器６２に帰還制御する。分周器６５に設定された分周数が１２０１である場合には電圧制御発振器６４から得られる発振周波数ｆ２は１２０．１ＭＨｚとなり、ＰＬＬ回路５０では、１２０ＭＨｚと１２０．１ＭＨｚの両方の発振周波数を生成する。
【００３１】
スイッチ付き２分周器は、ＰＬＬ回路５０から得られる１２０ＭＨｚと１２０．１ＭＨｚの２つの周波数を入力し、それらを選択的に２分周器に加え６０ＭＨｚもしくは６０．５ＭＨｚを多周波ＰＬＬ回路１０の基準周波数ｆｒとしてＰＬＬループに入力する。位相比較器１４は基準周波数とＰＬＬループの帰還信号である分周器１９の出力信号を位相比較して、その結果を低域通過フィルタ１５へ出力する。多周波ＰＬＬ回路のロックアップ時間目標０．１５μｓに準じて低域通過フィルタ１５は５ＭＨｚに設定すると、位相比較結果は積分され、その結果を電圧制御発振器１６の周波数制御端子へ出力する。電圧制御発振器１６は低域通過フィルタ１６で積分された出力電圧に応じた周波数で発振する。基準周波数が６０ＭＨｚの場合の発振周波数は３８．３ＧＨｚとなり、基準周波数が６０．０５ＭＨｚの場合の発振周波数は３８．３００１５ＧＨｚである。混合器１７はＰＬＬループの帰還信号となるマイクロ波帯以下の出力を得るため、混合器の下側波帯を利用し、安価な分周器で処理できるマイクロ波帯出力として得られる１８０ＭＨｚと１８０．１５ＭＨｚである。基準周波数源１８は、混合器１７においてＰＬＬループの帰還信号となるマイクロ波帯信号を得るため、ＰＬＬ回路に所望するシステム仕様に応じた適格な発振周波数を出力するので、基準周波数源１８の基準周波数は３８．１２ＧＨｚである。分周器１９は、混合器１７で得られた下側波帯をＰＬＬ基準周波数と等比になるよう分周する回路であり、その分周数Ｎは３であり、６０ＭＨｚと６０．０６ＭＨｚの分周結果が位相比較器１４に被比較信号として入力される。
【００３２】
基準周波数源１８は、第４のＰＬＬ回路であるが、位相比較器２２の結果を低域通過フィルタ２３で積分した後、その積分された電圧に応じた電圧制御発振器２４の出力周波数を得、その一部をＰＬＬループの帰還信号をプログラマブル分周器２５にて分周し、基準周波数源１１と位相比較を行ない、ＰＬＬの帰還制御を行う。最後に逓倍器８０は、電圧制御発振器１６の出力周波数を２倍して７６．６ＧＨｚへ逓倍する。
【００３３】
本実施形態も図１のＰＬＬ発振器の基準周波数源１１、１２、１８を全てＰＬＬ回路で構成し、それぞれに用いる基準周波数を基準周波数源１１で統一することにより、多周波ＰＬＬ回路１０がコヒーレント性の整ったＰＬＬ回路であると共に、２周波の基準周波数源の周波数ｆ１及びｆ２がリファレンスデバイダ５１、６１、分周器５５、６５の分周数の設定値により自由に制御可能となり、基準周波数源１８のプログラマブル分周器２５の分周数を設定可能であることから、ミリ波の発振周波数とステップ周波数をプログラム的に制御できる。
実施形態９
図９は本発明のミリ波２周波ＣＷレーダを搭載した自動車の一実施形態を示す図である。自動車２９には本発明によるミリ波２周波ＰＬＬ発振器をもつレーダモジュール３８が自動車の前側（必要によっては後側にも）に設けられる。レーダモジュール３８はデータ処理回路３２を介してマイクロプロセッサ等の中央処理装置（ＣＰＵ）３５に結合される。中央処理装置３０はレーダモジュール３８で得た信号に基づき、被検出物体の位置情報あるいは速度情報を求め、アクティブ・クルーズ・コントローラ（ＡＣＣ）３０に加える。アクティブ・クルーズ・コントローラ３０は、上記位置情報あるいは速度情報に基づき、必要によって、エンジン３１、アクセル、ランプ３６、方向指示器３７、ブレーキ４０等の制御を行うと共に、表示装置３３に必要な情報を表示する。
図１０は、上記自動車に搭載する２周波ＣＷレーダのレーダモジュール３８部及びデータ処理回路３２の１実施例の構成を示すブロック図である。レーダモジュール３８は本発明による２周波ＰＬＬ発振器１０と、２周波ＰＬＬ発振器１０により生成されたミリ波信号を電力増幅する電力増幅器４１と、増幅されたミリ波信号を空間に放射する送信アンテナ４２と、空間に放射された送信信号Ｒｘが他の自動車等の被検体で反射された信号Ｔｘを受信する２つの受信アンテナ４３、４４と、受信アンテナ４３、４４から得られたミリ波信号を増幅するする低ノイズ増幅器４５−１、４５−２と、２周波ＰＬＬ発振器１０により生成されたミリ波信号と増幅器４５−１、４５−２のそれぞれの出力を混合する混合器４６−１、４６−２をもつ。混合器４６からドップラー信号成分が抽出される。
【００３４】
上記ドップラー信号は、Ａ／Ｄ変換器４７でディジタル信号に変換され、ディジタル信号処理回路４８に加えられ、送信周波数ｆ１、ｆ２の切換え周期を利用して同期検波し、被検体の距離情報、速度情報に変換される。本実施例は、２周波を高速で切り換えて送信するダイプレックス方式ドプラーであって、距離情報Ｒ及び相対速度情報Ｖはそれぞれ次式で求められる。
【００３５】
Ｒ＝Ｃ・Δφ／（４πΔｆ）
Ｖ＝Ｃ／２・ｆｄ１／ｆ１ 又はＣ／２・ｆｄ２／ｆ２
ここで、Ｃは電波の伝搬速度、Δｆは送信周波数差（ステップ周波数＝ｆ１−ｆ２）、Δφはドップラー波の位相差、ｆ１、ｆ２は送信周波数、ｆｄ１、ｆｄ２はドップラー周波数である。また、２つの混合器４６−１、４６−１の出力の和差の値から被検出物の方位を求める。
ディジタル信号処理回路４８はインターフェース回路４９を介して、図９のアクティブ・クルーズ・コントローラ３０と信号の授受を行う。Ａ／Ｄ変換器４７、信号処理回路４８及びインターフェース回路４９には電源５６から電源が供給される。
以下本実施例における具体的数値例について述べる。レーザモジュール３８の出力周波数をｆｏｕｔ＝７６．５ギガヘルツ、出力周波数のステップ周波数分３００ｋＨｚ、ロックアップ時間は所望する０．１５μｓとする。基準周波数源１の出力周波数ｆｒ１、基準周波数源２の出力周波数ｆｒ２は、上記ステップ周波数又は上記ステップ周波数を分周器の分周数Ｎ（＝５）で割った周波数ｆｐ（例えば６０ｋＨｚ）だけ異なる値に設定する。また、所望するロックアップ時間０．１５μｓの逆数からＰＬＬループの自然角周波数ωｎが設定され、周波数ｆｒ１、ｆｒ２及びｆｐは自然角周波数ωｎより倍以上高い周波数６０ＭＨｚに設定する。
【００３６】
上記分周器の分周数Ｎを５にし、基準周波数源１の出力周波数ｆｒ１は６０ＭＨｚと設定すれば、基準周波数源２の出力周波数ｆｒ２は自ずと６０．０６ＭＨｚとなる。
【００３７】
また、２周波ＰＬＬ発振器の出力周波数ｆｏｕｔ＝７６．５ＧＨｚとＰＬＬループの被比較信号ｆｐ＝６０ＭＨｚを得るため、混合器の出力である上側帯波の周波数ｆｍｉｘ＿ｕｐ、下側帯波の周波数ｆｍｉｘ＿ｄｏｗｎは、電圧制御発振器の周波数をｆｖｃｏ、固定発振器の周波数をｆｍｉｘとすると、式（５）、（６）の関係をもつ。
ｆｍｉｘ−ｕｐ＝ｆｖｃｏ＋ｆｍｉｘ ・・・・（５）
ｆｍｉｘ−ｄｏｗｎ＝ｆｖｃｏ−ｆｍｉｘ ・・・（６）
従って、ｆｏｕｔ＝ｆｍｉｘ−ｕｐ＝７６．５ＧＨｚ，ｆｍｉｘ−ｄｏｗｎ＝３００ＭＨｚの場合、
ｆｖｃｏ＝（ｆｍｉｘ−ｕｐ＋ｆｍｉｘ−ｄｏｗｎ）／２ ・・・（７）
ｆｖｃｏ＝（７６．５ＧＨｚ＋０．３ＧＨｚ）／２＝３８．４ＧＨｚ
ｆｍｉｘ＝（ｆｍｉｘ−ｕｐ−ｆｍｉｘ−ｄｏｗｎ）／２ ・・・（８）
ｆｍｉｘ＝（７６．５ＧＨｚ−０．３ＧＨｚ）／２＝３８．１ＧＨｚ
また、ｆｏｕｔ＝ｆｍｉｘ−ｕｐ＝７６．５ＧＨｚ，ｆｍｉｘ−ｄｏｗｎ＝３００．３ＭＨｚの場合
ｆｖｃｏ’＝（７６．５００３ＧＨｚ＋０．３００３ＧＨｚ）＝３８．４００３ＧＨｚ
ｆｍｉｘ’＝（７６．５００３ＧＨｚ−０．３００３ＧＨｚ）＝３８．１ＧＨｚ
のように、電圧制御発振器１６の周波数は３８．４ＧＨｚもしくは３８．４００３ＧＨｚ、固定発振器１８の周波数は３８．１ＧＨｚに設定される。分周器１９は周波数差信号である下側帯波の周波数ｆｍｉｘ−ｄｏｗｎを５分周して６０ＭＨｚあるいは６０．０６ＭＨｚを生成して位相比較器４へ位相比較信号ｆｐとしてループバックする。
【００３８】
上述のように、ループ帯域６ＭＨｚを維持して所望の周波数に到達するまでのロックアップ時間を０．１５μｓ以下へ短縮可能とし、ステップ周波数を３００ｋＨｚに設定可能な２周波ＣＷレーダ発振器を使用する。
上記ミリ波２周波ＣＷレーダは、自動車２９に搭載され、動体もしくは静体の車や人等の障害物監視装置に有効である。システムＳ／Ｎが向上したミリ波レーダを移動体もしくは静体３００に障害物監視装置として用いると、障害物を迂回しながら走行可能な自動運転制御の距離角度センサとして高度に機能する。２周波ＣＷレーダ方式の特徴である最小検知距離分解能性能を最大限利用し、ある目標場所で所定位置に自立制御型で停止あるいは停車する場合の距離、角度センサとしても利用できる。
【００３９】
【発明の効果】
上述のように、本発明によれば、短時間で周波数ステップを繰り返す、ステップ周波数３００ｋＨｚ程度でミリ波帯の出力周波数を得ることのできる多周波ＰＬＬ発振器は、周波数ステップを分周器によらず基準周波数のスイッチにより実現して各々の基準周波数源の周波数差を利用し、混合器によって得られる周波数和差信号を多周波ＰＬＬ回路の出力信号とＰＬＬループのループ帰還信号として用い、分周器の分周数を少数固定化を行って、ループ帯域の拡大とループゲイン拡大を図り、ＰＬＬ回路の安定性向上とロックアップ時間短縮を実現できる。
【００４０】
下表は本発明の一実施例と図１２に示した発振器において、分周器の分周数を少数固定化、ループ帯域の拡大とループゲイン拡大、ロックアップ時間短縮効果を示すものである。
【００４１】
【表１】
【図面の簡単な説明】
【図１】本発明による多周波ＰＬＬ発振器の第１の実施形態を示すブロック図である。
【図２】本発明による多周波ＰＬＬ発振器の第２の実施形態を示すブロック図である。
【図３】本発明による多周波ＰＬＬ発振器の第３の実施形態を示すブロック図である。
【図４】本発明による多周波ＰＬＬ発振器の第４の実施形態を示すブロック図である。
【図５】本発明による多周波ＰＬＬ発振器の第５の実施形態を示すブロック図である。
【図６】本発明による多周波ＰＬＬ発振器の第６の実施形態を示すブロック図である。
【図７】本発明による多周波ＰＬＬ発振器の第７の実施形態を示すブロック図である。
【図８】本発明による多周波ＰＬＬ発振器の第８の実施形態を示すブロック図である。
【図９】本発明によるミリ波レーダ自動車に搭載した一実施の形態の構成を示す図である。
【図１０】ＰＬＬ発振器の原理的構成を示すブロック図である。
【図１１】ＰＬＬ発振器の原理的構成を示すブロック図である。
【図１２】公知のＰＬＬ発振器の回路の構成を示すブロック図である。
【符号の説明】
１，１４，２２，５２，６２：位相比較器、
２，２３，１５，５３，６３：低域通過フィルタ、
３，１６，２４，５４，６４：電圧制御発振器、４，１９，２５：分周器、
１０：多周波ＰＬＬ発振器、 １１，１２：基準周波数源、 １３：スイッチ、
１７，２６，８２：混合器、１８、２１，２７：固定基準周波数源、
２５，５５，６５：プログラマブル・デバイダ、２６，４６：混合器
２８：逓倍器、３０：アクティブ・クルーズ・コントローラ（ＡＣＣ），
３１：エンジン、３２：データ処理回路、３３：表示装置、３８：レーダモジュール、３５：中央処理装置（ＣＰＵ）、 ３６：ランプ、 ３７：方向指示器、
４０：ブレーキ、４１：電力増幅器、４２，４３，４４，：アンテナ、
４５：低歪み増幅器、４６：混合器、７：Ａ／Ｄ変換器、
４８：ディジタル信号処理回路、４９：インターフェース回路、
５０，６０：ＰＬＬ型基準周波数源、５１，６１：リファレンス・デバイダ、
５６：電源：５７，５８，：帯域通過フィルタ、５９：混合器、
７０：スイッチ付き２分周器。
Claims (12)
- 一定のステップ周波数をもつ複数の周波数の発振出力行う発振器であって、複数の基準周波数源と、上記複数の基準周波数源の出力を選択し基準周波数の信号を得るスイッチと、上記スイッチで選択された基準周波数源の信号を基準周波数とするデジタルＰＬＬによる周波数シンセサイザとを有し、上記周波数シンセサイザが上記複数の基準周波数源のそれぞれに対応した周波数の発振出力を発生するように構成されていることを特徴とする多周波ＰＬＬ発振器。
- 請求項１記載の多周波ＰＬＬ発振器において、上記周波数シンセサイザが分周器の出力位相と上記スイッチで選択された基準周波数源の信号の位相とを比較する位相比較器と、上記位相比較器の出力により制御される電圧制御発振器と、上記電圧制御発振器の出力と他の固定周波数の固定基準周波数源の出力とを混合する混合器と、上記混合器の上側波帯出力である周波数和信号を多周波ＰＬＬ発振器の出力として出力する出力部と、上記混合器の下側波帯出力である周波数差信号を上記分周器に入力する帰還部とを有することを特徴とする多周波ＰＬＬ発振器。
- 請求項２記載の多周波ＰＬＬ発振器において、上記複数の基準周波数源の周波数の差が上記ステップ周波数を上記分周器の分周数で割った周波数に等しいことを特徴とする多周波ＰＬＬ発振器。
- 請求項１、２又は３記載の多周波ＰＬＬ発振器において、上記スイッチが上記複数の基準周波数源の出力を一定時間間隔で選択することを特徴とする多周波ＰＬＬ発振器。
- 請求項１、２、３又は４記載の多周波ＰＬＬ発振器において、前記複数の基準周波数源及び固定基準周波数源の少なくとも１つはＰＬＬ回路をもつ発振器であること特徴とする多周波ＰＬＬ発振器。
- 請求項１、２、３又は４記載の多周波ＰＬＬ発振器において、前記固定基準周波数源は第１の発振器と、第１の電圧制御発振器の出力を分周する第１の分周器と、上記第１の分周器の出力と上記第１の発振器の出力との位相を比較する第１の位相比較器と、上記位相比較器の出力を積分する低域通過フィルタとを含んでなること特徴とする多周波ＰＬＬ発振器。
- 請求項６記載の多周波ＰＬＬ発振器において、上記第１の電圧制御発振器と上記第１の分周器との間に上記第１の電圧制御発振器の出力と第２の発振器の出力とを混合する第１の混合器が設けられていること特徴とする多周波ＰＬＬ発振器。
- 請求項６記載の多周波ＰＬＬ発振器において、上記第１の電圧制御発振器と上記混合器との間に上記第１の電圧制御発振器の出力の周波数を逓倍する逓倍器が設けられたこと特徴とする多周波ＰＬＬ発振器。
- 請求項６、７又は８記載の多周波ＰＬＬ発振器において、上記複数の基準周波数源の１つと上記第１の電圧制御発振器とが共用されること特徴とする多周波ＰＬＬ発振器。
- 請求項１、２、３又は４記載の多周波ＰＬＬ発振器において、前記複数の基準周波数源が第１の発振器と、上記第１の発振器の出力を分割するリファレンスリバイダと上記リファレンスリバイダにより分割された複数の信号を基準周波数とする複数のＰＬＬ回路とをもつ発振回路で構成され、上記基準周波数源が上記第１の発振器の出力の周波数を基準周波数とするＰＬＬ回路をもつ発振回路で構成されていること特徴とする多周波ＰＬＬ発振器。
- 請求項１ないし１０のいずれか一つの多周波ＰＬＬ発振器と、上記多周波ＰＬＬ発振器の発振出力のミリ波信号を空間に放射する送信アンテナと、上記放射されたミリ波信号が被検体で反射された信号を受信する受信アンテナと、上記受信アンテナから得られたミリ波信号と上記多周波ＰＬＬ発振器の出力とを混合するミクサと、上記ミクサの出力を処理し、上記被検体の位置情報又は速度情報を検出する信号処理回路とをもつことを特徴とするミリ波多周波ＣＷレーダ。
- 請求項１１記載のミリ波多周波ＣＷレーダを搭載したことを特徴とする自動車。
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